JP3719242B2 - 半導体装置及び発振回路 - Google Patents
半導体装置及び発振回路 Download PDFInfo
- Publication number
- JP3719242B2 JP3719242B2 JP2002265122A JP2002265122A JP3719242B2 JP 3719242 B2 JP3719242 B2 JP 3719242B2 JP 2002265122 A JP2002265122 A JP 2002265122A JP 2002265122 A JP2002265122 A JP 2002265122A JP 3719242 B2 JP3719242 B2 JP 3719242B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- gate
- transmission gate
- inverting amplifier
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 230000010355 oscillation Effects 0.000 title claims description 44
- 230000005540 biological transmission Effects 0.000 claims description 51
- 239000013078 crystal Substances 0.000 description 21
- 230000005611 electricity Effects 0.000 description 13
- 230000003068 static effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置を用いて形成される発振回路の技術に関する。
【０００２】
【従来の技術】
集積回路などの半導体装置では、ＭＯＳトランジスタが多く利用されている。半導体装置内部の回路は、与えられたクロック信号に応じて動作する。このため、半導体装置の外部には、通常、水晶振動子が設けられており、半導体装置の内部および外部には、水晶振動子を含む発振回路が形成されている。
【０００３】
図６は、従来の発振回路９００の基本的な構成を示す説明図である。図示するように、発振回路９００は、水晶振動子９１０と、水晶振動子に並列接続された帰還抵抗器９２０と、水晶振動子に並列接続された反転増幅器９６０と、反転増幅器の出力端子に接続されたバッファ回路９７０と、を備えている。図６において、水晶振動子９１０と帰還抵抗器９２０とは、半導体装置９５０の外部に設けられている。また、反転増幅器９６０とバッファ回路９７０とは、半導体装置９５０の内部に設けられており、ＭＯＳトランジスタを用いて形成されている。
【０００４】
なお、従来の発振回路としては、例えば、特許文献１が挙げられる。
【０００５】
【特許文献１】
特開平７−２２１５４９号公報
【０００６】
【発明が解決しようとする課題】
ところで、近年、ＭＯＳトランジスタの微細化が進んでおり、これに伴って、トランジスタのゲート酸化膜は薄くなっている。このようにゲート酸化膜が薄くなると、ゲート酸化膜の耐圧が低くなる。このため、比較的薄いゲート酸化膜を有するＭＯＳトランジスタを用いて発振回路を形成する場合には、静電気に起因して、半導体装置９５０に設けられたピンＰ１，Ｐ２に比較的高い電圧が加わると、トランジスタのゲート酸化膜は、容易に破壊されてしまう。
【０００７】
この発明は、従来技術における上述の課題を解決するためになされたものであり、発振回路を形成する半導体装置内部のトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することのできる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１の装置は、外部に設けられる振動子を利用する半導体装置であって、
前記振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器と、
絶縁ゲート型のトランジスタを用いて形成され、前記反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路と、
前記反転増幅器の出力端子と前記バッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲートと、を備えることを特徴とする。
【０００９】
この装置では、トランスミッションゲートが設けられているため、トランスミッションゲートのオン抵抗を利用することによって、バッファ回路に含まれるトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することができる。
【００１０】
上記の装置において、
前記トランスミッションゲートは、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタとが組み合わされたＣＭＯＳトランスミッションゲートであることが好ましい。
【００１１】
こうすれば、反転増幅器からバッファ回路への良好な伝搬特性を得ることができる。
【００１２】
あるいは、前記トランスミッションゲートは、ｎチャネル型のＭＯＳトランジスタで構成されていてもよいし、ｐチャネル型のＭＯＳトランジスタで構成されていてもよい。
【００１３】
上記の装置において、
前記トランスミッションゲートは、定常的にオン状態に設定されていることが好ましい。
【００１４】
こうすれば、トランスミッションゲートの制御を省略することができる。
【００１５】
さらに、上記の装置において、
前記反転増幅器の入力端子に接続された第１の抵抗器を備え、
直列接続された前記第１の抵抗器と前記反転増幅器とは、前記振動子と並列に設けられていることが好ましい。
【００１６】
こうすれば、第１の抵抗器によって、反転増幅器に含まれるトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することができる。
【００１７】
さらに、上記の装置において、
前記反転増幅器の出力端子に接続された第２の抵抗器を備え、
直列接続された前記第１の抵抗器と前記反転増幅器と前記第２の抵抗器とは、前記振動子と並列に設けられていることが好ましい。
【００１８】
こうすれば、第２の抵抗器によって、トランスミッションゲートを静電気から保護することができる。
【００１９】
上記の装置において、
前記半導体装置は、前記振動子と、前記振動子と並列に設けられる帰還抵抗器と、を利用することが好ましい。
【００２０】
ここで、前記帰還抵抗器は、前記半導体装置の外部に設けられていてもよい。
【００２１】
このように、帰還抵抗器を利用すれば、振動子を確実に振動させることができる。
【００２２】
本発明の第２の装置は、発振回路であって、
振動子と、
前記振動子を利用する半導体装置と、
を備え、
前記半導体装置は、
前記振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器と、
絶縁ゲート型のトランジスタを用いて形成され、前記反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路と、
前記反転増幅器の出力端子と前記バッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲートと、を備えることを特徴とする。
【００２３】
この装置では、第１の装置と同様に、トランスミッションゲートが設けられているため、トランスミッションゲートのオン抵抗を利用することによって、バッファ回路に含まれるトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することができる。
【００２４】
なお、本発明は、半導体装置、半導体装置を含む発振回路、該発振回路を備える電気機器等の種々の態様で実現することができる。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき以下の順序で説明する。
Ａ．比較例：
Ｂ．第１実施例：
Ｃ．第２実施例：
【００２６】
Ａ．比較例：
本発明を適用した発振回路の説明に先行して、比較例の発振回路について説明する。
【００２７】
図１は、比較例における発振回路１００を示す説明図である。なお、図示するように、発振回路１００は、半導体装置１５０を用いて形成されている。
【００２８】
発振回路１００は、水晶振動子１１０と、水晶振動子に並列接続された帰還抵抗器１２０と、を備えている。また、発振回路１００は、直列接続された第１の抵抗器１６１と、反転増幅器１６０と、第２の抵抗器１６２と、を備えている。直列接続された第１の抵抗器１６１と反転増幅器１６０と第２の抵抗器１６２とは、水晶振動子１１０に並列接続されている。発振回路１００は、さらに、反転増幅器１６０の出力端子に接続されたバッファ回路１８０を備えている。バッファ回路１８０は、直列接続された２つのインバータ１８１，１８２を含んでいる。
【００２９】
この構成によって、発振回路１００は、クロック信号を生成することができる。具体的には、水晶振動子１１０が振動し、反転増幅器１６０は水晶振動子から与えられた帰還信号の論理レベルを反転させた発振信号を出力する。バッファ回路１８０は、生成された発振信号の波形を整え、半導体装置１５０内部の他の回路（例えば、分周回路）に向けてクロック信号を供給する機能を有している。
【００３０】
図１において、水晶振動子１１０と帰還抵抗器１２０とは、半導体装置１５０の外部に設けられており、反転増幅器１６０と２つの抵抗器１６１，１６２とバッファ回路１８０とは、半導体装置１５０の内部に設けられている。なお、半導体装置１５０の内部と外部とは、半導体装置１５０に設けられた複数のピンを介して、電気的に接続される。図１の発振回路１００に関しては、半導体装置１５０の外部に設けられた回路部分と、半導体装置１５０の内部に設けられた回路部分とは、水晶振動子１１０が接続された２つのピンＰ１，Ｐ２を介して、電気的に接続されている。
【００３１】
本実施例では、半導体装置１５０としてゲートアレイが用いられている。なお、ゲートアレイは、特定用途向けの集積回路（ＡＳＩＣ）のうち、セミカスタムＩＣに分類されるデバイスである。半導体装置１５０は、その内部と外部とのインタフェース部分である入出力領域Ｗ１と、基本セルがマトリクス状に配列された内部セル領域Ｗ２と、を含んでいる。なお、基本セルには、ｐチャネル型のＭＯＳトランジスタ（以下、「ｐＭＯＳトランジスタ」と呼ぶ）と、ｎチャネル型のＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」と呼ぶ）と、が含まれている。
【００３２】
２つの抵抗器１６１，１６２は、半導体装置１５０の入出力領域Ｗ１に形成されている。なお、２つの抵抗器１６１，１６２は、拡散抵抗（拡散層抵抗とも呼ばれる）である。ここで、拡散抵抗とは、半導体基板中または半導体基板上に形成された拡散層の層抵抗を利用する抵抗素子である。
【００３３】
また、反転増幅器１６０とバッファ回路１８０とは、半導体装置１５０の内部セル領域Ｗ２に形成されている。反転増幅器１６０と、バッファ回路１８０に含まれる２つのインバータ１８１，１８２とは、例えば、ＣＭＯＳインバータ回路で構成されている。
【００３４】
図２は、ＣＭＯＳインバータ回路の具体的な回路構成を示す説明図である。図示するように、ＣＭＯＳインバータ回路２００は、直列接続されたｐＭＯＳトランジスタ２１０とｎＭＯＳトランジスタ２２０とを含んでいる。ｐＭＯＳトランジスタ２１０のゲートとｎＭＯＳトランジスタ２２０のゲートとは、互いに接続されており、入力端子２０１として機能する。また、ｐＭＯＳトランジスタ２１０のドレインとｎＭＯＳトランジスタ２２０のドレインとは、互いに接続されており、出力端子２０２として機能する。そして、ｐＭＯＳトランジスタ２１０のソースは、半導体装置１５０の第１の内部電源電圧Ｖ１に設定されており、ｎＭＯＳトランジスタ２２０のソースは、半導体装置１５０の第２の内部電源電圧Ｖ２（図２では接地電位）に設定されている。この構成によって、ＣＭＯＳインバータ回路２００は、入力端子２０１から入力された信号の論理レベルを反転させた信号を、出力端子２０２から出力することができる。具体的には、入力がＨレベルである場合には、ｎＭＯＳトランジスタ２２０のみがオン状態となり、この結果、Ｌレベルが出力される。また、入力がＬレベルである場合には、ｐＭＯＳトランジスタ２１０のみがオン状態となり、この結果、Ｈレベルが出力される。
【００３５】
ところで、反転増幅器１６０（図１）の入力端子には、第１の抵抗器１６１が接続されている。また、バッファ回路１８０の入力段に設けられた第１のインバータ１８１の入力端子には、第２の抵抗器１６２が接続されている。このため、静電気などに起因して、半導体装置１５０の２つのピンＰ１，Ｐ２に比較的高い電圧が加わるような場合にも、ＣＭＯＳインバータ回路のゲート酸化膜の破壊を抑制することができる。具体的には、第１のピンＰ１に比較的高い電圧が加わる場合には、第１の抵抗器１６１によって、反転増幅器１６０のゲート酸化膜の破壊が抑制される。また、第２のピンＰ２に比較的高い電圧が加わる場合には、第２の抵抗器１６２によって、第１のインバータ１８１のゲート酸化膜の破壊が抑制される。
【００３６】
図１において、第２の抵抗器１６２の抵抗値は、第１の抵抗器１６１の抵抗値よりも小さく設定されている。例えば、第１の抵抗器１６１は、約３００〜約１０００Ωに設定される。一方、第２の抵抗器１６２は、約１０〜約５０Ωに設定される。このように、第２の抵抗器１６２の抵抗値が比較的小さな値に設定されているのは、比較的高い周波数で動作する反転増幅器１６０の出力インピーダンスを比較的小さくするためである。
【００３７】
前述のように、近年、ＭＯＳトランジスタの微細化に伴って、トランジスタのゲート酸化膜が薄くなっている。このため、比較的薄いゲート酸化膜を有するトランジスタを用いて図１の発振回路１００を構成する場合には、比較的小さな抵抗値を有する第２の抵抗器１６２に接続された第１のインバータ１８１のゲート酸化膜は、静電気などに起因して破壊され易い。
【００３８】
以下の実施例では、発振回路の構成を工夫することによって、上記の問題を解消している。
【００３９】
Ｂ．第１実施例：
図３は、第１実施例における発振回路１００Ａを示す説明図である。なお、本実施例の発振回路１００Ａは、比較例（図１）の発振回路１００とほぼ同じであるが、半導体装置１５０Ａは、反転増幅器１６０とバッファ回路１８０との間に、トランスミッションゲート１７０Ａを備えている。なお、トランスミッションゲートは、トランスファゲートあるいはパストランジスタとも呼ばれている。
【００４０】
トランスミッションゲート１７０Ａは、ｎＭＯＳトランジスタ１７１とｐＭＯＳトランジスタ１７２とが組み合わされたＣＭＯＳトランスミッションゲートである。ｎＭＯＳトランジスタ１７１のドレインとｐＭＯＳトランジスタ１７２のドレインとは、互いに接続されており、入力端子として機能する。また、ｎＭＯＳトランジスタ１７１のソースとｐＭＯＳトランジスタ１７２のソースとは、互いに接続されており、出力端子として機能する。ｎＭＯＳトランジスタ１７１のゲートは、半導体装置１５０の第１の内部電源電圧Ｖ１に設定されている。このため、ｎＭＯＳトランジスタ１７１は、常時、オン状態となる。一方、ｐＭＯＳトランジスタ１７２のゲートは、半導体装置１５０の第２の内部電源電圧Ｖ２（本実施例では接地電位）に設定されている。このため、ｐＭＯＳトランジスタ１７２も、常時、オン状態となる。すなわち、トランスミッションゲート１７０Ａは、半導体装置１５０に電力が供給されている場合には、定常的にオン状態に設定される。このとき、トランスミッションゲート１７０Ａの入力端子に与えられた電圧は、ほぼ等しい電圧値のまま、出力端子から出力される。
【００４１】
トランスミッションゲート１７０Ａは、比較的高いオン抵抗を有している。このため、静電気などに起因して、半導体装置１５０の第２のピンＰ２に比較的高い電圧が加わる場合には、トランスミッションゲート１７０Ａによって、バッファ回路１８０に含まれる第１のインバータ１８１のゲート酸化膜の破壊が抑制される。
【００４２】
なお、トランスミッションゲート１７０Ａのオン抵抗は、約３００〜約１０００Ωに設定されることが好ましく、約５００〜約１０００Ωに設定されることが望ましい。オン抵抗は、トランスミッションゲートのゲート電圧や、トランスミッションゲートのゲート長およびゲート幅などのサイズに応じて、変更可能である。
【００４３】
本実施例では、比較例（図１）と同様に、半導体装置１５０Ａは、第１の抵抗器１６１を備えているが、第１の抵抗器１６１は、回路動作上は省略可能である。ただし、第１の抵抗器１６１を用いれば、反転増幅器１６０に含まれるトランジスタのゲート酸化膜が静電気によって破壊されるのを抑制することができる。
【００４４】
また、本実施例では、比較例（図１）と同様に、半導体装置１５０Ａは、反転増幅器１６０の出力インピーダンスを比較的小さくするために比較的小さな抵抗値に設定された第２の抵抗器１６２を備えているが、第２の抵抗器１６２は、回路動作上は省略可能である。ただし、第２の抵抗器１６２を用いれば、トランスミッションゲート１７０Ａを静電気から保護することができる。
【００４５】
以上説明したように、本実施例の発振回路１００Ａは、水晶振動子１１０と、水晶振動子を利用する半導体装置１５０Ａと、を備えている。そして、半導体装置１５０Ａは、水晶振動子１１０と並列に設けられ、ＣＭＯＳインバータ回路で構成された反転増幅器１６０と、ＣＭＯＳインバータ回路で構成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器１６０の出力端子とバッファ回路１８０の入力端子との間に設けられたＣＭＯＳトランスミッションゲート１７０Ａと、を備えている。本実施例の構成を採用すれば、ＣＭＯＳトランスミッションゲート１７０Ａのオン抵抗を利用することによって、バッファ回路１８０に含まれるＣＭＯＳインバータ回路のゲート酸化膜が静電気によって破壊されるのを抑制することが可能となる。
【００４６】
なお、本実施例では、反転増幅器１６０とバッファ回路１８０との間に、トランスミッションゲート１７０Ａが設けられているが、トランスミッションゲート１７０Ａは、例えば、拡散抵抗などの抵抗器と置換可能である。ただし、半導体装置１５０内部に、比較的大きな抵抗値を有する拡散抵抗を形成するためには、比較的大きな面積が必要となってしまう。また、ゲートアレイにおいてトランスミッションゲート１７０Ａを拡散抵抗と置換する場合には、拡散抵抗の形成位置が制限され、発振回路の配置が制限されてしまう。すなわち、本実施例のように、トランスミッションゲート１７０Ａのオン抵抗を利用する場合には、比較的小さな面積で比較的大きな抵抗値を得ることができるという利点があるとともに、ゲートアレイにおける発振回路の配置の自由度を高めることができるという利点もある。
【００４７】
Ｃ．第２実施例：
図４は、第２実施例における第１の発振回路１００Ｂを示す説明図である。この発振回路１００Ｂは、第１実施例（図３）の発振回路１００Ａとほぼ同じであるが、半導体装置１５０Ｂは、ｎＭＯＳトランジスタ１７１のみで構成されたトランスミッションゲート１７０Ｂを備えている。
【００４８】
図５は、第２実施例における第２の発振回路１００Ｃを示す説明図である。この発振回路１００Ｃも、第１実施例（図３）の発振回路１００Ａとほぼ同じであるが、半導体装置１５０Ｃは、ｐＭＯＳトランジスタ１７２のみで構成されたトランスミッションゲート１７０Ｃを備えている。
【００４９】
本実施例（図４，図５）の構成を採用する場合にも、第１実施例（図３）の構成を採用する場合と同様に、バッファ回路１８０に含まれるＣＭＯＳインバータ回路のゲート酸化膜が静電気によって破壊されるのを抑制することができる。
【００５０】
ただし、図４に示すトランスミッションゲート１７０Ｂは、Ｌレベルの入力に対する伝搬特性に優れているが、Ｈレベルの入力に対する伝搬特性は劣っている。これは、ｎＭＯＳトランジスタ１７１の出力電圧は、（ゲート電圧−しきい値電圧）以下に制限されるためである。逆に、図５に示すトランスミッションゲート１７０Ｃは、Ｈレベルの入力に対する伝搬特性に優れているが、Ｌレベルの入力に対する伝搬特性は劣っている。これは、ｐＭＯＳトランジスタ１７２の出力電圧は、（ゲート電圧＋しきい値電圧）以上に制限されるためである。一方、図３に示すトランスミッションゲート１７０Ａは、２つのトランジスタ１７１，１７２の長所を利用することができるため、Ｌレベルの入力に対する伝搬特性とＨレベルの入力に対する伝搬特性との双方に優れている。すなわち、図３のトランスミッションゲート１７０Ａを採用すれば、反転増幅器からバッファ回路への良好な伝搬特性を得ることができるという利点がある。
【００５１】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能であり、例えば次のような変形も可能である。
【００５２】
（１）上記実施例では、水晶振動子１１０が単独で用いられているが、水晶振動子１１０に負荷容量を接続するようにしてもよい。また、上記実施例では、発振回路１００は、水晶振動子１１０を備えているが、これに代えて、例えば、ＰＺＴ，ＰｂＴｉＯ3 などのセラミック振動子を備えるようにしてもよい。一般には、発振回路は、振動子を備えていればよい。
【００５３】
（２）上記実施例では、半導体装置１５０の外部に帰還抵抗器１２０が設けられているが、帰還抵抗器は、半導体装置の内部に設けられていてもよい。また、帰還抵抗器１２０は省略可能である。ただし、上記実施例のように、帰還抵抗器を利用すれば、振動子を確実に振動させることができる。
【００５４】
（３）上記実施例では、トランスミッションゲートのゲートは、半導体装置の内部電源電圧に設定されているが、他の電圧に設定されていてもよい。また、上記実施例では、トランスミッションゲートのゲートは、常時オン状態となっているが、トランスミッションゲートのゲート電圧を他のトランジスタを用いて変化させ、トランスミッションゲートのオン状態とオフ状態とを制御可能としてもよい。ただし、上記実施例のようにすれば、トランスミッションゲートの制御を省略することができるという利点がある。
【００５５】
（４）上記実施例では、反転増幅器１６０とバッファ回路１８０を構成する２つのインバータ１８１，１８２とは、それぞれ、１組のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成されたＣＭＯＳインバータ回路であるが、これに代えて、ｐＭＯＳトランジスタが拡散抵抗などの抵抗器に置換されたインバータ回路を用いるようにしてもよい。あるいは、２組のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成された２入力ＮＡＮＤゲートを用いるようにしてもよい。この場合には、例えば、ＮＡＮＤゲートの２つの入力端子は互いに接続されていてもよいし、ＮＡＮＤゲートの一方の入力端子にその動作を制御するための制御信号が入力されていてもよい。特に、反転増幅器は、反転（ＮＯＴ）の論理動作を行なうようなものであればよい。
【００５６】
また、上記実施例では、半導体装置１５０は、ゲート絶縁膜が酸化膜で構成されたＭＯＳトランジスタを備えているが、これに代えて、ゲート絶縁膜が窒化膜などの他の絶縁膜で構成されたＭＩＳトランジスタを備えていてもよい。また、トランジスタのゲートは、ポリシリコンで構成されていてもよい。
【００５７】
さらに、上記実施例では、半導体装置１５０として、ゲートアレイが用いられているが、他の集積回路を用いるようにしてもよい。
【００５８】
一般には、半導体装置は、複数の絶縁ゲート型のトランジスタを備えていればよい。そして、反転増幅器とバッファ回路とトランスミッションゲートとは、少なくとも１つの絶縁ゲート型のトランジスタを用いて形成されていればよい。
【図面の簡単な説明】
【図１】 比較例における発振回路１００を示す説明図である。
【図２】 ＣＭＯＳインバータの具体的な回路構成を示す説明図である。
【図３】 第１実施例における発振回路１００Ａを示す説明図である。
【図４】 第２実施例における第１の発振回路１００Ｂを示す説明図である。
【図５】 第２実施例における第２の発振回路１００Ｃを示す説明図である。
【図６】 従来の発振回路９００の基本的な構成を示す説明図である。
【符号の説明】
１００，１００Ａ〜Ｃ…発振回路
１１０…水晶振動子
１２０…帰還抵抗器
１５０，１５０Ａ〜Ｃ…半導体装置
１６０…反転増幅器
１６１…第１の抵抗器
１６２…第２の抵抗器
１７０Ａ〜Ｃ…トランスミッションゲート
１７１…ｎＭＯＳトランジスタ
１７２…ｐＭＯＳトランジスタ
１８０…バッファ回路
１８１，１８２…インバータ
２００…ＣＭＯＳインバータ回路
２０１…入力端子
２０２…出力端子
２１０…ｐＭＯＳトランジスタ
２２０…ｎＭＯＳトランジスタ
９００…発振回路
９１０…水晶振動子
９２０…帰還抵抗器
９５０…半導体装置
９６０…反転増幅器
９７０…バッファ回路
Ｐ１…第１のピン
Ｐ２…第２のピン
Ｖ１…第１の内部電源電圧
Ｖ２…第２の内部電源電圧
Ｗ１…入出力領域
Ｗ２…内部セル領域
【発明の属する技術分野】
この発明は、半導体装置を用いて形成される発振回路の技術に関する。
【０００２】
【従来の技術】
集積回路などの半導体装置では、ＭＯＳトランジスタが多く利用されている。半導体装置内部の回路は、与えられたクロック信号に応じて動作する。このため、半導体装置の外部には、通常、水晶振動子が設けられており、半導体装置の内部および外部には、水晶振動子を含む発振回路が形成されている。
【０００３】
図６は、従来の発振回路９００の基本的な構成を示す説明図である。図示するように、発振回路９００は、水晶振動子９１０と、水晶振動子に並列接続された帰還抵抗器９２０と、水晶振動子に並列接続された反転増幅器９６０と、反転増幅器の出力端子に接続されたバッファ回路９７０と、を備えている。図６において、水晶振動子９１０と帰還抵抗器９２０とは、半導体装置９５０の外部に設けられている。また、反転増幅器９６０とバッファ回路９７０とは、半導体装置９５０の内部に設けられており、ＭＯＳトランジスタを用いて形成されている。
【０００４】
なお、従来の発振回路としては、例えば、特許文献１が挙げられる。
【０００５】
【特許文献１】
特開平７−２２１５４９号公報
【０００６】
【発明が解決しようとする課題】
ところで、近年、ＭＯＳトランジスタの微細化が進んでおり、これに伴って、トランジスタのゲート酸化膜は薄くなっている。このようにゲート酸化膜が薄くなると、ゲート酸化膜の耐圧が低くなる。このため、比較的薄いゲート酸化膜を有するＭＯＳトランジスタを用いて発振回路を形成する場合には、静電気に起因して、半導体装置９５０に設けられたピンＰ１，Ｐ２に比較的高い電圧が加わると、トランジスタのゲート酸化膜は、容易に破壊されてしまう。
【０００７】
この発明は、従来技術における上述の課題を解決するためになされたものであり、発振回路を形成する半導体装置内部のトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することのできる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の第１の装置は、外部に設けられる振動子を利用する半導体装置であって、
前記振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器と、
絶縁ゲート型のトランジスタを用いて形成され、前記反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路と、
前記反転増幅器の出力端子と前記バッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲートと、を備えることを特徴とする。
【０００９】
この装置では、トランスミッションゲートが設けられているため、トランスミッションゲートのオン抵抗を利用することによって、バッファ回路に含まれるトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することができる。
【００１０】
上記の装置において、
前記トランスミッションゲートは、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタとが組み合わされたＣＭＯＳトランスミッションゲートであることが好ましい。
【００１１】
こうすれば、反転増幅器からバッファ回路への良好な伝搬特性を得ることができる。
【００１２】
あるいは、前記トランスミッションゲートは、ｎチャネル型のＭＯＳトランジスタで構成されていてもよいし、ｐチャネル型のＭＯＳトランジスタで構成されていてもよい。
【００１３】
上記の装置において、
前記トランスミッションゲートは、定常的にオン状態に設定されていることが好ましい。
【００１４】
こうすれば、トランスミッションゲートの制御を省略することができる。
【００１５】
さらに、上記の装置において、
前記反転増幅器の入力端子に接続された第１の抵抗器を備え、
直列接続された前記第１の抵抗器と前記反転増幅器とは、前記振動子と並列に設けられていることが好ましい。
【００１６】
こうすれば、第１の抵抗器によって、反転増幅器に含まれるトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することができる。
【００１７】
さらに、上記の装置において、
前記反転増幅器の出力端子に接続された第２の抵抗器を備え、
直列接続された前記第１の抵抗器と前記反転増幅器と前記第２の抵抗器とは、前記振動子と並列に設けられていることが好ましい。
【００１８】
こうすれば、第２の抵抗器によって、トランスミッションゲートを静電気から保護することができる。
【００１９】
上記の装置において、
前記半導体装置は、前記振動子と、前記振動子と並列に設けられる帰還抵抗器と、を利用することが好ましい。
【００２０】
ここで、前記帰還抵抗器は、前記半導体装置の外部に設けられていてもよい。
【００２１】
このように、帰還抵抗器を利用すれば、振動子を確実に振動させることができる。
【００２２】
本発明の第２の装置は、発振回路であって、
振動子と、
前記振動子を利用する半導体装置と、
を備え、
前記半導体装置は、
前記振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器と、
絶縁ゲート型のトランジスタを用いて形成され、前記反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路と、
前記反転増幅器の出力端子と前記バッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲートと、を備えることを特徴とする。
【００２３】
この装置では、第１の装置と同様に、トランスミッションゲートが設けられているため、トランスミッションゲートのオン抵抗を利用することによって、バッファ回路に含まれるトランジスタのゲート絶縁膜が静電気によって破壊されるのを抑制することができる。
【００２４】
なお、本発明は、半導体装置、半導体装置を含む発振回路、該発振回路を備える電気機器等の種々の態様で実現することができる。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき以下の順序で説明する。
Ａ．比較例：
Ｂ．第１実施例：
Ｃ．第２実施例：
【００２６】
Ａ．比較例：
本発明を適用した発振回路の説明に先行して、比較例の発振回路について説明する。
【００２７】
図１は、比較例における発振回路１００を示す説明図である。なお、図示するように、発振回路１００は、半導体装置１５０を用いて形成されている。
【００２８】
発振回路１００は、水晶振動子１１０と、水晶振動子に並列接続された帰還抵抗器１２０と、を備えている。また、発振回路１００は、直列接続された第１の抵抗器１６１と、反転増幅器１６０と、第２の抵抗器１６２と、を備えている。直列接続された第１の抵抗器１６１と反転増幅器１６０と第２の抵抗器１６２とは、水晶振動子１１０に並列接続されている。発振回路１００は、さらに、反転増幅器１６０の出力端子に接続されたバッファ回路１８０を備えている。バッファ回路１８０は、直列接続された２つのインバータ１８１，１８２を含んでいる。
【００２９】
この構成によって、発振回路１００は、クロック信号を生成することができる。具体的には、水晶振動子１１０が振動し、反転増幅器１６０は水晶振動子から与えられた帰還信号の論理レベルを反転させた発振信号を出力する。バッファ回路１８０は、生成された発振信号の波形を整え、半導体装置１５０内部の他の回路（例えば、分周回路）に向けてクロック信号を供給する機能を有している。
【００３０】
図１において、水晶振動子１１０と帰還抵抗器１２０とは、半導体装置１５０の外部に設けられており、反転増幅器１６０と２つの抵抗器１６１，１６２とバッファ回路１８０とは、半導体装置１５０の内部に設けられている。なお、半導体装置１５０の内部と外部とは、半導体装置１５０に設けられた複数のピンを介して、電気的に接続される。図１の発振回路１００に関しては、半導体装置１５０の外部に設けられた回路部分と、半導体装置１５０の内部に設けられた回路部分とは、水晶振動子１１０が接続された２つのピンＰ１，Ｐ２を介して、電気的に接続されている。
【００３１】
本実施例では、半導体装置１５０としてゲートアレイが用いられている。なお、ゲートアレイは、特定用途向けの集積回路（ＡＳＩＣ）のうち、セミカスタムＩＣに分類されるデバイスである。半導体装置１５０は、その内部と外部とのインタフェース部分である入出力領域Ｗ１と、基本セルがマトリクス状に配列された内部セル領域Ｗ２と、を含んでいる。なお、基本セルには、ｐチャネル型のＭＯＳトランジスタ（以下、「ｐＭＯＳトランジスタ」と呼ぶ）と、ｎチャネル型のＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」と呼ぶ）と、が含まれている。
【００３２】
２つの抵抗器１６１，１６２は、半導体装置１５０の入出力領域Ｗ１に形成されている。なお、２つの抵抗器１６１，１６２は、拡散抵抗（拡散層抵抗とも呼ばれる）である。ここで、拡散抵抗とは、半導体基板中または半導体基板上に形成された拡散層の層抵抗を利用する抵抗素子である。
【００３３】
また、反転増幅器１６０とバッファ回路１８０とは、半導体装置１５０の内部セル領域Ｗ２に形成されている。反転増幅器１６０と、バッファ回路１８０に含まれる２つのインバータ１８１，１８２とは、例えば、ＣＭＯＳインバータ回路で構成されている。
【００３４】
図２は、ＣＭＯＳインバータ回路の具体的な回路構成を示す説明図である。図示するように、ＣＭＯＳインバータ回路２００は、直列接続されたｐＭＯＳトランジスタ２１０とｎＭＯＳトランジスタ２２０とを含んでいる。ｐＭＯＳトランジスタ２１０のゲートとｎＭＯＳトランジスタ２２０のゲートとは、互いに接続されており、入力端子２０１として機能する。また、ｐＭＯＳトランジスタ２１０のドレインとｎＭＯＳトランジスタ２２０のドレインとは、互いに接続されており、出力端子２０２として機能する。そして、ｐＭＯＳトランジスタ２１０のソースは、半導体装置１５０の第１の内部電源電圧Ｖ１に設定されており、ｎＭＯＳトランジスタ２２０のソースは、半導体装置１５０の第２の内部電源電圧Ｖ２（図２では接地電位）に設定されている。この構成によって、ＣＭＯＳインバータ回路２００は、入力端子２０１から入力された信号の論理レベルを反転させた信号を、出力端子２０２から出力することができる。具体的には、入力がＨレベルである場合には、ｎＭＯＳトランジスタ２２０のみがオン状態となり、この結果、Ｌレベルが出力される。また、入力がＬレベルである場合には、ｐＭＯＳトランジスタ２１０のみがオン状態となり、この結果、Ｈレベルが出力される。
【００３５】
ところで、反転増幅器１６０（図１）の入力端子には、第１の抵抗器１６１が接続されている。また、バッファ回路１８０の入力段に設けられた第１のインバータ１８１の入力端子には、第２の抵抗器１６２が接続されている。このため、静電気などに起因して、半導体装置１５０の２つのピンＰ１，Ｐ２に比較的高い電圧が加わるような場合にも、ＣＭＯＳインバータ回路のゲート酸化膜の破壊を抑制することができる。具体的には、第１のピンＰ１に比較的高い電圧が加わる場合には、第１の抵抗器１６１によって、反転増幅器１６０のゲート酸化膜の破壊が抑制される。また、第２のピンＰ２に比較的高い電圧が加わる場合には、第２の抵抗器１６２によって、第１のインバータ１８１のゲート酸化膜の破壊が抑制される。
【００３６】
図１において、第２の抵抗器１６２の抵抗値は、第１の抵抗器１６１の抵抗値よりも小さく設定されている。例えば、第１の抵抗器１６１は、約３００〜約１０００Ωに設定される。一方、第２の抵抗器１６２は、約１０〜約５０Ωに設定される。このように、第２の抵抗器１６２の抵抗値が比較的小さな値に設定されているのは、比較的高い周波数で動作する反転増幅器１６０の出力インピーダンスを比較的小さくするためである。
【００３７】
前述のように、近年、ＭＯＳトランジスタの微細化に伴って、トランジスタのゲート酸化膜が薄くなっている。このため、比較的薄いゲート酸化膜を有するトランジスタを用いて図１の発振回路１００を構成する場合には、比較的小さな抵抗値を有する第２の抵抗器１６２に接続された第１のインバータ１８１のゲート酸化膜は、静電気などに起因して破壊され易い。
【００３８】
以下の実施例では、発振回路の構成を工夫することによって、上記の問題を解消している。
【００３９】
Ｂ．第１実施例：
図３は、第１実施例における発振回路１００Ａを示す説明図である。なお、本実施例の発振回路１００Ａは、比較例（図１）の発振回路１００とほぼ同じであるが、半導体装置１５０Ａは、反転増幅器１６０とバッファ回路１８０との間に、トランスミッションゲート１７０Ａを備えている。なお、トランスミッションゲートは、トランスファゲートあるいはパストランジスタとも呼ばれている。
【００４０】
トランスミッションゲート１７０Ａは、ｎＭＯＳトランジスタ１７１とｐＭＯＳトランジスタ１７２とが組み合わされたＣＭＯＳトランスミッションゲートである。ｎＭＯＳトランジスタ１７１のドレインとｐＭＯＳトランジスタ１７２のドレインとは、互いに接続されており、入力端子として機能する。また、ｎＭＯＳトランジスタ１７１のソースとｐＭＯＳトランジスタ１７２のソースとは、互いに接続されており、出力端子として機能する。ｎＭＯＳトランジスタ１７１のゲートは、半導体装置１５０の第１の内部電源電圧Ｖ１に設定されている。このため、ｎＭＯＳトランジスタ１７１は、常時、オン状態となる。一方、ｐＭＯＳトランジスタ１７２のゲートは、半導体装置１５０の第２の内部電源電圧Ｖ２（本実施例では接地電位）に設定されている。このため、ｐＭＯＳトランジスタ１７２も、常時、オン状態となる。すなわち、トランスミッションゲート１７０Ａは、半導体装置１５０に電力が供給されている場合には、定常的にオン状態に設定される。このとき、トランスミッションゲート１７０Ａの入力端子に与えられた電圧は、ほぼ等しい電圧値のまま、出力端子から出力される。
【００４１】
トランスミッションゲート１７０Ａは、比較的高いオン抵抗を有している。このため、静電気などに起因して、半導体装置１５０の第２のピンＰ２に比較的高い電圧が加わる場合には、トランスミッションゲート１７０Ａによって、バッファ回路１８０に含まれる第１のインバータ１８１のゲート酸化膜の破壊が抑制される。
【００４２】
なお、トランスミッションゲート１７０Ａのオン抵抗は、約３００〜約１０００Ωに設定されることが好ましく、約５００〜約１０００Ωに設定されることが望ましい。オン抵抗は、トランスミッションゲートのゲート電圧や、トランスミッションゲートのゲート長およびゲート幅などのサイズに応じて、変更可能である。
【００４３】
本実施例では、比較例（図１）と同様に、半導体装置１５０Ａは、第１の抵抗器１６１を備えているが、第１の抵抗器１６１は、回路動作上は省略可能である。ただし、第１の抵抗器１６１を用いれば、反転増幅器１６０に含まれるトランジスタのゲート酸化膜が静電気によって破壊されるのを抑制することができる。
【００４４】
また、本実施例では、比較例（図１）と同様に、半導体装置１５０Ａは、反転増幅器１６０の出力インピーダンスを比較的小さくするために比較的小さな抵抗値に設定された第２の抵抗器１６２を備えているが、第２の抵抗器１６２は、回路動作上は省略可能である。ただし、第２の抵抗器１６２を用いれば、トランスミッションゲート１７０Ａを静電気から保護することができる。
【００４５】
以上説明したように、本実施例の発振回路１００Ａは、水晶振動子１１０と、水晶振動子を利用する半導体装置１５０Ａと、を備えている。そして、半導体装置１５０Ａは、水晶振動子１１０と並列に設けられ、ＣＭＯＳインバータ回路で構成された反転増幅器１６０と、ＣＭＯＳインバータ回路で構成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器１６０の出力端子とバッファ回路１８０の入力端子との間に設けられたＣＭＯＳトランスミッションゲート１７０Ａと、を備えている。本実施例の構成を採用すれば、ＣＭＯＳトランスミッションゲート１７０Ａのオン抵抗を利用することによって、バッファ回路１８０に含まれるＣＭＯＳインバータ回路のゲート酸化膜が静電気によって破壊されるのを抑制することが可能となる。
【００４６】
なお、本実施例では、反転増幅器１６０とバッファ回路１８０との間に、トランスミッションゲート１７０Ａが設けられているが、トランスミッションゲート１７０Ａは、例えば、拡散抵抗などの抵抗器と置換可能である。ただし、半導体装置１５０内部に、比較的大きな抵抗値を有する拡散抵抗を形成するためには、比較的大きな面積が必要となってしまう。また、ゲートアレイにおいてトランスミッションゲート１７０Ａを拡散抵抗と置換する場合には、拡散抵抗の形成位置が制限され、発振回路の配置が制限されてしまう。すなわち、本実施例のように、トランスミッションゲート１７０Ａのオン抵抗を利用する場合には、比較的小さな面積で比較的大きな抵抗値を得ることができるという利点があるとともに、ゲートアレイにおける発振回路の配置の自由度を高めることができるという利点もある。
【００４７】
Ｃ．第２実施例：
図４は、第２実施例における第１の発振回路１００Ｂを示す説明図である。この発振回路１００Ｂは、第１実施例（図３）の発振回路１００Ａとほぼ同じであるが、半導体装置１５０Ｂは、ｎＭＯＳトランジスタ１７１のみで構成されたトランスミッションゲート１７０Ｂを備えている。
【００４８】
図５は、第２実施例における第２の発振回路１００Ｃを示す説明図である。この発振回路１００Ｃも、第１実施例（図３）の発振回路１００Ａとほぼ同じであるが、半導体装置１５０Ｃは、ｐＭＯＳトランジスタ１７２のみで構成されたトランスミッションゲート１７０Ｃを備えている。
【００４９】
本実施例（図４，図５）の構成を採用する場合にも、第１実施例（図３）の構成を採用する場合と同様に、バッファ回路１８０に含まれるＣＭＯＳインバータ回路のゲート酸化膜が静電気によって破壊されるのを抑制することができる。
【００５０】
ただし、図４に示すトランスミッションゲート１７０Ｂは、Ｌレベルの入力に対する伝搬特性に優れているが、Ｈレベルの入力に対する伝搬特性は劣っている。これは、ｎＭＯＳトランジスタ１７１の出力電圧は、（ゲート電圧−しきい値電圧）以下に制限されるためである。逆に、図５に示すトランスミッションゲート１７０Ｃは、Ｈレベルの入力に対する伝搬特性に優れているが、Ｌレベルの入力に対する伝搬特性は劣っている。これは、ｐＭＯＳトランジスタ１７２の出力電圧は、（ゲート電圧＋しきい値電圧）以上に制限されるためである。一方、図３に示すトランスミッションゲート１７０Ａは、２つのトランジスタ１７１，１７２の長所を利用することができるため、Ｌレベルの入力に対する伝搬特性とＨレベルの入力に対する伝搬特性との双方に優れている。すなわち、図３のトランスミッションゲート１７０Ａを採用すれば、反転増幅器からバッファ回路への良好な伝搬特性を得ることができるという利点がある。
【００５１】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能であり、例えば次のような変形も可能である。
【００５２】
（１）上記実施例では、水晶振動子１１０が単独で用いられているが、水晶振動子１１０に負荷容量を接続するようにしてもよい。また、上記実施例では、発振回路１００は、水晶振動子１１０を備えているが、これに代えて、例えば、ＰＺＴ，ＰｂＴｉＯ3 などのセラミック振動子を備えるようにしてもよい。一般には、発振回路は、振動子を備えていればよい。
【００５３】
（２）上記実施例では、半導体装置１５０の外部に帰還抵抗器１２０が設けられているが、帰還抵抗器は、半導体装置の内部に設けられていてもよい。また、帰還抵抗器１２０は省略可能である。ただし、上記実施例のように、帰還抵抗器を利用すれば、振動子を確実に振動させることができる。
【００５４】
（３）上記実施例では、トランスミッションゲートのゲートは、半導体装置の内部電源電圧に設定されているが、他の電圧に設定されていてもよい。また、上記実施例では、トランスミッションゲートのゲートは、常時オン状態となっているが、トランスミッションゲートのゲート電圧を他のトランジスタを用いて変化させ、トランスミッションゲートのオン状態とオフ状態とを制御可能としてもよい。ただし、上記実施例のようにすれば、トランスミッションゲートの制御を省略することができるという利点がある。
【００５５】
（４）上記実施例では、反転増幅器１６０とバッファ回路１８０を構成する２つのインバータ１８１，１８２とは、それぞれ、１組のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成されたＣＭＯＳインバータ回路であるが、これに代えて、ｐＭＯＳトランジスタが拡散抵抗などの抵抗器に置換されたインバータ回路を用いるようにしてもよい。あるいは、２組のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成された２入力ＮＡＮＤゲートを用いるようにしてもよい。この場合には、例えば、ＮＡＮＤゲートの２つの入力端子は互いに接続されていてもよいし、ＮＡＮＤゲートの一方の入力端子にその動作を制御するための制御信号が入力されていてもよい。特に、反転増幅器は、反転（ＮＯＴ）の論理動作を行なうようなものであればよい。
【００５６】
また、上記実施例では、半導体装置１５０は、ゲート絶縁膜が酸化膜で構成されたＭＯＳトランジスタを備えているが、これに代えて、ゲート絶縁膜が窒化膜などの他の絶縁膜で構成されたＭＩＳトランジスタを備えていてもよい。また、トランジスタのゲートは、ポリシリコンで構成されていてもよい。
【００５７】
さらに、上記実施例では、半導体装置１５０として、ゲートアレイが用いられているが、他の集積回路を用いるようにしてもよい。
【００５８】
一般には、半導体装置は、複数の絶縁ゲート型のトランジスタを備えていればよい。そして、反転増幅器とバッファ回路とトランスミッションゲートとは、少なくとも１つの絶縁ゲート型のトランジスタを用いて形成されていればよい。
【図面の簡単な説明】
【図１】 比較例における発振回路１００を示す説明図である。
【図２】 ＣＭＯＳインバータの具体的な回路構成を示す説明図である。
【図３】 第１実施例における発振回路１００Ａを示す説明図である。
【図４】 第２実施例における第１の発振回路１００Ｂを示す説明図である。
【図５】 第２実施例における第２の発振回路１００Ｃを示す説明図である。
【図６】 従来の発振回路９００の基本的な構成を示す説明図である。
【符号の説明】
１００，１００Ａ〜Ｃ…発振回路
１１０…水晶振動子
１２０…帰還抵抗器
１５０，１５０Ａ〜Ｃ…半導体装置
１６０…反転増幅器
１６１…第１の抵抗器
１６２…第２の抵抗器
１７０Ａ〜Ｃ…トランスミッションゲート
１７１…ｎＭＯＳトランジスタ
１７２…ｐＭＯＳトランジスタ
１８０…バッファ回路
１８１，１８２…インバータ
２００…ＣＭＯＳインバータ回路
２０１…入力端子
２０２…出力端子
２１０…ｐＭＯＳトランジスタ
２２０…ｎＭＯＳトランジスタ
９００…発振回路
９１０…水晶振動子
９２０…帰還抵抗器
９５０…半導体装置
９６０…反転増幅器
９７０…バッファ回路
Ｐ１…第１のピン
Ｐ２…第２のピン
Ｖ１…第１の内部電源電圧
Ｖ２…第２の内部電源電圧
Ｗ１…入出力領域
Ｗ２…内部セル領域
Claims (9)
- 外部に設けられる振動子を利用する半導体装置であって、
前記振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器と、
絶縁ゲート型のトランジスタを用いて形成され、前記反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路と、
前記反転増幅器の出力端子と前記バッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲートと、
前記振動子と並列に設けられ、前記反転増幅器の出力端子と前記トランスミッションゲートの入力端子とに接続された第１の抵抗器と、
を備えることを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記トランスミッションゲートは、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタとが組み合わされたＣＭＯＳトランスミッションゲートである、半導体装置。 - 請求項１記載の半導体装置であって、
前記トランスミッションゲートは、ｎチャネル型のＭＯＳトランジスタで構成されている、半導体装置。 - 請求項１記載の半導体装置であって、
前記トランスミッションゲートは、ｐチャネル型のＭＯＳトランジスタで構成されている、半導体装置。 - 請求項１ないし４のいずれかに記載の半導体装置であって、
前記トランスミッションゲートは、定常的にオン状態に設定されている、半導体装置。 - 請求項１ないし５のいずれかに記載の半導体装置であって、さらに、
前記振動子と並列に設けられ、前記反転増幅器の入力端子に接続された第２の抵抗器を備える、半導体装置。 - 請求項１ないし６のいずれかに記載の半導体装置であって、
前記半導体装置は、前記振動子と、前記振動子と並列に設けられる帰還抵抗器と、を利用する、半導体装置。 - 請求項７記載の半導体装置であって、
前記帰還抵抗器は、前記半導体装置の外部に設けられている、半導体装置。 - 発振回路であって、
振動子と、
前記振動子を利用する請求項１ないし８のいずれかに記載の半導体装置と、
を備えることを特徴とする発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265122A JP3719242B2 (ja) | 2002-09-11 | 2002-09-11 | 半導体装置及び発振回路 |
| US10/657,190 US7154350B2 (en) | 2002-09-11 | 2003-09-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265122A JP3719242B2 (ja) | 2002-09-11 | 2002-09-11 | 半導体装置及び発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004103903A JP2004103903A (ja) | 2004-04-02 |
| JP3719242B2 true JP3719242B2 (ja) | 2005-11-24 |
Family
ID=32264348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265122A Expired - Fee Related JP3719242B2 (ja) | 2002-09-11 | 2002-09-11 | 半導体装置及び発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7154350B2 (ja) |
| JP (1) | JP3719242B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616711B1 (ko) * | 2003-06-20 | 2006-08-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동회로 |
| JP4167952B2 (ja) * | 2003-07-24 | 2008-10-22 | セイコーエプソン株式会社 | 表示ドライバ、電気光学装置及び駆動方法 |
| US8217727B1 (en) * | 2009-04-15 | 2012-07-10 | Marvell International Ltd. | Slew rate edge enhancer |
| KR101292767B1 (ko) | 2011-09-06 | 2013-08-02 | 동국대학교 산학협력단 | 패스 트랜지스터 및 이를 포함하는 50% 듀티 싸이클을 갖는 홀수 주파수 분주기 |
| CN111244089B (zh) * | 2020-02-27 | 2022-10-14 | 成都纳能微电子有限公司 | Esd保护结构 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117351A (ja) | 1987-10-30 | 1989-05-10 | Fujitsu Ltd | 半導体集積回路 |
| JPH0210869A (ja) | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 半導体装置 |
| JPH0372669A (ja) * | 1989-05-17 | 1991-03-27 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JP2969419B2 (ja) | 1994-01-31 | 1999-11-02 | セイコークロック株式会社 | 発振用集積回路および発振回路 |
| JPH0964199A (ja) | 1995-08-21 | 1997-03-07 | Yamaha Corp | 入力保護回路 |
| JP2002158288A (ja) | 2001-08-03 | 2002-05-31 | Hitachi Ltd | 半導体装置 |
-
2002
- 2002-09-11 JP JP2002265122A patent/JP3719242B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-09 US US10/657,190 patent/US7154350B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004103903A (ja) | 2004-04-02 |
| US7154350B2 (en) | 2006-12-26 |
| US20040125645A1 (en) | 2004-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6353345B1 (en) | Low cost half bridge driver integrated circuit with capability of using high threshold voltage DMOS | |
| US7908499B2 (en) | Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines | |
| US8232827B2 (en) | Semiconductor switch | |
| KR19980033134A (ko) | 반도체 집적회로 | |
| US10348301B2 (en) | Output driving circuit | |
| US6998668B2 (en) | Semiconductor integrated circuit device including a level shifter | |
| JP3719242B2 (ja) | 半導体装置及び発振回路 | |
| US11387830B2 (en) | Output driving circuit | |
| US20070085576A1 (en) | Output driver circuit with multiple gate devices | |
| JPH05143535A (ja) | 半導体集積回路 | |
| TWI305040B (ja) | ||
| JP4463946B2 (ja) | 低消費電力回路 | |
| JP2004104565A (ja) | 半導体装置 | |
| JP4440058B2 (ja) | 半導体集積回路 | |
| JP4776355B2 (ja) | 半導体チップおよび半導体装置 | |
| JP4868380B2 (ja) | 可変容量回路及びこれを備える集積回路 | |
| JPH11307652A (ja) | 論理演算回路 | |
| JP2969419B2 (ja) | 発振用集積回路および発振回路 | |
| JP2002064332A (ja) | 水晶発振器 | |
| JPH05218312A (ja) | オープンドレイン型出力回路 | |
| JP3707984B2 (ja) | 高速動作と低消費電力動作とを実現したｍｏｓトランジスタ | |
| JP2626589B2 (ja) | 発振回路 | |
| JP6985079B2 (ja) | 半導体装置 | |
| US6943584B2 (en) | Programmable semiconductor device including universal logic modules coping with as many user inverters | |
| JPS62154915A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050816 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050829 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |