JPH01117351A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01117351A JPH01117351A JP27632187A JP27632187A JPH01117351A JP H01117351 A JPH01117351 A JP H01117351A JP 27632187 A JP27632187 A JP 27632187A JP 27632187 A JP27632187 A JP 27632187A JP H01117351 A JPH01117351 A JP H01117351A
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- power supply
- supply voltage
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- 230000005540 biological transmission Effects 0.000 claims abstract description 18
- 230000001965 increasing effect Effects 0.000 claims description 24
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- 230000001681 protective effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路に関し、
電源電圧の変動に応答して、保護入力ピンの入力抵抗を
増大させることにより、チップ外部から侵入する雑音を
効果的に阻止することを目的とし、チップ内部に内部回
路を有し、該内部回路には入力論理信号や少なくとも高
低２つの電源電圧が、それぞれの入力ピンを介してチッ
プ外部から印加される半導体集積回路において、前記、
入力論理信号の入力ピンと内部回路との間に入力抵抗増
大を設け、該入力抵抗増大手段は、前記高低２つの電源
電圧の少なくとも何れか一方の電圧変動に応答して動作
し、該入力ピンと内部回路間の抵抗値を増大させるよう
に構成している。
増大させることにより、チップ外部から侵入する雑音を
効果的に阻止することを目的とし、チップ内部に内部回
路を有し、該内部回路には入力論理信号や少なくとも高
低２つの電源電圧が、それぞれの入力ピンを介してチッ
プ外部から印加される半導体集積回路において、前記、
入力論理信号の入力ピンと内部回路との間に入力抵抗増
大を設け、該入力抵抗増大手段は、前記高低２つの電源
電圧の少なくとも何れか一方の電圧変動に応答して動作
し、該入力ピンと内部回路間の抵抗値を増大させるよう
に構成している。
本発明は、半導体集積回路に関し、詳しくは保護対象端
子の入力抵抗を電源電圧の変動に応答して増大させ、該
端子を介して外部から侵入する雑音を阻止した半導体集
積回路に関する。
子の入力抵抗を電源電圧の変動に応答して増大させ、該
端子を介して外部から侵入する雑音を阻止した半導体集
積回路に関する。
近時、基板実装の高密度化や基板上配線仕様の微細化お
よび多層化などに伴って、隣接する配線間や半導体集積
回路の入出力ピン相互間での信号漏洩が生じやすくなっ
ており、この面の効果的な対策を必要としている。
よび多層化などに伴って、隣接する配線間や半導体集積
回路の入出力ピン相互間での信号漏洩が生じやすくなっ
ており、この面の効果的な対策を必要としている。
第８図は従来の半導体集積回路の一部分を示す図である
。この半導体集積回路では、入力ピン１と内部回路２と
の間に２つのインバータ３．４を縦続接続して設け、基
板配線し１を介して入力ピン１に伝えられた入力論理信
号をインバータ３．４で整形し、内部回路２で所定の論
理変換等を行った後、内部回路２からの出力論理信号を
出力ピン５、基板配線し２を介して出力している。なお
、４６は半導体集積回路のパッケージを示す。
。この半導体集積回路では、入力ピン１と内部回路２と
の間に２つのインバータ３．４を縦続接続して設け、基
板配線し１を介して入力ピン１に伝えられた入力論理信
号をインバータ３．４で整形し、内部回路２で所定の論
理変換等を行った後、内部回路２からの出力論理信号を
出力ピン５、基板配線し２を介して出力している。なお
、４６は半導体集積回路のパッケージを示す。
ところで、第９図に示すように基板配線し！の電位変化
が配線間容量等を介して基板配線り、に漏洩した場合、
入力ピン１上には図示するような雑音が生じる。一般に
、上記インバータ３．４等の入力直流特性は、ノイズマ
ージンを考慮し、低レベル入力電圧ｖ１Ｌは若干高目に
、高レベル入力電圧ｖ４は若干低目に設定され、例えば
、ＴＴＬレベルやＴＴＬ／ＣＭＯＳコンバチレベルでは
Ｖ＋ｔ＝ ０．８Ｖｍａｘ ５ＶＩＮ＝ ２ Ｖ＋ｗｉ
ｎとなっている。
が配線間容量等を介して基板配線り、に漏洩した場合、
入力ピン１上には図示するような雑音が生じる。一般に
、上記インバータ３．４等の入力直流特性は、ノイズマ
ージンを考慮し、低レベル入力電圧ｖ１Ｌは若干高目に
、高レベル入力電圧ｖ４は若干低目に設定され、例えば
、ＴＴＬレベルやＴＴＬ／ＣＭＯＳコンバチレベルでは
Ｖ＋ｔ＝ ０．８Ｖｍａｘ ５ＶＩＮ＝ ２ Ｖ＋ｗｉ
ｎとなっている。
したがって、入力ピンの論理レベルが′″０″の場合、
この論理“０”に重畳した０〜０．８ｖまでの雑音は無
視され、また、論理レベルが“１”の場合、この論理“
１″に重畳した２Ｖ”Ｖｃｃ（電源電圧）までの雑音は
無視される。
この論理“０”に重畳した０〜０．８ｖまでの雑音は無
視され、また、論理レベルが“１”の場合、この論理“
１″に重畳した２Ｖ”Ｖｃｃ（電源電圧）までの雑音は
無視される。
しかし、このような従来のものにあっては、論理“Ｏ”
に重畳した雑音が０．８Ｖを超えた場合や論理“ｌ”に
重畳した雑音が２ｖを下回った場合には雑音を排除する
ことができない欠点があった。
に重畳した雑音が０．８Ｖを超えた場合や論理“ｌ”に
重畳した雑音が２ｖを下回った場合には雑音を排除する
ことができない欠点があった。
そこで、他の従来例として、上記インバータ３．４の１
つをヒステリシスインバータとしたものがある。ヒステ
リシスインバータは、高・低２段階のしきい値を持ち、
論理“０”から論理“１”の検出は、入力端子が高しき
い値を超えたことにより行い、また論理“１”から論理
“０”の検出は入力電圧が、低しきい値を下回ったこと
により行っている。したがって、ノイズマージンはそれ
ぞれＯｖから高しきい値、Ｖｃｃから低しきい値となり
、上述の従来のものよりノイズマージン幅が増えて入力
雑音の阻止効果の点で比較的価れている。
つをヒステリシスインバータとしたものがある。ヒステ
リシスインバータは、高・低２段階のしきい値を持ち、
論理“０”から論理“１”の検出は、入力端子が高しき
い値を超えたことにより行い、また論理“１”から論理
“０”の検出は入力電圧が、低しきい値を下回ったこと
により行っている。したがって、ノイズマージンはそれ
ぞれＯｖから高しきい値、Ｖｃｃから低しきい値となり
、上述の従来のものよりノイズマージン幅が増えて入力
雑音の阻止効果の点で比較的価れている。
しかしながら、このような他の従来例にあっては、ヒス
テリシスインバータを入力回路に設ける構成となってい
たため、このヒステリシスインバータの比較的遅い信号
伝達特性によって半導体集積回路全体の信号伝達特性が
悪化するといった問題点があった。
テリシスインバータを入力回路に設ける構成となってい
たため、このヒステリシスインバータの比較的遅い信号
伝達特性によって半導体集積回路全体の信号伝達特性が
悪化するといった問題点があった。
また、基板配線Ｌ２に出力された信号は多数の論理素子
で共通使用される接地配線や電源配線を帰路とし、これ
らの配線インピーダンスは比較的大きい。したがって、
信号帰路の配線上には、該信号のレベルに応じた電圧変
動が発生することとなり、例えば、接地配線の場合、第
１０図に示すようにヒステリシスインバータのグランド
電位を上昇させる。この電圧変動の具体的な数値例とし
ては、接地配線に接続されたポート数が２０程度の場合
、最悪で１Ｖ程度の上昇が見られる。その結果、ヒステ
リシスインバータの入力直流特性が変動し、グランド電
位が上昇した場合は、論理“Ｏ”と高しきい値開の雑音
余裕が少なくなり、また、電源電位が低下した場合は、
論理“１”と低しきい値開の雑音余裕が少なくなって、
耐雑音性が悪化するといった問題点があった。
で共通使用される接地配線や電源配線を帰路とし、これ
らの配線インピーダンスは比較的大きい。したがって、
信号帰路の配線上には、該信号のレベルに応じた電圧変
動が発生することとなり、例えば、接地配線の場合、第
１０図に示すようにヒステリシスインバータのグランド
電位を上昇させる。この電圧変動の具体的な数値例とし
ては、接地配線に接続されたポート数が２０程度の場合
、最悪で１Ｖ程度の上昇が見られる。その結果、ヒステ
リシスインバータの入力直流特性が変動し、グランド電
位が上昇した場合は、論理“Ｏ”と高しきい値開の雑音
余裕が少なくなり、また、電源電位が低下した場合は、
論理“１”と低しきい値開の雑音余裕が少なくなって、
耐雑音性が悪化するといった問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
電源電圧の変動に応答して、保護入力ピンの入力抵抗を
増大させることにより、チップ外部から侵入する雑音を
効果的に阻止することを目的としている。
電源電圧の変動に応答して、保護入力ピンの入力抵抗を
増大させることにより、チップ外部から侵入する雑音を
効果的に阻止することを目的としている。
Ｃ問題点を解決するための手段〕
本発明では、上記目的を達成するために、チップ内部に
内部回路を有し、該内部回路には入力論理信号や少な（
とも高低２つの電源電圧が、それぞれの入力ピンを介し
てチップ外部から印加される半導体集積回路において、
前記、入力論理信号の入力ピンと内部回路との間に入力
抵抗増大手段を設け、該入力抵抗増大手段は、前記高低
２つの電源電圧の少なくとも何れか一方の電圧変動に応
答して動作し、該入力ピンと内部回路間の抵抗値を増大
させるように構成している。
内部回路を有し、該内部回路には入力論理信号や少な（
とも高低２つの電源電圧が、それぞれの入力ピンを介し
てチップ外部から印加される半導体集積回路において、
前記、入力論理信号の入力ピンと内部回路との間に入力
抵抗増大手段を設け、該入力抵抗増大手段は、前記高低
２つの電源電圧の少なくとも何れか一方の電圧変動に応
答して動作し、該入力ピンと内部回路間の抵抗値を増大
させるように構成している。
本発明では、内部回路から出力論理信号が出力されると
、該信号とほぼ同一のタイミングで発生する電源電圧の
変動に応答して、入力論理信号の入力ピンと内部回路と
の間の抵抗値が増大される。
、該信号とほぼ同一のタイミングで発生する電源電圧の
変動に応答して、入力論理信号の入力ピンと内部回路と
の間の抵抗値が増大される。
したがって、抵抗値が増大されている間では、入力ピン
に加えられた雑音が内部回路へ伝達されることはなく、
耐雑音性の改善が図られる。
に加えられた雑音が内部回路へ伝達されることはなく、
耐雑音性の改善が図られる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路の一実施例を
示す図である。
示す図である。
まず、構成を説明する。第１図において、１０は半導体
集積回路内に複数設けられたうちの１つの入力回路を代
表して示している。
集積回路内に複数設けられたうちの１つの入力回路を代
表して示している。
１１はインバータであり、インバータ１１の入力側はチ
ップの入力端子（入力ピン）Ｐ＋に接続され、出力側は
トランスミッションゲートＧ１１のソースに接続されて
いる。トランスミッションゲートＧ目は一対のＮチャネ
ルＭＯ３）ランリスタ（以下、ＮＭＯ３という）Ｃ＋＋
およびＰチャネルＭＯ３）ランリスタ（以下、ＰＭＯ３
という）Ｑ＋ｔからなり、ＮＭＯ３Ｑ、Ｉのゲートは高
電源電圧Ｖｃに接続され、ＰＭＯ３ＱＩ□のゲートは低
電源電圧（本実施例では接地電位）Ｇに接続されている
。トランスミッションゲートＧｌｌのドレインはインバ
ータ１２０入力側に接続され、インバータ１２の出力側
は内部回路ＣＫＴに接続されている。なお、内部回路Ｃ
ＫＴとしては、論理回路や組合わせ論理回路あるいは論
理演算回路など多種多様のものが対象となるが、本発明
の内部回路ＣＫＴはこれらの機能に限定されるものでは
ない。
ップの入力端子（入力ピン）Ｐ＋に接続され、出力側は
トランスミッションゲートＧ１１のソースに接続されて
いる。トランスミッションゲートＧ目は一対のＮチャネ
ルＭＯ３）ランリスタ（以下、ＮＭＯ３という）Ｃ＋＋
およびＰチャネルＭＯ３）ランリスタ（以下、ＰＭＯ３
という）Ｑ＋ｔからなり、ＮＭＯ３Ｑ、Ｉのゲートは高
電源電圧Ｖｃに接続され、ＰＭＯ３ＱＩ□のゲートは低
電源電圧（本実施例では接地電位）Ｇに接続されている
。トランスミッションゲートＧｌｌのドレインはインバ
ータ１２０入力側に接続され、インバータ１２の出力側
は内部回路ＣＫＴに接続されている。なお、内部回路Ｃ
ＫＴとしては、論理回路や組合わせ論理回路あるいは論
理演算回路など多種多様のものが対象となるが、本発明
の内部回路ＣＫＴはこれらの機能に限定されるものでは
ない。
次に、作用を説明する。
一般に、半導体集積回路の出力回路にあっては、動作時
の消費電流が比較的に大きく、電源配線や接地配線を流
れる電流をその動作時において急激に増大させる。特に
、出力ポート数が多いものにあってはそのボート数に応
じて電流量も増加し、電源配線の電圧降下や、接地配線
の電圧上昇（いわゆる接地電位からの浮き）などが発生
して各種の不具合を誘引する。そして、その不具合の１
つとして入力回路のノイズマージン低下が掲げられる。
の消費電流が比較的に大きく、電源配線や接地配線を流
れる電流をその動作時において急激に増大させる。特に
、出力ポート数が多いものにあってはそのボート数に応
じて電流量も増加し、電源配線の電圧降下や、接地配線
の電圧上昇（いわゆる接地電位からの浮き）などが発生
して各種の不具合を誘引する。そして、その不具合の１
つとして入力回路のノイズマージン低下が掲げられる。
ノイズマージンは入力回路初段に設けられた、例えばイ
ンバータの入力直流特性のうちｖｌいＶｌＮ、高電源電
圧Ｖｃおよび低電源電圧Ｇの相互関係で決まり、仮に高
電源電圧Ｖｃが降下したり、低電源電圧Ｇが上昇したり
すると、ＶＩＬやＶｌＮ間のノイズマージンが減少して
、結局、耐雑音性が悪化する。
ンバータの入力直流特性のうちｖｌいＶｌＮ、高電源電
圧Ｖｃおよび低電源電圧Ｇの相互関係で決まり、仮に高
電源電圧Ｖｃが降下したり、低電源電圧Ｇが上昇したり
すると、ＶＩＬやＶｌＮ間のノイズマージンが減少して
、結局、耐雑音性が悪化する。
また、前述した基板実装の高密度化や配線仕様の微細化
および多層化に伴って誘導性雑音が入力端子に印加され
易くなっており、上述の耐雑音性悪化は問題である。
および多層化に伴って誘導性雑音が入力端子に印加され
易くなっており、上述の耐雑音性悪化は問題である。
そこで本実施例では、高電源電圧Ｖｃや低電源電圧Ｇに
電圧変動が発生すると、この変動に応答してトランスミ
ッションゲートＧＩＩのチャネル抵抗を増大させ、入力
端子に印加された雑音が、内部回路ＣＫＴに伝達されな
いようにして耐雑音性の改善を図っている。
電圧変動が発生すると、この変動に応答してトランスミ
ッションゲートＧＩＩのチャネル抵抗を増大させ、入力
端子に印加された雑音が、内部回路ＣＫＴに伝達されな
いようにして耐雑音性の改善を図っている。
以下、第２図のタイミングチャートを参照しながら、本
実施例の回路動作を説明する。まず、内部回路ＣＫＴか
らの図示しない出力論理信号に応じて出力端子（図示せ
ず）の電位が第２図（ａ）に示すように変化すると、こ
の電位変化とほぼ同タイミングで高電源電圧Ｖｃが＋Ｅ
Ｖ（例えば、＋５ｖ）から−β■だけ降下しく第２図（
Ｃ）参照）、同時に、低電源電圧ＧがＯＶから＋αＶだ
け上昇する（第２図（ｄ）参照）。一方、入力端子Ｐｌ
ｅは、この入力端子Ｐ１に接続された配線と出力端子に
接続された配線間の容量等を介して、第２図（ｂ）に示
すような雑音が印加されている。
実施例の回路動作を説明する。まず、内部回路ＣＫＴか
らの図示しない出力論理信号に応じて出力端子（図示せ
ず）の電位が第２図（ａ）に示すように変化すると、こ
の電位変化とほぼ同タイミングで高電源電圧Ｖｃが＋Ｅ
Ｖ（例えば、＋５ｖ）から−β■だけ降下しく第２図（
Ｃ）参照）、同時に、低電源電圧ＧがＯＶから＋αＶだ
け上昇する（第２図（ｄ）参照）。一方、入力端子Ｐｌ
ｅは、この入力端子Ｐ１に接続された配線と出力端子に
接続された配線間の容量等を介して、第２図（ｂ）に示
すような雑音が印加されている。
今、入力端子Ｐ１に入力している入力論理信号が論理“
０”にあって該雑音レベルがインバータ 。
０”にあって該雑音レベルがインバータ 。
１１のＶＩＬを超えた場合、この雑音はインバータ１１
を通過してトランスミッションゲートＧ１１に加えられ
る。このとき、トランスミッションゲートＧ■のＮ Ｍ
ＯＳ Ｑ ＩＩはそのゲートに印加された高電源電圧
Ｖｃの降下（−βＶだけ降下している）によってチャネ
ル抵抗を増大方向に変化しており、また、Ｐ Ｍ ＯＳ
Ｑ Ｉｚもそのゲートに印加された低電源電圧Ｇの上
昇（＋α■だけ上昇している）によってチャネル抵抗を
増大方向に変化している。
を通過してトランスミッションゲートＧ１１に加えられ
る。このとき、トランスミッションゲートＧ■のＮ Ｍ
ＯＳ Ｑ ＩＩはそのゲートに印加された高電源電圧
Ｖｃの降下（−βＶだけ降下している）によってチャネ
ル抵抗を増大方向に変化しており、また、Ｐ Ｍ ＯＳ
Ｑ Ｉｚもそのゲートに印加された低電源電圧Ｇの上
昇（＋α■だけ上昇している）によってチャネル抵抗を
増大方向に変化している。
したがって、トランスミッションゲートＧＩＩに加えら
れた雑音は、その増大方向に変化したチャネル抵抗によ
り通過が阻止され、内部回路ＣＫＴに伝達されることは
ない。
れた雑音は、その増大方向に変化したチャネル抵抗によ
り通過が阻止され、内部回路ＣＫＴに伝達されることは
ない。
このように本実施例では、入力端子Ｐ１と内部回路ＣＫ
Ｔとの間にトランスミッシ・ヨンゲートＧ１１を設け、
このトランスミッションゲートＧ１１を構成するＮ Ｍ
ＯＳ Ｑ ｒ ＋およびＰ Ｍ ＯＳ Ｑ Ｉｚのそ
れぞれのゲートに出力論理信号の論理変化に追随して変
化する高電源電圧Ｖｃおよび低電源電圧Ｇを惨 接続し、この高電源電圧Ｖｃおよび低電源電圧Ｇの電位
変化に応答させてＮＭＯ８ＱｌｌおよびＰＭＯ３Ｑ、□
のチャネル抵抗を増大させている。
Ｔとの間にトランスミッシ・ヨンゲートＧ１１を設け、
このトランスミッションゲートＧ１１を構成するＮ Ｍ
ＯＳ Ｑ ｒ ＋およびＰ Ｍ ＯＳ Ｑ Ｉｚのそ
れぞれのゲートに出力論理信号の論理変化に追随して変
化する高電源電圧Ｖｃおよび低電源電圧Ｇを惨 接続し、この高電源電圧Ｖｃおよび低電源電圧Ｇの電位
変化に応答させてＮＭＯ８ＱｌｌおよびＰＭＯ３Ｑ、□
のチャネル抵抗を増大させている。
したがって、高電源電圧Ｖｃおよび低電源電圧Ｇが変化
している間では、保護対象の入力端子Ｐ。
している間では、保護対象の入力端子Ｐ。
の入力インピーダンスが増大することとなり、その結果
、入力端子Ｐ１に加えられる出力論理信号の論理変化に
起因する雑音を阻止することができ、耐雑音性の改善を
図ることができる。
、入力端子Ｐ１に加えられる出力論理信号の論理変化に
起因する雑音を阻止することができ、耐雑音性の改善を
図ることができる。
なお、上記実施例では、２つのインバータ１１．１２の
間に入力抵抗増大手段としてのトランスミッションゲー
トＧＩＩを設けているが、本発明はこれに限定されるも
のではない。要は保護すべき入力端子Ｐ、と内部回路Ｃ
ＫＴとの間に入力抵抗増大手段を設ければよく、第３〜
７図にその他の好ましい態様例をそれぞれ示す。
間に入力抵抗増大手段としてのトランスミッションゲー
トＧＩＩを設けているが、本発明はこれに限定されるも
のではない。要は保護すべき入力端子Ｐ、と内部回路Ｃ
ＫＴとの間に入力抵抗増大手段を設ければよく、第３〜
７図にその他の好ましい態様例をそれぞれ示す。
すなわち、第３図に示すように２つのインバータ１１．
１２の初段側のインバータ１１と入力端子との間にトラ
ンスミッションゲートＧｌ！を設け、それぞれのゲート
を高電源電圧Ｖｃおよび低電源電圧Ｇに接続してもよく
、 あるいは、第４図に示すように初段側のインバータ１１
と入力端子との間にＮ Ｍ ＯＳ Ｑ ｌｓを設け、そ
のゲートを高電源電圧Ｖｃに接続してもよく、あるいは
、第５図に示すように、初段側のインバータ１１と入力
端子との間にＰ Ｍ ＯＳ Ｑ Ｉ ４を設け、そのゲ
ートを低電源電圧Ｇに接続してもよく、あるいは、第６
図に示すように２つのインバータ１１．１２の間にＮ
Ｍ ＯＳ Ｑ ｒ ｓを設け、そのゲートを高電源電圧
Ｖｃに接続してもよく、 あるいは、第７図に示すように、２つのインバータ１１
．１２の間にＰＭＯ３Ｑ、、を設け、そのゲートを低電
源電圧Ｇに接続してもよい。これら第３〜７図の態様例
においてもトランスミッションゲートＧ、ｔ、 ＮＭＯ
Ｓ ＱＣ８Ｉ、 ＮＭＯＳ ＱＣｓ、ＰＭＯ３ＱＣｓ、
Ｐ Ｍ ＯＳ Ｑ＋ｂが入力抵抗増大手段として機能
するので、前記実施例と同様の効果を得ることができる
。
１２の初段側のインバータ１１と入力端子との間にトラ
ンスミッションゲートＧｌ！を設け、それぞれのゲート
を高電源電圧Ｖｃおよび低電源電圧Ｇに接続してもよく
、 あるいは、第４図に示すように初段側のインバータ１１
と入力端子との間にＮ Ｍ ＯＳ Ｑ ｌｓを設け、そ
のゲートを高電源電圧Ｖｃに接続してもよく、あるいは
、第５図に示すように、初段側のインバータ１１と入力
端子との間にＰ Ｍ ＯＳ Ｑ Ｉ ４を設け、そのゲ
ートを低電源電圧Ｇに接続してもよく、あるいは、第６
図に示すように２つのインバータ１１．１２の間にＮ
Ｍ ＯＳ Ｑ ｒ ｓを設け、そのゲートを高電源電圧
Ｖｃに接続してもよく、 あるいは、第７図に示すように、２つのインバータ１１
．１２の間にＰＭＯ３Ｑ、、を設け、そのゲートを低電
源電圧Ｇに接続してもよい。これら第３〜７図の態様例
においてもトランスミッションゲートＧ、ｔ、 ＮＭＯ
Ｓ ＱＣ８Ｉ、 ＮＭＯＳ ＱＣｓ、ＰＭＯ３ＱＣｓ、
Ｐ Ｍ ＯＳ Ｑ＋ｂが入力抵抗増大手段として機能
するので、前記実施例と同様の効果を得ることができる
。
なお、２つのインバータ１１．１２の後段側のインバー
タ１２と内部回路ＣＫＴとの間にトランスミッションゲ
ートやＮＭＯ３あるいはＰＭＯ３を設けこれらを入力抵
抗増大手段とすることは上記各側から容易に考え得るこ
とである。
タ１２と内部回路ＣＫＴとの間にトランスミッションゲ
ートやＮＭＯ３あるいはＰＭＯ３を設けこれらを入力抵
抗増大手段とすることは上記各側から容易に考え得るこ
とである。
本発明によれば、定電源電圧の変動に応答して、保護入
力ピンの入力抵抗を増大させているので、該電源電圧の
変動と同一要因で発生する保護入力ピンへの印加雑音を
効果的に阻止することができ、耐雑音性の改善を図るこ
とができる。
力ピンの入力抵抗を増大させているので、該電源電圧の
変動と同一要因で発生する保護入力ピンへの印加雑音を
効果的に阻止することができ、耐雑音性の改善を図るこ
とができる。
第１．２図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はその要部を示す回路図、 第２図はその動作を説明するためのタイミングチャート
、 第３〜７図は他の態様例をそれぞれ示す回路図である。 第８〜１０図は従来の半導体集積回路を示す図であり、 第８図はその要部を示す回路図、 第９．１０図はその動作を説明するためのタイミングチ
ャートである。 ＣＫＴ・・・・・・内部回路、 Ｐｌ・・・・・・入力端子（入力ピン）、Ｇ１１、Ｇｌ
！・・・・・・トランスミッションゲート（入力抵抗増
大手段）、 ＱＩ！、Ｑ＋ｓ””ＮＭＯ３（入力ｔｒｔ抗増大手段）
、ＱｌいＧ４・・・・・・ＰＭＯ３（入力抵抗増大手段
）、Ｖｃ・・・・・・高電源電圧、 Ｇ・・・・・・低電源電圧。
示す図であり、 第１図はその要部を示す回路図、 第２図はその動作を説明するためのタイミングチャート
、 第３〜７図は他の態様例をそれぞれ示す回路図である。 第８〜１０図は従来の半導体集積回路を示す図であり、 第８図はその要部を示す回路図、 第９．１０図はその動作を説明するためのタイミングチ
ャートである。 ＣＫＴ・・・・・・内部回路、 Ｐｌ・・・・・・入力端子（入力ピン）、Ｇ１１、Ｇｌ
！・・・・・・トランスミッションゲート（入力抵抗増
大手段）、 ＱＩ！、Ｑ＋ｓ””ＮＭＯ３（入力ｔｒｔ抗増大手段）
、ＱｌいＧ４・・・・・・ＰＭＯ３（入力抵抗増大手段
）、Ｖｃ・・・・・・高電源電圧、 Ｇ・・・・・・低電源電圧。
Claims (4)
- （１）チップ内部に内部回路を有し、 該内部回路には入力論理信号や少なくとも高低２つの電
源電圧が、それぞれの入力ピンを介してチップ外部から
印加される半導体集積回路において、 前記、入力論理信号の入力ピンと内部回路との間に入力
抵抗増大手段を設け、 該入力抵抗増大手段は、前記高低２つの電源電圧の少な
くとも何れか一方の電圧変動に応答して動作し、 該入力ピンと内部回路間の抵抗値を増大させることを特
徴とする半導体集積回路。 - （２）前記入力抵坑増大手段は、トランスミッションゲ
ートからなり、該トランスミッションゲートのＮチャネ
ルトランジスタのゲートを前記高電源電圧に接続すると
ともに、該トランスミッションゲートのＰチャネルトラ
ンジスタのゲートを前記低電源電圧に接続したことを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 - （３）前記入力抵抗手段は、Ｎチャネルトランジスタか
らなり、該Ｎチャネルトランジスタのゲートを前記高電
源電圧に接続したことを特徴とする特許請求の範囲第１
項記載の半導体集積回路。 - （４）前記入力抵抗手段は、Ｐチャネルトランジスタか
らなり、該Ｐチャネルトランジスタのゲートを前記低電
源電圧に接続したことを特徴とする特許請求の範囲第１
項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27632187A JPH01117351A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27632187A JPH01117351A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117351A true JPH01117351A (ja) | 1989-05-10 |
Family
ID=17567822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27632187A Pending JPH01117351A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
-
1987
- 1987-10-30 JP JP27632187A patent/JPH01117351A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
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