CN100481519C - 半导体集成电路 - Google Patents
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Abstract
提供半导体集成电路，它具备可变电容二极管，可在不变更电路图案情况下通过制造工序任意改变静电电容的可变范围。在p型的硅衬底(10)形成n型阱区(11)，在该n型阱区(11)的表面平行线状地设置注入了n+离子的成为可变电容二极管的电极的扩散区域(12)。扩散区域(12)间的表面上，线状地形成多根栅极氧化膜(13)和控制电极(14)。栅极氧化膜(13)中，栅极氧化膜(13a～13c)形成与输入电路(2)的晶体管的栅极氧化膜相同的5.0nm的厚度，剩余栅极氧化膜(13d～13f)形成与内部电路(3)中的晶体管的栅极氧化膜相同的2.5nm的厚度。通过改变2种膜厚的构成比例，可以不改变电路图案地改变可变电容二极管的电容。
Description
技术领域
本发明涉及具备MOS型的可变电容二极管作为电路元件的半导体集成电路。
背景技术
[专利文献1]美国专利第6,608,747号
[专利文献2]特开2000-223722号公报
可变电容二极管也称为变容二极管，是根据电极间施加的直流电压的值改变静电电容的二极管，例如用作PLL(相位同步电路)中的VCO(电压控制振荡器)的频率控制用的电路元件。
半导体集成电路中设置的可变电容二极管，一般地说以与MOS晶体管同样的结构形成，源极电极和漏极电极连接，栅极电极之间形成的栅极氧化膜产生的静电容作为电容使用。
图2是具备可变电容二极管的半导体集成电路的一般构成图。
该半导体集成电路具有接收包含时钟信号CLK等的外部信号的多个输入端子1，该输入端子1经由输入电路2与内部电路3连接。内部电路3根据输入端子1接收的外部信号执行规定的逻辑运算处理，由多个MOS晶体管形成的逻辑门等组合构成。
内部电路3(未图示)为了与外部提供的时钟信号CLK同步，生成与其频率不同的内部时钟信号，具有VCO和PLL。VCO使用可变电容二极管4作为例如线圈和电容组成的LC共振电路的电容，通过改变该可变电容二极管4的控制电极上施加的直流电压来控制振荡频率。内部电路3的处理结果的信号经由输出电路5由输出端子6输出。
这里，输入电路2保护内部电路3不受由输入端子1侵入的静电浪涌电压的影响，具备在该输入端子1和未图示的电源端子及接地端子之间连接的保护用的二极管，同时，具备用于将输入信号向内部电路3提供的缓冲放大器。输出电路5也同样具备缓冲放大器，以保护内部电路3不受由输入端子6侵入的静电浪涌电压的影响。
这些输入电路2和输出电路5中设置的缓冲放大器为了不被静电浪涌电压破坏，与内部电路3相比由具备较厚栅极氧化膜的晶体管构成。例如，内部电路3中的晶体管的栅极氧化膜的厚度是2.5nm，输入电路2和输出电路5中的晶体管的栅极氧化膜的厚度是5.0nm。
从而，可变电容二极管4与内部电路3中的晶体管同样，栅极氧化膜以2.5nm的厚度形成，其图案设计成可根据VCO的振荡频率的可变范围而获得必要电容的面积。
发明内容
上述半导体集成电路中，变更内置VCO的振荡频率时，必须改变可变电容二极管4的面积。因而，即使电路构成完全相同，也有根据振荡频率必须变更电路图案的问题。
本发明的目的是提供半导体集成电路，它具备可变电容二极管，可在不变更电路图案情况下通过制造工序任意改变静电电容的可变范围。
本发明是一种半导体集成电路，其特征在于具备可变电容二极管，上述可变电容二极管具备：半导体衬底的电路形成面上形成的多个扩散区域；上述电路形成面上被上述扩散区域夹持的栅极区域中形成的栅极氧化膜；上述栅极氧化膜上形成的控制电极；上述扩散区域及上述控制电极上形成的绝缘膜；上述绝缘膜上形成、通过贯通该绝缘膜设置的接触孔与上述多个扩散区域电气连接的第1配线图案；上述绝缘膜上形成、通过贯通该绝缘膜设置的接触孔与上述控制电极电气连接的第2配线图案。上述栅极氧化膜具有以第1膜厚形成的第1区域和以不同于该第1膜厚的第2膜厚形成的第2区域。
本发明中，将MOS型的可变电容二极管的栅极氧化膜分成以第1膜厚形成的第1区域和以第2膜厚形成的第2区域。从而，通过变更第1区域和第2区域的面积的比例，具有可在不变更可变电容二极管的图案的情况下改变静电电容的可变范围的效果。
附图说明
图1是本发明的实施例的可变电容二极管的构成图。
图2是具备可变电容二极管的半导体集成电路的一般构成图。
[符号的说明]
2 输入电路
3 内部电路
4 可变电容二极管
5 输出电路
10 硅衬底
11 n型阱区
12 扩散区域
13a～13f 栅极氧化膜
14 控制电极
15 层间绝缘膜
16a、16b 第1金属
17a、17b 接触孔
具体实施方式
将可变电容二极管的栅极氧化膜的部分区域(第1区域)，例如在输入输出电路的晶体管的栅极氧化膜的同一工序形成，令膜厚为5nm。另外，将可变电容二极管的栅极氧化膜的剩余区域(第2区域)在内部电路的晶体管的栅极氧化膜的同一工序形成，膜厚为2.5nm。此时，根据期望的可变电容二极管的电容，改变栅极氧化膜的第1区域和第2区域的面积的比例。
通过参照添附图面阅读以下优选实施例的说明，可完全明白本发明的上述及其他目的和新特征。但是，图面仅仅用于解说而不是限定本发明的范围。
[实施例1]
图1(a)、(b)是本发明的实施例的可变电容二极管的构成图，图(a)是平面图，图(b)是图(a)的截面A-A的截面图。
该可变电容二极管是作为图2中的可变电容二极管4而形成的MOS型的二极管，在p型的硅衬底10形成n型阱区11，在该n型阱区11的表面平行线状地设置注入了n+离子的扩散区域12。线状的扩散区域12间的表面上，平行线状地形成多根栅极氧化膜13。该栅极氧化膜13中，几根栅极氧化膜13a～13c形成与输入电路2和输出电路5中的晶体管的栅极氧化膜相同的5.0nm的厚度，剩余栅极氧化膜13d～13f形成与内部电路3中的晶体管的栅极氧化膜相同的2.5nm的厚度。
栅极氧化膜13a～13c、13d～13f的表面形成由多晶硅等组成的控制电极14。形成了扩散区域12和控制电极14的硅衬底10的表面被层间绝缘膜15覆盖，在该层间绝缘膜15的表面形成第1金属16a、16b的配线图案。第1金属16a和扩散区域12之间通过多个接触孔17a连接，第1金属16b和控制电极14之间通过多个接触孔17b连接。
以下，说明该可变电容二极管的制造方法。
该可变电容二极管，在图2的半导体集成电路的制造工序中，与输入电路2、内部电路3及输出电路5中的MOS晶体管同时形成。
首先，p型的硅衬底10中，在形成可变电容二极管的区域形成n型阱区11后，进行元件分离。然后，为了调节阈值电压，在沟道注入n型离子，形成扩散区域12。然后，通过第一次氧化膜形成处理，在晶片整个面形成膜厚4.5nm的氧化膜。
接着，在成为输入电路2及输出电路5的区域和形成膜厚5.0nm的栅极氧化膜13a～13c的区域AREA形成抗蚀剂。以该抗蚀剂为掩模，进行氧化膜刻蚀处理。从而，未掩盖的处所，即，成为内部电路3的区域和形成膜厚2.5nm的栅极氧化膜13d～13f的区域的氧化膜完全消失。
然后，除去抗蚀剂，在晶片整个面进行第二次氧化膜形成处理，进行氧化使得无氧化膜的区域被膜厚2.5nm的氧化膜覆盖。从而，成为内部电路3的区域和形成栅极氧化膜13d～13f的区域形成厚度2.5nm的氧化膜。另一方面，氧化膜刻蚀时，氧化膜原样保持的成为输入电路2及输出电路5的区域和形成栅极氧化膜13a～13c的区域AREA中，由于第二次氧化膜形成处理开始时膜厚为4.5nm，因而氧化膜成长率小，新氧化膜只能堆积0.5nm左右。从而，输入电路2及输出电路5的氧化膜和栅极氧化膜13a～13c的厚度成为5nm。
然后，通过多晶硅膜的生成和该多晶硅膜的整形加工形成控制电极14，而且，在晶片整个面形成层间绝缘膜15，在该层间绝缘膜15形成接触孔。接触孔中充填铝等的接触孔17a、17b的材料的同时，在层间绝缘膜15的表面形成第1金属16a、16b的配线图案。
从而，完成图1的可变电容二极管。另外，虽然未图示，输入电路2、内部电路3及输出电路5内的晶体管也与该可变电容二极管同时完成。
这样，本实施例的可变电容二极管，其栅极氧化膜的膜厚在部分区域为5nm，在剩余区域为2.5nm。该两个区域的比例通过氧化膜刻蚀处理中使用的抗蚀剂掩模的形状可任意改变。即，栅极氧化膜的平均膜厚通过改变抗蚀剂掩模的形状，可任意设定在2.5nm-5.0nm之间。
对向的电极的尺寸形状和电极间的绝缘膜的电容率若相同，则静电电容与膜厚成反比例，因而本实施例的可变电容二极管在不变更电极的形状的情况下可改变静电电容的可变范围。从而，将该可变电容二极管适用于VCO时，具有可获得不变更电路图案情况下、在制造工序中任意改变内置VCO的振荡频率的半导体集成电路的优点。
另外，本发明不限于上述实施例1，可以有各种变形。作为该变形例，例如：
(1)扩散区域12可以不注入n型离子而注入p型离子而形成。该场合，控制电极施加的电压的变化方向和电容变化的方向相反。
(2)取代硅衬底10，可以采用SOI(绝缘物上的硅)衬底或SOS(蓝宝石上外延硅)衬底。
(3)栅极氧化膜13a～13f的厚度不限于示例。另外，2种膜厚的区分也可以不逐根地改变平行的栅极氧化膜，而是在每根栅极氧化膜设置厚的部分和薄的部分。
(4)栅极氧化膜13及控制电极14的形状不必平行配置成长条型，例如，也可以是一个正方形。
(5)栅极氧化膜13a～13f内，将厚的膜厚配合输入输出电路的晶体管的膜厚，薄的膜厚配合内部电路的晶体管的膜厚，但是不限于此。例如，内部电路由膜厚不同的多个晶体管构成时，可配合内部电路的晶体管的两种膜厚。
Claims (3)
1.一种半导体集成电路，其特征在于具备可变电容二极管，上述可变电容二极管具备：
半导体衬底的电路形成面上形成的多个扩散区域；上述电路形成面上被上述扩散区域夹持的栅极区域中形成的栅极氧化膜；上述栅极氧化膜上形成的控制电极；上述扩散区域及上述控制电极上形成的绝缘膜；上述绝缘膜上形成、通过贯通该绝缘膜设置的接触孔与上述多个扩散区域电气连接的第1配线图案；上述绝缘膜上形成、通过贯通该绝缘膜设置的接触孔与上述控制电极电气连接的第2配线图案，
上述栅极氧化膜具有以第1膜厚形成的第1区域和以不同于该第1膜厚的第2膜厚形成的第2区域。
2.权利要求1所述的半导体集成电路，其特征在于，
上述多个扩散区域在上述电路形成面上并列配置成使长方形的长边平行，上述栅极氧化膜在被上述多个扩散区域夹持的多个长方形的区域形成，且，这些栅极氧化膜内的一个或邻接的多个栅极氧化膜以上述第1膜厚形成，剩余的一个或邻接的多个栅极氧化膜以上述第2膜厚形成。
3.权利要求1或2所述的半导体集成电路，其特征在于，
具备具有所述第1膜厚的栅极氧化膜的第1MOS晶体管和具有所述第2膜厚的栅极氧化膜的第2MOS晶体管，
上述第1区域的栅极氧化膜在上述第1MOS晶体管的栅极氧化膜的同一形成工序中形成，上述第2区域的栅极氧化膜在上述第2MOS晶体管的栅极氧化膜的同一形成工序中形成。
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090422 Termination date: 20120324 |