JP4047064B2 - 高周波半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、導電性半導体基板上に形成された高周波半導体装置に関するものであり、特にシリコン基板上に形成された高周波半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話に代表される移動体端末装置の普及にともない、１ＧＨｚ以上の高い周波数の半導体装置の需要が増加している。このような高周波半導体装置には、今までガリウム砒素基板が用いられていた。しかしながら、ガリウム砒素基板は高価であるため、ガリウム砒素基板を用いた高周波半導体装置では、高集積化、低コスト化が困難である。
【０００３】
これに対して、シリコン基板上に形成するトランジスタは廉価ではあるものの高周波領域で十分に動作させることができなかった。しかしながら、シリコン半導体の微細化プロセスの進歩などにより、シリコン基板を用いた高周波半導体装置でも移動体端末装置に必要な仕様を満たすレベルに達しつつある。そこで、現在では１ＧＨｚ以上の高い周波数の半導体装置として、シリコン基板を用いた高周波半導体装置を用いることができるかどうかが検討されている。
【０００４】
シリコン基板上に高周波半導体装置を実装するための問題点の１つにシリコン基板における信号の損失がある。これは、シリコン基板が比較的大きな電流が流れる導電性基板であるために生じる。ガリウム砒素基板では、基板が電流の高絶縁性基板であるためにこのような問題は生じない。
【０００５】
上記損失について図１６Ａの従来の高周波半導体装置の平面図および図１６ＡのＡ−Ａ’線断面図である図１６Ｂを用いて詳しく説明する。
【０００６】
これらの図において、９０１は不純物がドープされた導電性のｐ型シリコン基板、９０２はＳｉＯ2等の絶縁膜よりなる絶縁層、９０３はボンディングワイアをチップに接続するために必要なボンディングパッド、９０４はパッドとトランジスタなどの素子を接続する配線、９０５は保護層を示す。
【０００７】
ボンディングパッド９０３と配線９０４とは、ＡｌまたはCｕ等の金属膜で構成されている。ｐ型シリコン基板９０１の表面は絶縁層９０２で被覆されている。絶縁層９０２の表面にはボンディングパッド９０３と配線９０４とが形成されている。ボンディングパッド９０３と配線９０４の上面には保護層９０５が形成されている。さらに、ｐ型シリコン基板９０１はグラウンド（図示せず）に接続されている。
【０００８】
ここで、図１６に示す従来の高周波半導体装置の構成では、ボンディングパッド９０３や配線９０４を流れる高周波信号は、絶縁層９０２の浮遊容量を介してシリコン基板９０１に漏洩する。そのため、漏洩する分だけ、シリコン基板９０１の抵抗成分によって損失が発生する。
【０００９】
このシリコン基板における損失を低減する高周波半導体装置の従来例としては、Proc. 1998 IEEE BTCM "Ａ bond-pａd structure for reducing effects of substrate resistance on LNＡ performance in a silicon bipolar technology"
に記載されたものが知られている。
【００１０】
図１７Ａおよび図１７Ｂは、他の従来の高周波半導体装置を示している。図１７Ａは、その高周波半導体装置の平面図である。図１７Ｂは、図１７ＡのＡ−Ａ’線断面図である。これらの図において、図１６Ａおよび図１６Ｂに対応する部分には同一の符号が付されている。１０１１はｐ型シリコン基板９０１と比較して不純物濃度が約２桁濃いｎ型シリコン層、１０１２および１０１３はｎ型シリコン層１０１１と接地電位を接続する配線を示す。
【００１１】
ｎ型シリコン層１０１１はｐ型シリコン基板９０１の表面に形成される。ｎ型シリコン層１０１１およびｐ型シリコン基板９０１は絶縁層９０２により被覆される。被覆に際してｎ型シリコン層１０１１の端子部１０１１ａ，１０１１ｂは被覆されずに絶縁層９０２の表面に露呈する。
【００１２】
絶縁層９０２の表面にボンディングパッド９０３、配線９０４,１０１２,１０１３が形成される。ボンディングパッド９０３、配線９０４,１０１２,１０１３の上面には保護層９０５が形成される。端子部１０１１ａ,１０１１ｂはｎ型シリコン層１０１１に接続される。配線１０１２,１０１３は接地電位に接続される。ｐ型シリコン基板９０１とｎ型シリコン層１０１１とはＰＮ接合の空乏層により分離される。ｐ型シリコン基板９０１は図示はしないが接地電位に接続される。
【００１３】
図１７Ａおよび図１７Ｂの構成では、ボンディングパッド９０３から絶縁層９０２の浮遊容量を介して漏洩する高周波信号は、ｎ型シリコン層１０１１、そして配線１０１２,１０１３を介して接地電位に流れる。ここで、シリコン基板９０１と比較して、ｎ型シリコン層１０１１および配線１０１２,１０１３は抵抗成分が非常に小さい。そのため、図１７Ａおよび図１７Ｂの構成では、高周波信号の損失が低減される。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の高周波半導体装置では、図１８に示すように、周波数が高くなると、配線１０１２,１０１３などで発生する寄生インダクタンスLsの影響が大きくなる。これにより、ｎ型シリコン層１０１１とグラウンドとは高周波的に分離される。そのため、ｎ型シリコン層１０１１に漏洩する高周波信号は接地電位には流れず、ｐ型シリコン基板９０１に流れる。そのため、ｐ型シリコン基板９０１の抵抗成分によって信号成分に損失が発生する。
【００１５】
したがって、本発明は、高周波信号の漏洩に起因する損失が低減される高周波半導体装置およびそれを用いた高周波半導体回路を提供することを主たる目的とする。
【００１６】
【課題を解決するための手段】
上述した目的を達成するためには、本発明の高周波半導体装置は、半導体基板と、前記半導体基板上に設けられた導電体層と、前記導電体層を、前記半導体基板に対して電気的に絶縁する第１の絶縁層と、前記半導体基板上に設けられてＮ相（ただしＮは２以上の正の整数）の信号が供給されるＮ本の配線と、前記配線を、前記導電体層と前記半導体基板とに対して電気的に絶縁する第２の絶縁層と、前記導電体層と接地との間に前記導電体層と前記接地との間に流れる高周波成分を分離する高周波信号分離部とが備えられている。さらには、前記導電体層の一方面側にＮ1本（ただし、Ｎ1はＮ以下の０または正の整数）の前記配線が設けられ、前記導電体層の他方面側にＮ2本（ただし、Ｎ2は、Ｎ1＋Ｎ2＝Ｎとなる０または正の整数）の前記配線が設けられている。
【００１７】
この高周波半導体装置の場合、導電体層は次のような作用を発揮する。すなわち、導電体層を挟んで半導体基板と対峙する配線に対して導電体層は、シールドとなる。一方、導電体層と半導体基板との間に位置する配線に対して導電体層は、その配線に流れる信号の電界を集中させる働きをする。そのため、信号（高周波信号）が配線から半導体基板に漏洩しにくくなる。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減される。このように作用は、配線が導電体層に対向して配置されている場合に最も顕著になる。
【００１８】
この高周波半導体装置は、好ましくは、前記配線は、前記半導体基板上で前記導電体層に対向して設けられた渦巻き型配線であり、前記渦巻き型配線に対向する前記導電体層の部位には切り欠きが設けられており、この切り欠きは、前記渦巻き型配線に対向する部位を中心にして放射線状に設けられている。
この高周波半導体装置は、前記配線は、前記導電体層に対向して設けられた第１の配線と、前記第１の配線上に設けられた誘電体層と、前記誘電体層上で前記第１の配線に対向して設けられた第２の配線で構成されている。
【００１９】
前記信号分離部は好ましくは絶縁体である。こうした場合、導電体層はシールドとなる。そのため、配線に流れる差動信号の半導体基板への漏洩は低減する。これにより、半導体基板の抵抗成分によって生じる差動信号の損失は低減する。
【００２０】
前記信号分離部は好ましくは抵抗である。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２１】
前記信号分離部は好ましくはインダクタである。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２２】
前記信号分離部は、好ましくはインダクタとキャパシタとが並列に接続された構成であり、この高周波信号分離部の共振周波数は前記配線に供給される信号の周波数帯である。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２３】
好ましくは、前記信号分離部は、前記配線に供給される信号の波長の４分の１の奇数倍の線路長を有する分布定数線路である。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２６】
好ましくは、前記配線どうしの間にインダクタが接続されている。こうした場合、配線と導電体層との間の浮遊容量がインダクタにより相殺される。そのため、配線に流れる差動信号の位相遅れが改善される。これにより、半導体基板の抵抗成分によって生じる信号（高周波信号）の損失は低減する。
【００２７】
本発明の高周波半導体回路は、前記高周波半導体装置を複数備え、各高周波半導体装置の前記導電体層どうしが、前記導電体層と前記接地との間に流れる高周波成分を分離する前記高周波信号分離部を介して接続されている。
【００２８】
この高周波半導体回路の場合、次のような作用を発揮する。各高周波半導体装置の配線から漏洩する信号が、導電体層を介して別の高周波半導体装置の配線に回り込むのを低減できる。これにより、半導体基板の抵抗成分によって生じる信号（高周波信号）の損失は低減する。
【００２９】
この高周波半導体回路は、次のように構成するのが好ましい。すなわち、この高周波半導体回路の少なくとも２つと、スイッチ回路部とが備えられている。前記少なくとも２つの高周波半導体装置は、前記スイッチ回路部を介して接続されている。前記スイッチ回路部は、制御電圧に基づいて前記少なくとも２つの高周波半導体装置間を電気的に隔離する制御を行う回路部である。この場合、信号損失の小さい高周波差動スイッチ回路が実現できる。
【００３０】
この高周波半導体回路は、次のように構成するのが好ましい。すなわち、この高周波半導体装置の少なくとも２つと、増幅回路部とが備えられている。前記少なくとも２つの高周波半導体装置は前記増幅回路部を介して接続されている。前記増幅回路部は、前記少なくとも２つの高周波半導体装置の内の入力ノードに接続された高周波半導体装置から入力される信号を増幅して、前記少なくとも２つの高周波半導体装置の内の出入力ノードに接続された高周波半導体装置に出力する回路部である。この場合、低雑音で出力電力損失が小さく安定した差動増幅回路が実現できる。
【００３１】
この高周波半導体回路は次のように構成するのが好ましい。すなわち、この高周波半導体装置の少なくとも３つと、周波数変換回路部とが備えられている。前記高周波半導体装置は前記周波数変換回路部に接続されている。前記周波数変換回路部は、前記高周波半導体装置のうち、少なくとも２つの高周波半導体装置から入力される入力信号を周波数変換して、残りの高周波半導体装置に出力する回路部である。この場合、低雑音であり出力電力損失が小さく、各入出力ポート間のアイソレーションが良好な差動周波数変換回路が実現できる。
【００３２】
この高周波半導体回路は次のように構成するのが好ましい。すなわち、この半導体装置と、前記高周波半導体装置に接続された発振回路部とが備えられている。
【００３３】
この場合、低雑音であり外乱の強い差動発振回路が実現できる。
【００４２】
【発明の実施の形態】
（第１の実施形態）
図１Ａおよび図１Ｂを参照して第１の実施形態に従う高周波半導体装置の第１構成例が説明される。半導体基板として不純物がドープされた導電性のｐ型シリコン基板１０１の表面は、ＳｉＯ2等の絶縁膜よりなる下側絶縁層１０２で被覆される。下側絶縁層１０２の表面にｐ型シリコン基板１０１より不純物濃度の高いｎ型シリコン層１０３が導電体層として形成される。ｎ型シリコン層１０３の表面は、ＳｉＯ2等の絶縁膜よりなる上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる第１、第２の配線１０５,１０６が形成される。第１、第２の配線１０５,１０６の上面に保護層１０７が形成される。ｐ型シリコン基板１０１は不図示の接地に接続される。ｎ型シリコン層１０３と、第１、第２の配線１０５,１０６とは、図１の対称面に対して面対称に形成される。図１Ａと図１Ｂは、前記対称面に対して上下の位置関係を合わせて配置されて図示される。この対称面の位置関係は、後述のすべての図について同様である。
【００４３】
下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。上側絶縁層１０４と下側絶縁層１０２とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００４４】
上記高周波半導体装置の動作が説明される。
【００４５】
第１、第２の配線１０５,１０６に、それぞれ、同振幅で逆位相の信号（逆相信号）が流れるとき、図１の対称面はその信号に対し仮想グラウンドすなわち０電位となる。そのため、２本の第１、第２の配線１０５,１０６から上側絶縁層１０４の浮遊容量を介してｎ型シリコン層１０３に漏洩する逆相信号は、仮想グラウンドに流れる。従って、従来技術のように、ｎ型シリコン層１０３を第１、第２の配線１０５,１０６を介して接地する必要はない。
【００４６】
一方、第１、第２の配線１０５,１０６に、それぞれ、同振幅で同位相の信号（同相信号）が流れるとき、対称面は０電位にならない。そのため、第１、第２の配線１０５,１０６から上側絶縁層１０４の浮遊容量を介してｎ型シリコン層１０３に漏洩する同相信号は、さらに下側絶縁層１０２の浮遊容量を介してｐ型シリコン基板１０１に流れ、ｐ型シリコン基板１０１の抵抗成分で減衰される。なお、逆相信号と同相信号とを含めて差動信号という。
【００４７】
図２Ａおよび図２Ｂを参照して第１の実施形態に従う高周波半導体装置の第２構成例が説明される。２本のボンディングパッド２１１,２１２は上側絶縁層１０４と保護層１０７との間に形成され、かつ、第１、第２の配線１０５,１０６にそれぞれ接続される。ボンディングパッド２１１,２１２も図２の対称面に対して面対称に形成される。ボンディングパッド２１１,２１２は、第１、第２の配線１０５,１０６とは使用目的が異なるが、電気的な作用は、第１、第２の配線１０５,１０６と同じであるから、配線に含められる。
【００４８】
第２の構成例の高周波半導体装置も、第1の構成例のそれと同様に、第１、第２の配線１０５,１０６、さらにボンディングパッド２１１,２１２からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。一方、同相信号はｐ型シリコン基板１０１の抵抗成分で減衰される。
【００４９】
第1の実施形態の高周波半導体装置は、従来の高周波半導体装置に比べて、寄生インダクタンスの影響が非常に小さくなり、第１、第２の配線１０５,１０６に流れる逆相信号をｐ型シリコン基板１０１からシールドできる。
【００５０】
第1の実施形態の高周波半導体装置は、従来の高周波半導体装置に比べて、接地されていない第１、第２の配線１０５,１０６に同相信号として入力された外乱信号をｐ型シリコン基板１０１の抵抗成分で減衰できる。
【００５１】
従来の高周波半導体装置では、導電体層であるｎ型シリコン層を接地に接続する構成である。そのため、高周波半導体装置の集積度が高くなるにつれてｎ型シリコン層をグラウンドに接続するための配線が長くなる。したがって、配線が高周波半導体装置に占める面積が飛躍的に大きくなるという問題がある。
【００５２】
第1の実施形態の高周波半導体装置は、ｎ型シリコン層１０３を下側絶縁層１０２と上側絶縁層１０４とによって接地から分離するだけでよい。そのため、第1の実施形態の高周波半導体装置は、従来の高周波半導体装置と比べてｎ型シリコン層１０３を接地に接続する配線を短くできる。そのため、配線を短くできる分、第1の実施形態の高周波半導体装置は小型化できる。
【００５３】
配線に対する差動信号の供給は従来から半導体装置において行われている。また、配線として用いられるｎ型シリコン層は、その下層の絶縁層に囲まれてフローティング構造となる半導体装置の構成において基板の平坦化を促進する目的で用いられることがある。
【００５４】
しかしながら、シリコン基板における損失が問題となる数百ＭＨｚ以上の高周波信号を伝送する配線は、表皮効果による寄生抵抗の増大をさけるために比較的線幅が太くされる（例えば、５〜２０μｍ）。
【００５５】
これに対し、平坦化を目的して設けられるｎ型シリコン層は高周波信号との共振をさけるため１μｍ以下と比較的線幅が狭く設定される。そのため、第１、第２の配線１０５,１０６の下層全体をｎ型シリコン層１０３が覆う構成とはならない。したがって、第1の実施形態の高周波半導体装置の構成（特に、ｎ型シリコン層１０３の構成）は、平坦化を目的して設けられるｎ型シリコン層の構成とは全く異なる構成である。
【００５６】
以上のように、第1の実施形態によれば、面対称形状の第１、第２の配線１０５,１０６とｐ型シリコン基板１０１との間に不純物濃度の濃いｎ型シリコン層１０３を設けることにより、第１、第２の配線１０５,１０６に流れる逆相信号がｐ型シリコン基板１０１の抵抗成分で損失するのを低減できる。
【００５７】
なお、ｎ型シリコン層（導電体層）１０３と、第１、第２の配線１０５,１０６とは、図３に提示される第１の実施形態の第３の構成例に示されるように、その形成位置が上下逆であってもよい。この場合、導電体層１０３は、第１、第２の配線１０５,１０６の近傍に配置されれば、前記と同様の効果が得られる。これは、第１、第２の配線１０５,１０６に流れる高周波信号の電界が導電体層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【００５８】
この場合、下側絶縁層１０２と上側絶縁層１０４とは、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２と上側絶縁層１０４とは第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００５９】
第１の実施形態においては、２相の配線が用いられているが、３相あるいは４相の配線が用いられてもよい。３相の配線が用いられる場合は１２０ーずつ位相がズレた信号を流し、４相の配線を用いる場合は９０ーずつ位相がズレた信号を流すことにより、同様の効果が得られる。
【００６０】
第１の実施形態においては、２本の配線が用いられているが、３本以上の複数の配線に交互に同相信号と逆相信号が流されてもよい。
【００６１】
第１の実施形態においては、Ｎ相（ただしＮは２以上の正の整数）の信号が供給されるＮ本の配線が設けられる。そして、ｎ型シリコン層（導電体層）の一方面側にＮ1本（ただし、Ｎ1はＮ以下の０または正の整数）の配線が設けらる。ｎ型シリコン層（導電体層）の他方面側にＮ2本（ただし、Ｎ2は、Ｎ1＋Ｎ2＝Ｎとなる０または正の整数）の配線が設けられる。この配線配置および信号供給方式は、後述の実施形態でも同様である。
【００６２】
４相の配線が用いられる場合、または、２相の配線が２組用いられる場合は、図４に示される第１の実施形態の第４の構成例に示される構成でもよい。。図４に示されるように、ｐ型シリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に第１、第２の配線１４１１,１４１２が形成される。第１、第２の配線１４１１,１４１２の表面は上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にｎ型シリコン層（導電体層）１０３が形成される。ｎ型シリコン層１０３の表面は、ＳｉＯ2等の絶縁膜よりなる表面側絶縁層１４０８で被覆される。表面側絶縁層１４０８の上面に第３、第４の配線１４１３,１４１４が形成される。第３、第４の配線１４１３,１４１４の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の配線１４１１,１４１２、および第３、第４の配線１４１３,１４１４は図４の対称面に対して面対称に形成される。ｎ型シリコン層１０３は、第１、第２の配線１４１１,１４１２と第３、第４の配線１４１３,１４１４との近傍に配置されると、前述したのと同様の効果が得られる。
【００６３】
この場合、下側絶縁層１０２と上側絶縁層１０４とは、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２と上側絶縁層１０４とは第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１４０８とは、第１〜第４の配線１４１１,１４１２,１４１３,１４１４を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２と表面側絶縁層１４０８とは第２の絶縁層を構成する。
【００６４】
第１の実施形態の第５の構成例が図５に示される。図５に示されるように、ｐ型シリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に第１のｎ型シリコン層（第１の導電体層）１８１１が形成される。この第１のｎ型シリコン層１８１１の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面に第１、第２の配線１０５,１０６が形成される。第１、第２の配線１０５,１０６の表面は、ＳｉＯ2等の絶縁膜よりなる表面側絶縁層１８０８で被覆される。表面側絶縁層１８０８の上面に第２のｎ型シリコン層（第２の導電体層）１８１２が形成される。第２のｎ型シリコン層１８１２の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。第１のｎ型シリコン層１８１１、第２のｎ型シリコン層１８１２、第１、第２の配線１０５,１０６は図５の対称面に対して面対称に形成される。第１、第２のｎ型シリコン層１８１１,１８１２は、第１、第２の配線１０５,１０６の近傍に配置されると、前述したのと同様の効果が得られる。
【００６５】
この場合、下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１８０８とは、第１、第２のｎ型シリコン層（導電体層）１８１１,１８１２を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１８０８とは第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１４０８とは、第１、第２の配線１０５,１０６を、第１、第２のｎ型シリコン層（導電体層）１８１１,１８１２とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２と表面側絶縁層１４０８とは第２の絶縁層を構成する。
【００６６】
第１の実施形態においては、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流されるが、前記以外の位相ズレの信号が流されても同様の効果が得られる。第１の実施形態では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。一方、逆相成分がｐ型シリコン基板１０１の抵抗成分によって損失することは低減される。
【００６７】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【００６８】
下側絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１とのＰＮ接合に生じる空乏層が下側絶縁層１０２と同様の機能を発揮する。
【００６９】
第１の実施形態の第６の構成例が図６Ａおよび図６Ｂに示される。図６Ａおよび図６Ｂに示されるように、ｎ型シリコン層１０３は、第１、第２の配線１０５,１０６の下層全体を覆わなくてもよい。
【００７０】
本発明の第1の実施形態の高周波半導体装置によれば、高周波半導体装置の占めるチップ面積を縮小できる。
【００７１】
（第２の実施形態）
図７Ａおよび図７Ｂを参照して第２の実施形態に従う高周波半導体装置の構成例が説明される。導電性のシリコン基板(半導体基板)１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面にｎ型シリコン層(導電体層)１０３が形成される。ｎ型シリコン層１０３の表面は、端子部１０３ａが残されて上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる引き出し配線３１１が形成される。引き出し配線３１１の表面は、端子部３１１ａが残されてＳｉＯ2等の絶縁膜よりなる第３の絶縁層３１２で被覆される。端子部３１１ａ上にタングステン等よりなるプラグ３１３が埋め込まれる。その後、第３の絶縁層３１２の上面に第１、第２の配線１０５,１０６とインダクタを構成するＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線３１４が形成される。配線３１４の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の配線１０５,１０６は図７の対称面に対して面対称に形成される。
【００７２】
引き出し配線３１１は端子部１０３ａでｎ型シリコン層１０３に接続される。渦巻き型配線３１４の内周端には内部端子３１４ａが設けられる。内部端子３１４ａはプラグ３１３を介して引き出し配線３１１の端子部３１１ａに接続する。渦巻き型配線３１４の外周端部には外部端子３１４ｂが設けられる。外部端子３１４ｂはグラウンドに接続される。
【００７３】
下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。上側絶縁層１０４と下側絶縁層１０２と表面側絶縁層３１２とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００７４】
第２の実施形態の高周波半導体装置においては、図１と同様、接地されていない第１、第２の配線１０５,１０６からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。一方、ｎ型シリコン層１０３がインダクタを構成する渦巻き型配線３１４によりグラウンドから分離されているため、第１、第２の配線１０５,１０６から漏洩する同相信号は、ｐ型シリコン基板１０１に流れ、ｐ型シリコン基板１０１の抵抗成分で減衰される。
【００７５】
第２の実施形態の高周波半導体装置は、第１の実施形態において得られる効果に加えて、さらにｎ型シリコン層１０３に電荷が溜まらず、ｎ型シリコン層１０３の直流電位がグラウンドの電位に固定されるという効果を発揮する。
【００７６】
第２の実施形態によれば、ｎ型シリコン層１０３が、インダクタを構成する渦巻き型配線３１４を介してグラウンドに接続されているために、ｎ型シリコン層１０３の直流電位がグラウンドの電位に固定される。
【００７７】
ｎ型シリコン層１０３と第１、第２の配線１０５,１０６とは、その形成位置が上下逆であってもよい。ｎ型シリコン層１０３は、第１、第２の配線１０５,１０６の近傍に配置すれば（図示せず）、前述したのと同様の効果が得られる。これは、第１、第２の配線１０５,１０６に流れる高周波信号の電界がｎ型シリコン層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【００７８】
第２の実施形態においては、２相の配線が用いられているが、３相あるいは４相の配線が用いられても実施可能である。３相の配線が用いられる場合は１２０ーずつ位相がズレた信号を流し、４相の配線が用いられる場合は９０ーずつ位相がズレた信号を流すことにより、前述したのと同様の効果が得られる。
【００７９】
第２の実施形態においては、２本の配線が用いられたが、３本以上の複数の配線に交互に同相信号と逆相信号が流されてもよい。４相の配線が用いられる場合、または、２相の配線が２組用いられる場合は、図７に示される構成が採られる。ＡｌあるいはCｕ等の金属膜よりなる渦巻き型配線３１４の一端は、ｎ型シリコン層１０３に接続される。これによって、渦巻き型配線３１４のもう一端が接地されてもよい（図示せず）。ｎ型シリコン層１０３は、第１の配線１０５、第２の配線１０６の近傍に配置されると前述したのと同様の効果が得られる。
【００８０】
なお、第２の実施形態においては、先に説明した図５に示される構成が採られてもよい。すなわち、ＡｌあるいはCｕ等の金属膜よりなる渦巻き型配線３１４の一端が第１、第２のｎ型シリコン層１８１１,１８１２と接続され、渦巻き型配線３１４のもう一端が接地されてもよい（図示せず）。第１、第２のｎ型シリコン層１８１１,１８１２は、第１、第２の配線１０５,１０６の近傍に配置すれば、前述したのと同様の効果が得られる。
【００８１】
第２の実施形態においては、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流される。しかしながら、第２の実施形態では、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。一方、逆相成分はｐ型シリコン基板１０１の抵抗成分による損失が低減される。
【００８２】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【００８３】
第1の絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１とのＰＮ接合に生じる空乏層が第1の絶縁層１０２と同様の効果を発揮する。
【００８４】
インダクタを構成する渦巻き型配線３１４にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線１０５および第２の配線１０６を流れる信号と同じ周波数帯であることが望ましい。
【００８５】
インダクタを構成する渦巻き型配線３１４の代わりに不純物が注入されたポリシリコン等からなる抵抗が用いられてもよい。この構成が採られることにより、同相信号が抵抗においても減衰される。
【００８６】
インダクタを構成する渦巻き型配線３１４の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。
【００８７】
インダクタを構成する渦巻き型配線３１４の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタを構成する渦巻き型配線３１４の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【００８８】
（第３の実施形態）
図８Ａおよび図８Ｂを参照して第３の実施形態に従う高周波半導体装置の構成例が説明される。導電性のシリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面にｎ型シリコン層１０３が形成される。ｎ型シリコン層１０３の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる引き出し配線４２１が形成される。引き出し配線４２１の表面は、端子部４２１ａ,４２１ｂが残されて表面側絶縁層３１２で被覆される。端子部４２１ａ,４２１ｂ上にタングステン等よりなるプラグ４２２,４２３がそれぞれ埋め込まれる。そののち、表面側絶縁層３１２の上面に第１、第２の配線１０５,１０６とインダクタを構成するＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線４２４,４２５が形成される。配線４２４,４２５の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の配線１０５,１０６は図８の対称面に対して面対称に形成される。
【００８９】
渦巻き型配線４２４,４２５の内周端には内部端子４２４ａ,４２５ｂが設けられる。内部端子４２４ａ,４２５ｂはプラグ４２２,４２３を介して引き出し配線４２１の端子部４２１ａ,４２１ｂに接続される。
【００９０】
渦巻き型配線４２４,４２５の外周端部には外部端子４２４ｂ,４２５ｂが設けられる。外部端子４２４ｂ,４２５ｂは第１の配線１０５、第２の配線１０６にそれぞれ接続される。
【００９１】
この場合、下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００９２】
第３の実施形態の高周波半導体装置においては、図１と同様に、接地されていない第１、第２の配線１０５,１０６からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。一方、同相信号はｐ型シリコン基板１０１の抵抗成分により減衰される。
【００９３】
第３の実施形態の高周波半導体装置は、第１の実施形態において得られる効果に加えて、さらに表面側絶縁層３１２に生じる浮遊容量成分を渦巻き型配線４２４,４２５の誘導成分で相殺できる。そのため、第１、第２の配線１０５,１０６を流れる逆相信号の位相遅れを改善できる。
【００９４】
第３の実施形態によれば、第１の配線１０５と第２の配線１０６とがインダクタを構成する渦巻き型配線４２４,４２５を介して接続される構成とすることにより、第１、第２の配線１０５,１０６を流れる逆相信号の位相遅れを改善できる。
【００９５】
ｎ型シリコン層１０３と第１、第２の配線１０５,１０６とは、その形成位置が上下逆であってもよい。ｎ型シリコン層１０３は、第１、第２の配線１０５,１０６の近傍に配置すれば（図示せず）、前述と同様の効果が得られる。これは、第１の配線１０５、第２の配線１０６に流れる高周波信号の電界が導電体層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【００９６】
第３の実施形態においては、２相の配線が用いられたが、３相あるいは４相の配線が用いられても実施可能である。３相の配線が用いられる場合は１２０ーずつズレた信号を流し、４相の配線が用いられる場合は９０ーずつズレた信号を流すことにより、同様の効果が得られる。２本の配線が用いられたが、３本以上の複数の配線に交互に同相信号と逆相信号が流されてもよい。
【００９７】
４相の配線が用いられる場合、または、２相の配線が２組用いられる場合は、図４に示される構成が採られる。この場合、第１の配線１４１１、第２の配線１４１２、第３の配線１４１３、および第４の配線１４１４に対応してそれぞれ渦巻き型配線が設けられる。そして、各渦巻き型配線の一端が、対応する第１〜第４の配線１４１２〜１４１４に接続される。なお、各渦巻き型配線のもう一端は互いに接続されてもよい（図示せず）。ｎ型シリコン層１０３は、第１の配線１４１１、第２の配線１４１２、第３の配線１４１３、および第４の配線１４１４の近傍に配置すれば、前述と同様の効果が得られる。
【００９８】
なお、第３の実施形態においては、先に説明した図５に示される構成が採られてもよい。すなわち、渦巻き型配線４２４,４２５の一端が第１、第２のｎ型シリコン層１８１１,１８１２と接続され、渦巻き型配線４２４,４２５のもう一端が接地されてもよい（図示せず）。この場合、第１の導電体層１８１１および第２の導電体層１８１２は、第１、第２の配線１０５,１０６の近傍に配置されれば、前述したのと同様の効果が得られる。
【００９９】
第３の実施形態においては、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流される。しかしながら、第３の実施形態では、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるい小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。一方、逆相成分はｐ型シリコン基板１０１の抵抗成分による損失が低減される。
【０１００】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【０１０１】
第1の絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１とのＰＮ接合に生じる空乏層が第1の絶縁層１０２と同様の効果を発揮する。
【０１０２】
（第４の実施形態）
図９を参照して本発明の第４の実施形態に従う高周波半導体回路の構成例が説明される。５０１,５０２は第1〜第３の実施形態による高周波半導体装置を示す。５０３,５０４,５０５はＦＥＴ、５０６,５０７はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタを示す。ＦＥＴ５０３,５０４,５０５により、両高周波半導体装置５０１,５０２間を電気的に隔離する制御を実施するスイッチ回路部５０８の一例が構成される。入力ノードP1+、P1-は高周波半導体装置５０１の第１、第２の配線入力にそれぞれ接続される。高周波半導体装置５０１の第1、第２の配線出力はＦＥＴ５０３,５０４のドレインにそれぞれ接続される。ＦＥＴ５０３,５０４のソースは高周波半導体装置５０２の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置５０２の第1、第２の配線出力は出力ノードP2+、P2-にそれぞれ接続される。ＦＥＴ５０３のソースはＦＥＴ５０５のドレインに接続される。ＦＥＴ５０４のソースはＦＥＴ５０５のソースに接続される。制御電圧Ｖctl+はＦＥＴ５０３,５０４のゲートに供給される。制御電圧Ｖctl-はＦＥＴ５０５のゲートに供給される。高周波半導体装置５０１のｎ型シリコン層（図示せず）はインダクタ５０６を介して接地される。高周波半導体装置５０２のｎ型シリコン層（図示せず）はインダクタ５０７を介して接地される。
【０１０３】
第４の実施形態の高周波半導体回路の動作が説明される。
【０１０４】
制御電圧Ｖctl+、Ｖctl-が適切に設定されることによってＦＥＴ５０３,５０４がオンにされ、ＦＥＴ５０５がオフにされる。すると、入力ノードP1+、P1-に入力された逆相信号は出力ノードP2+、P2-からほとんど減衰されずに出力される。一方、制御電圧Ｖctl+、Ｖctl-が適切に設定されることによってＦＥＴ５０３,５０４がオフにされ、ＦＥＴ５０５がオンにされる。すると、入力ノードP1+、P1-に入力された逆相信号は出力ノードP2+、P2-から大きく減衰されて出力される。このように、第４の実施形態による高周波半導体回路は差動スイッチ回路として動作する。
【０１０５】
第４の実施形態の高周波半導体回路は、従来の高周波半導体装置に比べて、ＦＥＴ５０３,５０４がオンに、ＦＥＴ５０５がオフにされるとき、入力ノードP1+、p1-に入力された逆相信号がシリコン基板に漏洩することが低減される。また、差動スイッチ回路がオンにされるときの挿入損失が低減される。
【０１０６】
第４の実施形態の高周波半導体回路は、高周波半導体装置５０１,５０２のｎ型シリコン層に電荷が溜まらず、高周波半導体装置５０１,５０２のｎ型シリコン層の直流電位がグラウンドの電位に固定される。
【０１０７】
第４の実施形態の高周波半導体回路は、差動スイッチ回路がオフのときのアイソレーションが改善される。それは次のような理由によっている。すなわち、第４の実施形態の高周波半導体回路は、ＦＥＴ５０３,５０４がオフにされ、ＦＥＴ５０５がオンにされるとき、入力ノードP1+、P1-に入力された逆相信号および同相信号が高周波半導体装置５０１のｎ型シリコン層や高周波半導体装置５０２のｎ型シリコン層を介して出力ノードP2+、P2-に漏洩する可能性がある。しかしながら、このような信号の漏洩は、インダクタ５０６,５０７およびグラウンドによって低減される。これにより上述したアイソレーションが低減される。
【０１０８】
第４の実施形態では、差動スイッチ回路の入出力部に第１〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して差動スイッチ回路の入出力に接続されることにより、差動スイッチ回路がオンしたときの挿入損失が低減されて抑制される。さらには、差動スイッチ回路がオフしたときのアイソレーションが改善される。
【０１０９】
インダクタ５０６,５０７を除去して、第１〜第３の実施形態による高周波半導体装置５０１,５０２のｎ型シリコン層がそれぞれシリコン酸化膜などからなる絶縁体で覆われてもよい。
【０１１０】
インダクタ５０６,５０７にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。インダクタ５０６,５０７の代わりに不純物を注入したポリシリコン等からなる抵抗が用いられてもよい。インダクタ５０６,５０７の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。インダクタ５０６,５０７の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ５０６,５０７の代わりに積層基板に内蔵されたインダクタが用いられてもよい。
【０１１１】
（第５の実施形態）
図１０を参照して、本発明の第５の実施形態に従う高周波半導体回路の構成例が説明される。６０１,６０２は本発明の第１〜第３の実施形態による高周波半導体装置、６０３,６０４はバイポーラトランジスタであり、６０５,６０６は抵抗、６０７,６０８,６０９,６１０,６１１はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタを示す。バイポーラトランジスタ６０３,６０４、抵抗６０５,６０６およびインダクタ６０７,６０８,６０９,６１０,６１１により、高周波半導体装置６０１が出力する信号を増幅する。そして、増幅した信号は高周波半導体装置６０２に出力する。これにより、第５の実施形態の高周波半導体回路は、信号を増幅する増幅回路部６１２として機能する。
【０１１２】
入力ノードP1+、P1-は高周波半導体装置６０１の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置６０１の第1、第２配線出力はバイポーラトランジスタ６０３,６０４のベースにそれぞれ入力される。バイポーラトランジスタ６０３,６０４のコレクタは高周波半導体装置６０２の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置６０２の第1、第２の配線出力は出力ノードP2+、P2-にそれぞれ接続される。バイポーラトランジスタ６０３,６０４のエミッタはインダクタ６０９を介して接地される。バイアス電圧Ｖbbは抵抗６０５,６０６を介してバイポーラトランジスタ６０３,６０４のベースに供給される。電源電圧Ｖccはインダクタ６０７,６０８を介してバイポーラトランジスタ６０３,６０４のコレクタに供給される。高周波半導体装置６０１のｎ型シリコン層はインダクタ６１０を介して接地される。高周波半導体装置６０２のｎ型シリコン層はインダクタ６１１を介して接地される。
【０１１３】
第５の実施形態の高周波半導体回路の動作が説明される。
【０１１４】
入力ノードP1+、P1-に入力された逆相信号は、バイポーラトランジスタ６０３,６０４で増幅されて出力ノードP2+、P2-に出力される。一方、入力ノードP1+、P1-に入力された同相信号は、インダクタ６０９を適切なインダクタンス値に設定することにより、バイポーラトランジスタ６０３,６０４で減衰されて出力ノードP2+、P2-に出力される。これにより第５の実施形態の高周波半導体回路は差動増幅回路として動作する。
【０１１５】
第５の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、入力ノードP1+、P1-に入力された差動信号がバイポーラトランジスタ６０３,６０４のベースの配線からシリコン基板に漏洩することによる損失が低減される。これにより、差動増幅回路の雑音特性が改善される。
【０１１６】
第５の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、バイポーラトランジスタ６０３,６０４のコレクタから出力される差動信号がバイポーラトランジスタ６０３,６０４のコレクタの配線からシリコン基板に漏洩することに起因する損失が低減される。これにより、差動増幅回路の出力電力損失が低減される。
【０１１７】
第５の実施形態の高周波半導体回路は、高周波半導体装置６０１,６０２のｎ型シリコン層に電荷が溜まらず、高周波半導体装置６０１,６０２のｎ型シリコン層の直流電位がグラウンドの電位に固定される。
【０１１８】
第５の実施形態の高周波半導体回路は、バイポーラトランジスタ６０３,６０４のコレクタから出力される差動信号が高周波半導体装置６０２のｎ型シリコン層や高周波半導体装置６０１のｎ型シリコン層を介してバイポーラトランジスタ６０３,６０４のベースに漏洩する可能性がある。しかしながら、このような信号の漏洩は、インダクタ６１０,６１１およびグラウンドにより低減される。これにより差動増幅回路の安定性が改善される。
【０１１９】
第５の実施形態によれば、差動増幅装置の入出力部に第1〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して差動増幅回路の入出力に接続されることにより、差動増幅回路の雑音特性が改善される。これにより、差動増幅装置の出力電力損失が低減され、その安定性が改善される。
【０１２０】
インダクタ６１０,６１１が除去されたうえで、第1〜第３の実施形態による高周波半導体装置６０１,６０２のｎ型シリコン層が、それぞれシリコン酸化膜などからなる絶縁体で覆われてもよい。
【０１２１】
インダクタ６１０,６１１にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１２２】
インダクタ６１０,６１１の代わりに不純物を注入したポリシリコン等からなる抵抗が用いられてもよい。インダクタ６１０,６１１の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。インダクタ６１０,６１１の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ６１０,６１１の代わりに積層基板に内蔵されたインダクタが用いられてもよい。
【０１２３】
（第６の実施形態）
図１１を参照して本発明の第６の実施形態に従う高周波半導体回路の構成例が説明される。７０１,７０２,７０３は、第1〜第３の実施形態による高周波半導体装置、７０４,７０５,７０６,７０７,７０８,７０９はバイポーラトランジスタ、７１０,７１１,７１２,７１３は抵抗、７１４,７１５,７１６,７１７,７１８,７１９はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタを示す。上記回路要素により、周波数変換回路部７２０の一例が構成される。
【０１２４】
入力ノードP1+、P1-は高周波半導体装置７０１の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置７０１の第1、第２の配線出力はバイポーラトランジスタ７０４,７０５のベースにそれぞれ入力される。バイポーラトランジスタ７０４のコレクタはバイポーラトランジスタ７０６,７０８のエミッタに接続される。バイポーラトランジスタ７０５のコレクタはバイポーラトランジスタ７０７,７０９のエミッタに接続される。バイポーラトランジスタ７０６,７０７のコレクタは高周波半導体装置７０３の第１の配線入力に接続される。バイポーラトランジスタ７０８,７０９のコレクタは高周波半導体装置７０３の第２の配線入力に接続される。高周波半導体装置７０３の第1、第２の配線出力は出力ノードP3+、P3-にそれぞれ接続される。入力ノードP2+、P2-は高周波半導体装置７０２の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置７０２の第1の配線出力はバイポーラトランジスタ７０６,７０９のベースに入力される。高周波半導体装置７０２の第２の配線出力はバイポーラトランジスタ７０７,７０８のベースに入力される。バイポーラトランジスタ７０４,７０５のエミッタはインダクタ７１６を介して接地される。バイアス電圧Ｖbb1は抵抗７１０,７１１を介してバイポーラトランジスタ７０４,７０５のベースに供給される。バイアス電圧Ｖbb2は、抵抗７１２を介してバイポーラトランジスタ７０６,７０９のベースに供給される。バイアス電圧Ｖbb2は、抵抗７１３を介してバイポーラトランジスタ７０７,７０８のベースに供給される。電源電圧Ｖccはインダクタ７１４を介してバイポーラトランジスタ７０６,７０７のコレクタに供給される。電源電圧Ｖccは、インダクタ７１５を介してバイポーラトランジスタ７０８,７０９のコレクタに供給される。高周波半導体装置７０１のｎ型シリコン層はインダクタ７１７を介して接地される。高周波半導体装置７０２のｎ型シリコン層はインダクタ７１８を介して接地される。高周波半導体装置７０３のｎ型シリコン層はインダクタ７１９を介して接地される。
【０１２５】
第６の実施形態の高周波半導体回路の動作が説明される。
【０１２６】
入力ノードP1+、P1-に入力された逆相信号１は、バイポーラトランジスタ７０４,７０５で増幅されたのち、バイポーラトランジスタ７０６〜７０９に入力される。一方、入力ノードP2+、P2-に入力された逆相信号２は、バイポーラトランジスタ７０６ないし７０９に入力される。バイポーラトランジスタ７０６〜７０９では、逆相信号１の周波数と逆相信号２の周波数との和または差の周波数の逆相信号が強調されて出力ノードP3+、P3-から出力される。入力ノードP1+、P1-に入力される同相信号は、インダクタ７１６を適切なインダクタンス値とすることにより、バイポーラトランジスタ７０４,７０５で減衰される。減衰された同相信号はバイポーラトランジスタ７０６〜７０９に入力される。これにより、第６の実施形態の高周波半導体回路は差動周波数変換回路として動作する。
【０１２７】
第６の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、入力ノードP1+、P1-に入力される差動信号がバイポーラトランジスタ７０４,７０５のベース配線からシリコン基板に漏洩しくにくくなる。そのため、損失が低減される。これによって差動周波数変換回路の雑音特性が改善される。
【０１２８】
第６の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、入力ノードP2+、P2-に入力された逆相信号がバイポーラトランジスタ７０６〜７０９のベース配線からシリコン基板に漏洩しにくくなる。そのため、損失が低減される。これによって差動周波数変換回路の雑音特性が改善される。
【０１２９】
第６の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、バイポーラトランジスタ７０６〜７０９のコレクタから出力される差動信号がバイポーラトランジスタ７０６ないし７０９のコレクタの配線およびボンディングパッドからシリコン基板に漏洩しにくくなる。そのため、損失が低減される。これによって、差動周波数変換回路の出力電力損失が低減される。
【０１３０】
第６の実施形態の高周波半導体回路は、高周波半導体装置７０１,７０２,７０３のｎ型シリコン層に電荷が溜まらず、高周波半導体装置７０１,７０２,７０３のｎ型シリコン層の直流電位がグラウンドの電位に固定される。
【０１３１】
第６の実施形態の高周波半導体回路は、高周波半導体装置７０１,７０２,７０３のｎ型シリコン層が互いにインダクタ７１７,７１８,７１９およびグラウンドを介して接続されることにより、入力ノードP1+、P1-、入力ノードP2+、P2-および出力ノードP3+、P3-のアイソレーションが改善される。
【０１３２】
第６の実施形態によれば、差動周波数変換回路の入出力部に、第1〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して互いに接続されることにより、差動周波数変換回路の雑音特性が改善される。これにより、差動周波数変換回路の出力電力損失が低減され、各入出力ノードのアイソレーションが改善される。
【０１３３】
インダクタ７１７,７１８,７１９が除去されたうえで、第1〜第３の実施形態による高周波半導体装置７０１,７０２,７０３のｎ型シリコン層が、それぞれシリコン酸化膜などからなる絶縁体で覆われてもよい。
【０１３４】
インダクタ７１７,７１８,７１９にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１３５】
インダクタ７１７,７１８,７１９の代わりに不純物を注入したポリシリコン等からなる抵抗が用いられてもよい。インダクタ７１７,７１８,７１９の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。インダクタ７１７,７１８,７１９の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ７１７,７１８,７１９の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【０１３６】
（第７の実施形態）
図１２を参照して本発明の第７の実施形態に従う高周波半導体回路の構成例が説明される。８０１は本発明の第1〜第３の実施形態による高周波半導体装置、８０２,８０３,８１４,８１５はバイポーラトランジスタ、８０４はバラクタダイオード、８０５,８１１,８１２,８１９,８２０,８２１はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタ、８０６,８０７,８０８,８１３,８１４はキャパシタ、８０９,８１０,８１７,８１８は抵抗を示す。上記回路要素により、発振回路部８２０の一例が構成される。
【０１３７】
バラクタダイオード８０４およびインダクタ８０５は並列に接続される。バラクタダイオード８０４およびインダクタ８０５の両端はバイポーラトランジスタ８０２,８０３のベースにそれぞれ接続される。キャパシタ８０６はバイポーラトランジスタ８０２,８０３のエミッタの間に挿入される。キャパシタ８０７はバイポーラトランジスタ８０２のエミッタとベースとの間に挿入される。キャパシタ８０８はバイポーラトランジスタ８０３のエミッタとベースとの間に挿入される。バイポーラトランジスタ８０２のエミッタはキャパシタ８１３を介してバイポーラトランジスタ８１５のベースに接続される。バイポーラトランジスタ８０３のエミッタはキャパシタ８１４を介してバイポーラトランジスタ８１６のベースに接続される。バイポーラトランジスタ８０２,８０３のコレクタはそれぞれ高周波半導体装置８０１の第１、第２の配線入力に接続される。高周波半導体装置８０１の第１、第２の配線出力は出力ノードP+、P-に接続される。バイポーラトランジスタ８０２,８０３のコレクタとバイポーラトランジスタ８１４,８１５のエミッタとはすべて互いに接続される。バイポーラトランジスタ８０２,８０３のエミッタはそれぞれインダクタ８１１,８１２を介して接地される。バイアス電圧Ｖbb１は抵抗８０９,８１０を介してバイポーラトランジスタ８０２,８０３のベースにそれぞれ接続される。バイアス電圧Ｖbb２は抵抗８１７,８１８を介してバイポーラトランジスタ８１４,８１５のベースにそれぞれ接続される。電源電圧Ｖccはインダクタ８１９,８２０を介してバイポーラトランジスタ８１４,８１５のコレクタに接続される。高周波半導体装置８０１のｎ型シリコン層はインダクタ８２１を介して接地される。
【０１３８】
第７の実施形態の高周波半導体回路の動作が説明される。
【０１３９】
バラクタダイオード８０４,インダクタ８０５、キャパシタ８０６ないし８０８は共振回路を形成している。バイポーラトランジスタ８０２,８０３で増幅されてエミッタに向けて出力された信号の一部はこの共振回路に入力される。この信号の特定の周波数成分だけがバイポーラトランジスタ８０２,８０３のベースに正帰還される。
【０１４０】
第７の実施形態の高周波半導体装置は差動発振回路として動作する。バイポーラトランジスタ８０２,８０３のエミッタに出力された信号の一部はさらにバイポーラトランジスタ８１５,８１６で増幅される。増幅された信号は出力ノードP1+、P1-に出力される。
【０１４１】
第７の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、差動発振回路から出力された逆相信号が配線からシリコン基板に漏洩しにくくなる。そのため損失が低減される。これにより差動発振回路の雑音特性が改善される。
【０１４２】
第７の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、差動発振回路から出力された同相信号成分が高周波半導体装置８０１で減衰されやすくなる。これにより、外乱に強い差動発振回路が実現される。
【０１４３】
第７の実施形態の高周波半導体回路は、差動発振回路としてのバイポーラトランジスタ８０２,８０３とバッファ増幅回路としてのバイポーラトランジスタ８１５,８１６とが電流を共有する。これにより、低消費電流の発振回路が実現される。
【０１４４】
第７の実施形態では、差動発振回路の出力部に第1の実施形態〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して接地されることにより、低雑音で外乱に強い差動発振回路が実現される。
【０１４５】
（第８の実施形態）
図１３を参照して本発明の第８の実施形態に従う高周波半導体回路の構成例が説明される。１５０１は本発明の第1〜３の実施形態による高周波半導体装置、１５０２は差動増幅回路、１５０３は差動周波数変換回路を示す。入力ノードP1+、P1-は第１の差動増幅回路１５０２の入力に接続される。第１の差動増幅回路１５０２の出力は高周波半導体装置１５０１の入力に接続される。高周波半導体装置１５０１の出力は第２の差動増幅回路１５０３の入力に接続される。第２の差動増幅回路１５０３の出力は出力ノードP2+、P2-に接続される。
【０１４６】
第８の実施形態の高周波半導体回路は、従来の高周波半導体装置に比べて、逆相信号が第１の差動増幅回路１５０２と第２の差動増幅回路１５０３との間の配線からシリコン基板に漏洩することによる損失が低減される。
【０１４７】
第８の実施形態によれば、複数の差動回路を接続する配線に本発明の第1〜３の実施形態による高周波半導体装置が用いられることにより、逆相信号がシリコン基板に漏洩することによる損失が低減される。
【０１４８】
（第９の実施形態）
図１４Ａおよび図１４Ｂを参照して第９の実施形態による高周波半導体装置の構成例が説明される。導電性のシリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に導電体層であるｎ型シリコン層１０３が形成される。ｎ型シリコン層１０３の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる引き出し配線１６２１,１６２６が形成される。引き出し配線１６２１,１６２６の表面は、端子部１６２１ａ,１６２６ａを残して第３の絶縁層３１２で被覆される。端子部１６２１ａ,１６２６ａ上にタングステン等よりなるプラグ１６２２,１６２３がそれぞれ埋め込まれる。第３の絶縁層３１２の上面にインダクタを構成するＡｌ、あるいはCｕ等の金属膜よりなる第１、第２の渦巻き型配線１６２４,１６２５が形成される。配線１６２４,１６２５の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の渦巻き型配線１６２４,１６２５は図１４の対称面に対して面対称に形成される。
【０１４９】
第１、第２の渦巻き型配線１６２４,１６２５の内周端に内部端子１６２４ａ,１６２５ａが設けられる。内部端子１６２４ａ,１６２５ａは、プラグ１６２２,１６２３を介して引き出し配線１６２１の端子部１６２１ａ,１６２６ａに接続する。ｎ型シリコン層１０３には、切り欠き１０３ｂが形成される。切り欠き１０３ｂの一部は、第１、第２の渦巻き型配線１６２４,１６２５の中心から放射状に形成される。また、切り欠き１０３ｂの他の一部は、互いに直交する方向に沿って形成される。
【０１５０】
この場合、下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４とは、第１、第２の渦巻き型配線１６２４，１６２５を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【０１５１】
第９の実施形態の高周波半導体装置は、図１と同様に、接地されていない第１、第２の渦巻き型配線１６２４,１６２５からｎ型シリコン層１０３に漏洩する差動信号は仮想グラウンドに流れる。ｎ型シリコン層１０３が第３の絶縁層３１２によりグラウンドと分離されているため、第１の渦巻き型配線１６２４、および第２の渦巻き型配線１６２５から漏洩する同相信号は、ｐ型シリコン基板１０１に流れる。そのため、同相信号はｐ型シリコン基板１０１の抵抗成分で減衰される。
【０１５２】
第９の実施形態の高周波半導体装置の場合、従来の高周波半導体装置に比べて、信号が渦巻き型配線からシリコン基板に漏洩しにくい。そのため、信号の漏洩が減少する分、損失が低減される。
【０１５３】
ｎ型シリコン層１０３に放射状の切り欠き１０３ｂを形成することにより、ｎ型シリコン層１０３における渦電流損が低減される。
【０１５４】
差動のオンチップインダクタの下層にｎ型シリコン層１０３に放射状の切り欠き１０３ｂが形成されることにより、シリコン基板への信号漏洩による損失およびｎ型シリコン層における渦電流による損失が低減される。このように、第９の実施形態では、損失の小さい差動オンチップインダクタが実現される。
【０１５５】
導電体層１０３と、第１、第２の渦巻き型配線１６２４,１６２５とは、その形成位置が上下逆であってもよい。ｎ型シリコン層１０３は、第1、第２の渦巻き型配線１６２４,１６２５の近傍に配置されれば、前述と同様の効果が発揮される。これは、両渦巻き型配線１６２４,１６２５に流れる高周波信号の電界がｎ型シリコン層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【０１５６】
図６に示される構成がとられてもよい。第１、第２の導電体層１８１１,１８１２は、第１、第２の渦巻き型配線１６２４,１６２５の近傍に配置すれば、前述と同様の効果が得られる。
【０１５７】
第９の実施形態においては、３相あるいは４相の渦巻き型配線が用いられてもよい。３相の渦巻き型配線が用いられる場合は１２０ーずつズレた信号を流し、４相の渦巻き型配線が用いられる場合は９０ーずつズレた信号を流すことにより、同様の効果が得られる。
【０１５８】
第９の実施形態の場合、３本以上の複数の渦巻き型配線に交互に同相信号と逆相信号が流されてもよい。第９の実施形態では、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流されるのが好ましい。しかしながら、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明の構成では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、第９の実施形態の構成では、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。また、逆相成分がｐ型シリコン基板１０１の抵抗成分で損失するのは低減される。
【０１５９】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【０１６０】
下側絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１のＰＮ接合に生じる空乏層が下側絶縁層１０２と同様の機能を発揮する。
【０１６１】
ｎ型シリコン層１０３はＡｌまたはCｕ等の金属膜よりなる渦巻き型配線等のインダクタを介して接地されてもよい。インダクタにＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１６２】
ｎ型シリコン層１０３は不純物を注入したポリシリコン等からなる抵抗を介して接地されてもよい。ｎ型シリコン層１０３は金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路を介して接地されてもよい。インダクタ８２１の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ８２１の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【０１６３】
（第１０の実施形態）
図１５Ａおよび図１５Ｂを参照して本発明の第１０の実施形態に従う高周波半導体装置の構成例が説明される。導電性のシリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に導電体層であるｎ型シリコン層１０３が形成される。ｎ型シリコン層１０３の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる下部極板１７４１,１７４２が形成される。下部極板１７４１,１７４２の上部にＳｉＯ２またはＳｉＮ等からなる誘電体層１７４３,１７４４が形成される。誘電体層１７４３,１７４４の上部にＡｌまたはCｕ等の金属膜よりなる上部極板１７４５,１７４６が形成される。上部極板１７４５,１７４６の表面は、端子部１７４５ａ,１７４６ａを残して、表面側絶縁層３１２で被覆される。端子部１７４５ａ,１７４６ａ上にタングステン等よりなるプラグ１７４７,１７４８がそれぞれ埋め込まれる。表面側絶縁層３１２の上面にＡｌ、あるいはCｕ等の金属膜よりなる配線１７４９,１７５０が形成される。配線１７４９,１７５０の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、下部極板１７４１,１７４２、誘電体１７４３,１７４４、上部極板１７４５,１７４６は図１５の対称面に対して面対称に形成される。
【０１６４】
この場合、下側絶縁層１０２は第１の絶縁層を構成する。上側絶縁層１０４は第２の絶縁層を構成する。下部極版１７４１,１７４２は第１の配線を構成する。上部極版１７４５,１７４６は第２の配線を構成する。
【０１６５】
第１０の実施形態の高周波半導体装置は、図１と同様に、接地されていない下部極板１７４１,１７４２からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。ｎ型シリコン層１０３が第３の絶縁層３１２によりグラウンドと分離されているため、下部極板１７４１,１７４２から漏洩する同相信号は、ｐ型シリコン基板１０１に流れ、ｐ型シリコン基板１０１の抵抗成分で減衰される。
【０１６６】
第１０の実施形態の高周波半導体装置の場合、従来の高周波半導体装置に比べて、オンチップキャパシタの下部電極からシリコン基板に漏洩することによる損失が低減される。
【０１６７】
第１０の実施形態では、差動のオンチップキャパシタの下層にｎ型シリコン層１０３が形成されていることにより、ｐ型シリコン基板１０３への漏洩による損失が低減された差動オンチップキャパシタが実現される。
【０１６８】
第１０の実施形態では、３相あるいは４相の平行平板電極が用いられてもよい。３相の平行平板電極が用いられる場合は１２０ーずつズレた信号を流し、４相の平行平板電極が用いられる場合は９０ーずつズレた信号を流すことにより、同様の効果が得られる。
【０１６９】
第１０の実施形態の場合、３本以上の複数の平行平板電極に交互に同相信号と逆相信号が流されてもよい。
【０１７０】
第１０の実施形態では、複数の平行平板電極に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流されるのが好ましい。しかしながら、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明の構成では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられ。そのため、第１０の実施形態の構成では、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。また、逆相成分がｐ型シリコン基板１０１の抵抗成分で損失するのは低減される。
【０１７１】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【０１７２】
下側絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１のＰＮ接合に生じる空乏層が第1の絶縁層１０２と同様の機能を発揮する。
【０１７３】
ｎ型シリコン層１０３はＡｌまたはCｕ等の金属膜よりなる渦巻き型配線等のインダクタを介して接地されてもよい。インダクタにＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１７４】
ｎ型シリコン層１０３は不純物を注入したポリシリコン等からなる抵抗を介して接地されてもよい。ｎ型シリコン層１０３は金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路を介して接地されてもよい。インダクタ８２１の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ８２１の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【０１７５】
【発明の効果】
以上説明したように、本発明の高周波半導体装置によれば、配線の近傍に導電体層を形成することにより、配線に流れる差動信号が半導体基板の抵抗成分によって損失するのを低減させることができるとともに、配線に流れる同相信号を半導体基板において減衰させることができる、という効果を有する。
【図面の簡単な説明】
【図１】 図１Ａは、本発明の第１の好ましい実施形態に従う高周波半導体装置の第1の構成例の平面図であり、図１Ｂは、図１ＡのＡ−Ａ’線に沿う断面図である。
【図２】 図２Ａは、本発明の第１の実施形態の高周波半導体装置の第２の構成例の平面図であり、図２Ｂは、図２ＡのＡ−Ａ’線に沿う断面図である。
【図３】 本発明の第１の実施形態の高周波半導体装置の第３の構成例の断面図である。
【図４】 本発明の第１の実施形態の高周波半導体装置の第４の構成例の断面図である。
【図５】 本発明の第１の実施形態の高周波半導体装置の第５の構成例の断面図である。
【図６】 図６Ａは、本発明の第１の実施形態の高周波半導体装置の第６の構成例の平面図であり、図６Ｂは、図６ＡのＡ−Ａ’線に沿う断面図である。
【図７】 図７Ａは、本発明の第２の好ましい実施形態に従う高周波半導体装置の構成例の平面図であり、図７Ｂは、図７ＡのＡ−Ａ’線に沿う断面図である。
【図８】 図８Ａは、本発明の第３の好ましい実施形態に従う高周波半導体装置の構成例の平面図であり、図８Ｂは、図８ＡのＡ−Ａ’線に沿う断面図である。
【図９】 本発明の第４の好ましい実施形態に従う高周波半導体回路図である。
【図１０】 本発明の第５の好ましい実施形態に従う高周波半導体回路図である。
【図１１】 本発明の第６の好ましい実施形態に従う高周波半導体回路図である。
【図１２】 本発明の第７の好ましい実施形態に従う高周波半導体回路図である。
【図１３】 本発明の第８の好ましい実施形態に従う高周波半導体回路図である。
【図１４】 図１４Ａは、本発明の第９の好ましい実施形態に従う高周波半導体装置の構成例の平面図であり、図１４Ｂは、図１４ＡのＡ−Ａ’線に沿う断面図である。
【図１５】 図１５Ａは、本発明の第１０の好ましいの実施形態に従う高周波半導体装置の構成例を説明する平面図であり、図１５Ｂは、図１５ＡのＡ−Ａ’線に沿う断面図である。
【図１６】 図１６Ａは、従来の高周波半導体装置の構成例の平面図であり、図１６Ｂは、図１６ＡのＡ−Ａ’線に沿う断面図である。
【図１７】 図１７Ａは、他の従来の高周波半導体装置の構成例の平面図であり、図１７Ｂは、図１７ＡのＡ−Ａ’線に沿う断面図である。
【図１８】 図１７の高周波半導体装置における課題を示す断面図である。
【符号の説明】
１０１ ｐ型シリコン基板 １０２ 下側絶縁層
１０３ ｎ型シリコン層 １０４ 上側絶縁層
１０５ 第１の配線 １０６ 第２の配線
１０７ 保護層 ２１１ ２１２ ボンディングパッド
３１１ 引き出し配線 ３１２ 第３の絶縁層
３１３ プラグ ３１４ ４２４ ４２５ 渦巻き型配線
４２１ 引き出し配線 ４２２ ４２３ プラグ
５０３ ５０４ ５０５ ＦＥＴ
６０３ ６０４ ７０４ ７０５ ７０６ ７０７ ７０８ ７０９ ８０２ ８０３ ８１５ ８１６ バイポーラトランジスタ
６０５ ６０６ ７１０ ７１１ ７１２ ７１３ ８０９ ８１０ ８１７ ８１８ 抵抗
５０６ ５０７ ６０７ ６０８ ６０９ ６１０ ６１１ ７１４ ７１５ ７１６ ７１７ ７１８ ７１９ ８０５ ８１１ ８１２ ８１９ ８２０ ８０６ ８０７ ８０８ ８１３ ８１４ キャパシタ
８０４ バラクタダイオード ８２１ インダクタ
１４０８ 表面側絶縁層 １４１１ 第１の配線
１４１２ 第２の配線 １４１３ 第３の配線
１４１４ 第４の配線 １８０８ 表面側絶縁層
１８１１ 第１のｎ型シリコン層 １８１２ 第２のｎ型シリコン層
【発明の属する技術分野】
本発明は、導電性半導体基板上に形成された高周波半導体装置に関するものであり、特にシリコン基板上に形成された高周波半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話に代表される移動体端末装置の普及にともない、１ＧＨｚ以上の高い周波数の半導体装置の需要が増加している。このような高周波半導体装置には、今までガリウム砒素基板が用いられていた。しかしながら、ガリウム砒素基板は高価であるため、ガリウム砒素基板を用いた高周波半導体装置では、高集積化、低コスト化が困難である。
【０００３】
これに対して、シリコン基板上に形成するトランジスタは廉価ではあるものの高周波領域で十分に動作させることができなかった。しかしながら、シリコン半導体の微細化プロセスの進歩などにより、シリコン基板を用いた高周波半導体装置でも移動体端末装置に必要な仕様を満たすレベルに達しつつある。そこで、現在では１ＧＨｚ以上の高い周波数の半導体装置として、シリコン基板を用いた高周波半導体装置を用いることができるかどうかが検討されている。
【０００４】
シリコン基板上に高周波半導体装置を実装するための問題点の１つにシリコン基板における信号の損失がある。これは、シリコン基板が比較的大きな電流が流れる導電性基板であるために生じる。ガリウム砒素基板では、基板が電流の高絶縁性基板であるためにこのような問題は生じない。
【０００５】
上記損失について図１６Ａの従来の高周波半導体装置の平面図および図１６ＡのＡ−Ａ’線断面図である図１６Ｂを用いて詳しく説明する。
【０００６】
これらの図において、９０１は不純物がドープされた導電性のｐ型シリコン基板、９０２はＳｉＯ2等の絶縁膜よりなる絶縁層、９０３はボンディングワイアをチップに接続するために必要なボンディングパッド、９０４はパッドとトランジスタなどの素子を接続する配線、９０５は保護層を示す。
【０００７】
ボンディングパッド９０３と配線９０４とは、ＡｌまたはCｕ等の金属膜で構成されている。ｐ型シリコン基板９０１の表面は絶縁層９０２で被覆されている。絶縁層９０２の表面にはボンディングパッド９０３と配線９０４とが形成されている。ボンディングパッド９０３と配線９０４の上面には保護層９０５が形成されている。さらに、ｐ型シリコン基板９０１はグラウンド（図示せず）に接続されている。
【０００８】
ここで、図１６に示す従来の高周波半導体装置の構成では、ボンディングパッド９０３や配線９０４を流れる高周波信号は、絶縁層９０２の浮遊容量を介してシリコン基板９０１に漏洩する。そのため、漏洩する分だけ、シリコン基板９０１の抵抗成分によって損失が発生する。
【０００９】
このシリコン基板における損失を低減する高周波半導体装置の従来例としては、Proc. 1998 IEEE BTCM "Ａ bond-pａd structure for reducing effects of substrate resistance on LNＡ performance in a silicon bipolar technology"
に記載されたものが知られている。
【００１０】
図１７Ａおよび図１７Ｂは、他の従来の高周波半導体装置を示している。図１７Ａは、その高周波半導体装置の平面図である。図１７Ｂは、図１７ＡのＡ−Ａ’線断面図である。これらの図において、図１６Ａおよび図１６Ｂに対応する部分には同一の符号が付されている。１０１１はｐ型シリコン基板９０１と比較して不純物濃度が約２桁濃いｎ型シリコン層、１０１２および１０１３はｎ型シリコン層１０１１と接地電位を接続する配線を示す。
【００１１】
ｎ型シリコン層１０１１はｐ型シリコン基板９０１の表面に形成される。ｎ型シリコン層１０１１およびｐ型シリコン基板９０１は絶縁層９０２により被覆される。被覆に際してｎ型シリコン層１０１１の端子部１０１１ａ，１０１１ｂは被覆されずに絶縁層９０２の表面に露呈する。
【００１２】
絶縁層９０２の表面にボンディングパッド９０３、配線９０４,１０１２,１０１３が形成される。ボンディングパッド９０３、配線９０４,１０１２,１０１３の上面には保護層９０５が形成される。端子部１０１１ａ,１０１１ｂはｎ型シリコン層１０１１に接続される。配線１０１２,１０１３は接地電位に接続される。ｐ型シリコン基板９０１とｎ型シリコン層１０１１とはＰＮ接合の空乏層により分離される。ｐ型シリコン基板９０１は図示はしないが接地電位に接続される。
【００１３】
図１７Ａおよび図１７Ｂの構成では、ボンディングパッド９０３から絶縁層９０２の浮遊容量を介して漏洩する高周波信号は、ｎ型シリコン層１０１１、そして配線１０１２,１０１３を介して接地電位に流れる。ここで、シリコン基板９０１と比較して、ｎ型シリコン層１０１１および配線１０１２,１０１３は抵抗成分が非常に小さい。そのため、図１７Ａおよび図１７Ｂの構成では、高周波信号の損失が低減される。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の高周波半導体装置では、図１８に示すように、周波数が高くなると、配線１０１２,１０１３などで発生する寄生インダクタンスLsの影響が大きくなる。これにより、ｎ型シリコン層１０１１とグラウンドとは高周波的に分離される。そのため、ｎ型シリコン層１０１１に漏洩する高周波信号は接地電位には流れず、ｐ型シリコン基板９０１に流れる。そのため、ｐ型シリコン基板９０１の抵抗成分によって信号成分に損失が発生する。
【００１５】
したがって、本発明は、高周波信号の漏洩に起因する損失が低減される高周波半導体装置およびそれを用いた高周波半導体回路を提供することを主たる目的とする。
【００１６】
【課題を解決するための手段】
上述した目的を達成するためには、本発明の高周波半導体装置は、半導体基板と、前記半導体基板上に設けられた導電体層と、前記導電体層を、前記半導体基板に対して電気的に絶縁する第１の絶縁層と、前記半導体基板上に設けられてＮ相（ただしＮは２以上の正の整数）の信号が供給されるＮ本の配線と、前記配線を、前記導電体層と前記半導体基板とに対して電気的に絶縁する第２の絶縁層と、前記導電体層と接地との間に前記導電体層と前記接地との間に流れる高周波成分を分離する高周波信号分離部とが備えられている。さらには、前記導電体層の一方面側にＮ1本（ただし、Ｎ1はＮ以下の０または正の整数）の前記配線が設けられ、前記導電体層の他方面側にＮ2本（ただし、Ｎ2は、Ｎ1＋Ｎ2＝Ｎとなる０または正の整数）の前記配線が設けられている。
【００１７】
この高周波半導体装置の場合、導電体層は次のような作用を発揮する。すなわち、導電体層を挟んで半導体基板と対峙する配線に対して導電体層は、シールドとなる。一方、導電体層と半導体基板との間に位置する配線に対して導電体層は、その配線に流れる信号の電界を集中させる働きをする。そのため、信号（高周波信号）が配線から半導体基板に漏洩しにくくなる。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減される。このように作用は、配線が導電体層に対向して配置されている場合に最も顕著になる。
【００１８】
この高周波半導体装置は、好ましくは、前記配線は、前記半導体基板上で前記導電体層に対向して設けられた渦巻き型配線であり、前記渦巻き型配線に対向する前記導電体層の部位には切り欠きが設けられており、この切り欠きは、前記渦巻き型配線に対向する部位を中心にして放射線状に設けられている。
この高周波半導体装置は、前記配線は、前記導電体層に対向して設けられた第１の配線と、前記第１の配線上に設けられた誘電体層と、前記誘電体層上で前記第１の配線に対向して設けられた第２の配線で構成されている。
【００１９】
前記信号分離部は好ましくは絶縁体である。こうした場合、導電体層はシールドとなる。そのため、配線に流れる差動信号の半導体基板への漏洩は低減する。これにより、半導体基板の抵抗成分によって生じる差動信号の損失は低減する。
【００２０】
前記信号分離部は好ましくは抵抗である。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２１】
前記信号分離部は好ましくはインダクタである。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２２】
前記信号分離部は、好ましくはインダクタとキャパシタとが並列に接続された構成であり、この高周波信号分離部の共振周波数は前記配線に供給される信号の周波数帯である。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２３】
好ましくは、前記信号分離部は、前記配線に供給される信号の波長の４分の１の奇数倍の線路長を有する分布定数線路である。こうした場合、導電体層はグラウンド電位となる。そのため、配線から半導体基板に漏洩する同相信号は減衰する。これにより、半導体基板の抵抗成分によって生じる高周波信号の損失は低減する。
【００２６】
好ましくは、前記配線どうしの間にインダクタが接続されている。こうした場合、配線と導電体層との間の浮遊容量がインダクタにより相殺される。そのため、配線に流れる差動信号の位相遅れが改善される。これにより、半導体基板の抵抗成分によって生じる信号（高周波信号）の損失は低減する。
【００２７】
本発明の高周波半導体回路は、前記高周波半導体装置を複数備え、各高周波半導体装置の前記導電体層どうしが、前記導電体層と前記接地との間に流れる高周波成分を分離する前記高周波信号分離部を介して接続されている。
【００２８】
この高周波半導体回路の場合、次のような作用を発揮する。各高周波半導体装置の配線から漏洩する信号が、導電体層を介して別の高周波半導体装置の配線に回り込むのを低減できる。これにより、半導体基板の抵抗成分によって生じる信号（高周波信号）の損失は低減する。
【００２９】
この高周波半導体回路は、次のように構成するのが好ましい。すなわち、この高周波半導体回路の少なくとも２つと、スイッチ回路部とが備えられている。前記少なくとも２つの高周波半導体装置は、前記スイッチ回路部を介して接続されている。前記スイッチ回路部は、制御電圧に基づいて前記少なくとも２つの高周波半導体装置間を電気的に隔離する制御を行う回路部である。この場合、信号損失の小さい高周波差動スイッチ回路が実現できる。
【００３０】
この高周波半導体回路は、次のように構成するのが好ましい。すなわち、この高周波半導体装置の少なくとも２つと、増幅回路部とが備えられている。前記少なくとも２つの高周波半導体装置は前記増幅回路部を介して接続されている。前記増幅回路部は、前記少なくとも２つの高周波半導体装置の内の入力ノードに接続された高周波半導体装置から入力される信号を増幅して、前記少なくとも２つの高周波半導体装置の内の出入力ノードに接続された高周波半導体装置に出力する回路部である。この場合、低雑音で出力電力損失が小さく安定した差動増幅回路が実現できる。
【００３１】
この高周波半導体回路は次のように構成するのが好ましい。すなわち、この高周波半導体装置の少なくとも３つと、周波数変換回路部とが備えられている。前記高周波半導体装置は前記周波数変換回路部に接続されている。前記周波数変換回路部は、前記高周波半導体装置のうち、少なくとも２つの高周波半導体装置から入力される入力信号を周波数変換して、残りの高周波半導体装置に出力する回路部である。この場合、低雑音であり出力電力損失が小さく、各入出力ポート間のアイソレーションが良好な差動周波数変換回路が実現できる。
【００３２】
この高周波半導体回路は次のように構成するのが好ましい。すなわち、この半導体装置と、前記高周波半導体装置に接続された発振回路部とが備えられている。
【００３３】
この場合、低雑音であり外乱の強い差動発振回路が実現できる。
【００４２】
【発明の実施の形態】
（第１の実施形態）
図１Ａおよび図１Ｂを参照して第１の実施形態に従う高周波半導体装置の第１構成例が説明される。半導体基板として不純物がドープされた導電性のｐ型シリコン基板１０１の表面は、ＳｉＯ2等の絶縁膜よりなる下側絶縁層１０２で被覆される。下側絶縁層１０２の表面にｐ型シリコン基板１０１より不純物濃度の高いｎ型シリコン層１０３が導電体層として形成される。ｎ型シリコン層１０３の表面は、ＳｉＯ2等の絶縁膜よりなる上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる第１、第２の配線１０５,１０６が形成される。第１、第２の配線１０５,１０６の上面に保護層１０７が形成される。ｐ型シリコン基板１０１は不図示の接地に接続される。ｎ型シリコン層１０３と、第１、第２の配線１０５,１０６とは、図１の対称面に対して面対称に形成される。図１Ａと図１Ｂは、前記対称面に対して上下の位置関係を合わせて配置されて図示される。この対称面の位置関係は、後述のすべての図について同様である。
【００４３】
下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。上側絶縁層１０４と下側絶縁層１０２とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００４４】
上記高周波半導体装置の動作が説明される。
【００４５】
第１、第２の配線１０５,１０６に、それぞれ、同振幅で逆位相の信号（逆相信号）が流れるとき、図１の対称面はその信号に対し仮想グラウンドすなわち０電位となる。そのため、２本の第１、第２の配線１０５,１０６から上側絶縁層１０４の浮遊容量を介してｎ型シリコン層１０３に漏洩する逆相信号は、仮想グラウンドに流れる。従って、従来技術のように、ｎ型シリコン層１０３を第１、第２の配線１０５,１０６を介して接地する必要はない。
【００４６】
一方、第１、第２の配線１０５,１０６に、それぞれ、同振幅で同位相の信号（同相信号）が流れるとき、対称面は０電位にならない。そのため、第１、第２の配線１０５,１０６から上側絶縁層１０４の浮遊容量を介してｎ型シリコン層１０３に漏洩する同相信号は、さらに下側絶縁層１０２の浮遊容量を介してｐ型シリコン基板１０１に流れ、ｐ型シリコン基板１０１の抵抗成分で減衰される。なお、逆相信号と同相信号とを含めて差動信号という。
【００４７】
図２Ａおよび図２Ｂを参照して第１の実施形態に従う高周波半導体装置の第２構成例が説明される。２本のボンディングパッド２１１,２１２は上側絶縁層１０４と保護層１０７との間に形成され、かつ、第１、第２の配線１０５,１０６にそれぞれ接続される。ボンディングパッド２１１,２１２も図２の対称面に対して面対称に形成される。ボンディングパッド２１１,２１２は、第１、第２の配線１０５,１０６とは使用目的が異なるが、電気的な作用は、第１、第２の配線１０５,１０６と同じであるから、配線に含められる。
【００４８】
第２の構成例の高周波半導体装置も、第1の構成例のそれと同様に、第１、第２の配線１０５,１０６、さらにボンディングパッド２１１,２１２からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。一方、同相信号はｐ型シリコン基板１０１の抵抗成分で減衰される。
【００４９】
第1の実施形態の高周波半導体装置は、従来の高周波半導体装置に比べて、寄生インダクタンスの影響が非常に小さくなり、第１、第２の配線１０５,１０６に流れる逆相信号をｐ型シリコン基板１０１からシールドできる。
【００５０】
第1の実施形態の高周波半導体装置は、従来の高周波半導体装置に比べて、接地されていない第１、第２の配線１０５,１０６に同相信号として入力された外乱信号をｐ型シリコン基板１０１の抵抗成分で減衰できる。
【００５１】
従来の高周波半導体装置では、導電体層であるｎ型シリコン層を接地に接続する構成である。そのため、高周波半導体装置の集積度が高くなるにつれてｎ型シリコン層をグラウンドに接続するための配線が長くなる。したがって、配線が高周波半導体装置に占める面積が飛躍的に大きくなるという問題がある。
【００５２】
第1の実施形態の高周波半導体装置は、ｎ型シリコン層１０３を下側絶縁層１０２と上側絶縁層１０４とによって接地から分離するだけでよい。そのため、第1の実施形態の高周波半導体装置は、従来の高周波半導体装置と比べてｎ型シリコン層１０３を接地に接続する配線を短くできる。そのため、配線を短くできる分、第1の実施形態の高周波半導体装置は小型化できる。
【００５３】
配線に対する差動信号の供給は従来から半導体装置において行われている。また、配線として用いられるｎ型シリコン層は、その下層の絶縁層に囲まれてフローティング構造となる半導体装置の構成において基板の平坦化を促進する目的で用いられることがある。
【００５４】
しかしながら、シリコン基板における損失が問題となる数百ＭＨｚ以上の高周波信号を伝送する配線は、表皮効果による寄生抵抗の増大をさけるために比較的線幅が太くされる（例えば、５〜２０μｍ）。
【００５５】
これに対し、平坦化を目的して設けられるｎ型シリコン層は高周波信号との共振をさけるため１μｍ以下と比較的線幅が狭く設定される。そのため、第１、第２の配線１０５,１０６の下層全体をｎ型シリコン層１０３が覆う構成とはならない。したがって、第1の実施形態の高周波半導体装置の構成（特に、ｎ型シリコン層１０３の構成）は、平坦化を目的して設けられるｎ型シリコン層の構成とは全く異なる構成である。
【００５６】
以上のように、第1の実施形態によれば、面対称形状の第１、第２の配線１０５,１０６とｐ型シリコン基板１０１との間に不純物濃度の濃いｎ型シリコン層１０３を設けることにより、第１、第２の配線１０５,１０６に流れる逆相信号がｐ型シリコン基板１０１の抵抗成分で損失するのを低減できる。
【００５７】
なお、ｎ型シリコン層（導電体層）１０３と、第１、第２の配線１０５,１０６とは、図３に提示される第１の実施形態の第３の構成例に示されるように、その形成位置が上下逆であってもよい。この場合、導電体層１０３は、第１、第２の配線１０５,１０６の近傍に配置されれば、前記と同様の効果が得られる。これは、第１、第２の配線１０５,１０６に流れる高周波信号の電界が導電体層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【００５８】
この場合、下側絶縁層１０２と上側絶縁層１０４とは、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２と上側絶縁層１０４とは第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００５９】
第１の実施形態においては、２相の配線が用いられているが、３相あるいは４相の配線が用いられてもよい。３相の配線が用いられる場合は１２０ーずつ位相がズレた信号を流し、４相の配線を用いる場合は９０ーずつ位相がズレた信号を流すことにより、同様の効果が得られる。
【００６０】
第１の実施形態においては、２本の配線が用いられているが、３本以上の複数の配線に交互に同相信号と逆相信号が流されてもよい。
【００６１】
第１の実施形態においては、Ｎ相（ただしＮは２以上の正の整数）の信号が供給されるＮ本の配線が設けられる。そして、ｎ型シリコン層（導電体層）の一方面側にＮ1本（ただし、Ｎ1はＮ以下の０または正の整数）の配線が設けらる。ｎ型シリコン層（導電体層）の他方面側にＮ2本（ただし、Ｎ2は、Ｎ1＋Ｎ2＝Ｎとなる０または正の整数）の配線が設けられる。この配線配置および信号供給方式は、後述の実施形態でも同様である。
【００６２】
４相の配線が用いられる場合、または、２相の配線が２組用いられる場合は、図４に示される第１の実施形態の第４の構成例に示される構成でもよい。。図４に示されるように、ｐ型シリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に第１、第２の配線１４１１,１４１２が形成される。第１、第２の配線１４１１,１４１２の表面は上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にｎ型シリコン層（導電体層）１０３が形成される。ｎ型シリコン層１０３の表面は、ＳｉＯ2等の絶縁膜よりなる表面側絶縁層１４０８で被覆される。表面側絶縁層１４０８の上面に第３、第４の配線１４１３,１４１４が形成される。第３、第４の配線１４１３,１４１４の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の配線１４１１,１４１２、および第３、第４の配線１４１３,１４１４は図４の対称面に対して面対称に形成される。ｎ型シリコン層１０３は、第１、第２の配線１４１１,１４１２と第３、第４の配線１４１３,１４１４との近傍に配置されると、前述したのと同様の効果が得られる。
【００６３】
この場合、下側絶縁層１０２と上側絶縁層１０４とは、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２と上側絶縁層１０４とは第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１４０８とは、第１〜第４の配線１４１１,１４１２,１４１３,１４１４を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２と表面側絶縁層１４０８とは第２の絶縁層を構成する。
【００６４】
第１の実施形態の第５の構成例が図５に示される。図５に示されるように、ｐ型シリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に第１のｎ型シリコン層（第１の導電体層）１８１１が形成される。この第１のｎ型シリコン層１８１１の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面に第１、第２の配線１０５,１０６が形成される。第１、第２の配線１０５,１０６の表面は、ＳｉＯ2等の絶縁膜よりなる表面側絶縁層１８０８で被覆される。表面側絶縁層１８０８の上面に第２のｎ型シリコン層（第２の導電体層）１８１２が形成される。第２のｎ型シリコン層１８１２の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。第１のｎ型シリコン層１８１１、第２のｎ型シリコン層１８１２、第１、第２の配線１０５,１０６は図５の対称面に対して面対称に形成される。第１、第２のｎ型シリコン層１８１１,１８１２は、第１、第２の配線１０５,１０６の近傍に配置されると、前述したのと同様の効果が得られる。
【００６５】
この場合、下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１８０８とは、第１、第２のｎ型シリコン層（導電体層）１８１１,１８１２を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１８０８とは第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４と表面側絶縁層１４０８とは、第１、第２の配線１０５,１０６を、第１、第２のｎ型シリコン層（導電体層）１８１１,１８１２とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２と表面側絶縁層１４０８とは第２の絶縁層を構成する。
【００６６】
第１の実施形態においては、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流されるが、前記以外の位相ズレの信号が流されても同様の効果が得られる。第１の実施形態では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。一方、逆相成分がｐ型シリコン基板１０１の抵抗成分によって損失することは低減される。
【００６７】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【００６８】
下側絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１とのＰＮ接合に生じる空乏層が下側絶縁層１０２と同様の機能を発揮する。
【００６９】
第１の実施形態の第６の構成例が図６Ａおよび図６Ｂに示される。図６Ａおよび図６Ｂに示されるように、ｎ型シリコン層１０３は、第１、第２の配線１０５,１０６の下層全体を覆わなくてもよい。
【００７０】
本発明の第1の実施形態の高周波半導体装置によれば、高周波半導体装置の占めるチップ面積を縮小できる。
【００７１】
（第２の実施形態）
図７Ａおよび図７Ｂを参照して第２の実施形態に従う高周波半導体装置の構成例が説明される。導電性のシリコン基板(半導体基板)１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面にｎ型シリコン層(導電体層)１０３が形成される。ｎ型シリコン層１０３の表面は、端子部１０３ａが残されて上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる引き出し配線３１１が形成される。引き出し配線３１１の表面は、端子部３１１ａが残されてＳｉＯ2等の絶縁膜よりなる第３の絶縁層３１２で被覆される。端子部３１１ａ上にタングステン等よりなるプラグ３１３が埋め込まれる。その後、第３の絶縁層３１２の上面に第１、第２の配線１０５,１０６とインダクタを構成するＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線３１４が形成される。配線３１４の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の配線１０５,１０６は図７の対称面に対して面対称に形成される。
【００７２】
引き出し配線３１１は端子部１０３ａでｎ型シリコン層１０３に接続される。渦巻き型配線３１４の内周端には内部端子３１４ａが設けられる。内部端子３１４ａはプラグ３１３を介して引き出し配線３１１の端子部３１１ａに接続する。渦巻き型配線３１４の外周端部には外部端子３１４ｂが設けられる。外部端子３１４ｂはグラウンドに接続される。
【００７３】
下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。上側絶縁層１０４と下側絶縁層１０２と表面側絶縁層３１２とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００７４】
第２の実施形態の高周波半導体装置においては、図１と同様、接地されていない第１、第２の配線１０５,１０６からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。一方、ｎ型シリコン層１０３がインダクタを構成する渦巻き型配線３１４によりグラウンドから分離されているため、第１、第２の配線１０５,１０６から漏洩する同相信号は、ｐ型シリコン基板１０１に流れ、ｐ型シリコン基板１０１の抵抗成分で減衰される。
【００７５】
第２の実施形態の高周波半導体装置は、第１の実施形態において得られる効果に加えて、さらにｎ型シリコン層１０３に電荷が溜まらず、ｎ型シリコン層１０３の直流電位がグラウンドの電位に固定されるという効果を発揮する。
【００７６】
第２の実施形態によれば、ｎ型シリコン層１０３が、インダクタを構成する渦巻き型配線３１４を介してグラウンドに接続されているために、ｎ型シリコン層１０３の直流電位がグラウンドの電位に固定される。
【００７７】
ｎ型シリコン層１０３と第１、第２の配線１０５,１０６とは、その形成位置が上下逆であってもよい。ｎ型シリコン層１０３は、第１、第２の配線１０５,１０６の近傍に配置すれば（図示せず）、前述したのと同様の効果が得られる。これは、第１、第２の配線１０５,１０６に流れる高周波信号の電界がｎ型シリコン層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【００７８】
第２の実施形態においては、２相の配線が用いられているが、３相あるいは４相の配線が用いられても実施可能である。３相の配線が用いられる場合は１２０ーずつ位相がズレた信号を流し、４相の配線が用いられる場合は９０ーずつ位相がズレた信号を流すことにより、前述したのと同様の効果が得られる。
【００７９】
第２の実施形態においては、２本の配線が用いられたが、３本以上の複数の配線に交互に同相信号と逆相信号が流されてもよい。４相の配線が用いられる場合、または、２相の配線が２組用いられる場合は、図７に示される構成が採られる。ＡｌあるいはCｕ等の金属膜よりなる渦巻き型配線３１４の一端は、ｎ型シリコン層１０３に接続される。これによって、渦巻き型配線３１４のもう一端が接地されてもよい（図示せず）。ｎ型シリコン層１０３は、第１の配線１０５、第２の配線１０６の近傍に配置されると前述したのと同様の効果が得られる。
【００８０】
なお、第２の実施形態においては、先に説明した図５に示される構成が採られてもよい。すなわち、ＡｌあるいはCｕ等の金属膜よりなる渦巻き型配線３１４の一端が第１、第２のｎ型シリコン層１８１１,１８１２と接続され、渦巻き型配線３１４のもう一端が接地されてもよい（図示せず）。第１、第２のｎ型シリコン層１８１１,１８１２は、第１、第２の配線１０５,１０６の近傍に配置すれば、前述したのと同様の効果が得られる。
【００８１】
第２の実施形態においては、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流される。しかしながら、第２の実施形態では、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。一方、逆相成分はｐ型シリコン基板１０１の抵抗成分による損失が低減される。
【００８２】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【００８３】
第1の絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１とのＰＮ接合に生じる空乏層が第1の絶縁層１０２と同様の効果を発揮する。
【００８４】
インダクタを構成する渦巻き型配線３１４にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線１０５および第２の配線１０６を流れる信号と同じ周波数帯であることが望ましい。
【００８５】
インダクタを構成する渦巻き型配線３１４の代わりに不純物が注入されたポリシリコン等からなる抵抗が用いられてもよい。この構成が採られることにより、同相信号が抵抗においても減衰される。
【００８６】
インダクタを構成する渦巻き型配線３１４の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。
【００８７】
インダクタを構成する渦巻き型配線３１４の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタを構成する渦巻き型配線３１４の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【００８８】
（第３の実施形態）
図８Ａおよび図８Ｂを参照して第３の実施形態に従う高周波半導体装置の構成例が説明される。導電性のシリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面にｎ型シリコン層１０３が形成される。ｎ型シリコン層１０３の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる引き出し配線４２１が形成される。引き出し配線４２１の表面は、端子部４２１ａ,４２１ｂが残されて表面側絶縁層３１２で被覆される。端子部４２１ａ,４２１ｂ上にタングステン等よりなるプラグ４２２,４２３がそれぞれ埋め込まれる。そののち、表面側絶縁層３１２の上面に第１、第２の配線１０５,１０６とインダクタを構成するＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線４２４,４２５が形成される。配線４２４,４２５の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の配線１０５,１０６は図８の対称面に対して面対称に形成される。
【００８９】
渦巻き型配線４２４,４２５の内周端には内部端子４２４ａ,４２５ｂが設けられる。内部端子４２４ａ,４２５ｂはプラグ４２２,４２３を介して引き出し配線４２１の端子部４２１ａ,４２１ｂに接続される。
【００９０】
渦巻き型配線４２４,４２５の外周端部には外部端子４２４ｂ,４２５ｂが設けられる。外部端子４２４ｂ,４２５ｂは第１の配線１０５、第２の配線１０６にそれぞれ接続される。
【００９１】
この場合、下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４とは、第１、第２の配線１０５,１０６を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【００９２】
第３の実施形態の高周波半導体装置においては、図１と同様に、接地されていない第１、第２の配線１０５,１０６からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。一方、同相信号はｐ型シリコン基板１０１の抵抗成分により減衰される。
【００９３】
第３の実施形態の高周波半導体装置は、第１の実施形態において得られる効果に加えて、さらに表面側絶縁層３１２に生じる浮遊容量成分を渦巻き型配線４２４,４２５の誘導成分で相殺できる。そのため、第１、第２の配線１０５,１０６を流れる逆相信号の位相遅れを改善できる。
【００９４】
第３の実施形態によれば、第１の配線１０５と第２の配線１０６とがインダクタを構成する渦巻き型配線４２４,４２５を介して接続される構成とすることにより、第１、第２の配線１０５,１０６を流れる逆相信号の位相遅れを改善できる。
【００９５】
ｎ型シリコン層１０３と第１、第２の配線１０５,１０６とは、その形成位置が上下逆であってもよい。ｎ型シリコン層１０３は、第１、第２の配線１０５,１０６の近傍に配置すれば（図示せず）、前述と同様の効果が得られる。これは、第１の配線１０５、第２の配線１０６に流れる高周波信号の電界が導電体層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【００９６】
第３の実施形態においては、２相の配線が用いられたが、３相あるいは４相の配線が用いられても実施可能である。３相の配線が用いられる場合は１２０ーずつズレた信号を流し、４相の配線が用いられる場合は９０ーずつズレた信号を流すことにより、同様の効果が得られる。２本の配線が用いられたが、３本以上の複数の配線に交互に同相信号と逆相信号が流されてもよい。
【００９７】
４相の配線が用いられる場合、または、２相の配線が２組用いられる場合は、図４に示される構成が採られる。この場合、第１の配線１４１１、第２の配線１４１２、第３の配線１４１３、および第４の配線１４１４に対応してそれぞれ渦巻き型配線が設けられる。そして、各渦巻き型配線の一端が、対応する第１〜第４の配線１４１２〜１４１４に接続される。なお、各渦巻き型配線のもう一端は互いに接続されてもよい（図示せず）。ｎ型シリコン層１０３は、第１の配線１４１１、第２の配線１４１２、第３の配線１４１３、および第４の配線１４１４の近傍に配置すれば、前述と同様の効果が得られる。
【００９８】
なお、第３の実施形態においては、先に説明した図５に示される構成が採られてもよい。すなわち、渦巻き型配線４２４,４２５の一端が第１、第２のｎ型シリコン層１８１１,１８１２と接続され、渦巻き型配線４２４,４２５のもう一端が接地されてもよい（図示せず）。この場合、第１の導電体層１８１１および第２の導電体層１８１２は、第１、第２の配線１０５,１０６の近傍に配置されれば、前述したのと同様の効果が得られる。
【００９９】
第３の実施形態においては、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流される。しかしながら、第３の実施形態では、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるい小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。一方、逆相成分はｐ型シリコン基板１０１の抵抗成分による損失が低減される。
【０１００】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【０１０１】
第1の絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１とのＰＮ接合に生じる空乏層が第1の絶縁層１０２と同様の効果を発揮する。
【０１０２】
（第４の実施形態）
図９を参照して本発明の第４の実施形態に従う高周波半導体回路の構成例が説明される。５０１,５０２は第1〜第３の実施形態による高周波半導体装置を示す。５０３,５０４,５０５はＦＥＴ、５０６,５０７はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタを示す。ＦＥＴ５０３,５０４,５０５により、両高周波半導体装置５０１,５０２間を電気的に隔離する制御を実施するスイッチ回路部５０８の一例が構成される。入力ノードP1+、P1-は高周波半導体装置５０１の第１、第２の配線入力にそれぞれ接続される。高周波半導体装置５０１の第1、第２の配線出力はＦＥＴ５０３,５０４のドレインにそれぞれ接続される。ＦＥＴ５０３,５０４のソースは高周波半導体装置５０２の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置５０２の第1、第２の配線出力は出力ノードP2+、P2-にそれぞれ接続される。ＦＥＴ５０３のソースはＦＥＴ５０５のドレインに接続される。ＦＥＴ５０４のソースはＦＥＴ５０５のソースに接続される。制御電圧Ｖctl+はＦＥＴ５０３,５０４のゲートに供給される。制御電圧Ｖctl-はＦＥＴ５０５のゲートに供給される。高周波半導体装置５０１のｎ型シリコン層（図示せず）はインダクタ５０６を介して接地される。高周波半導体装置５０２のｎ型シリコン層（図示せず）はインダクタ５０７を介して接地される。
【０１０３】
第４の実施形態の高周波半導体回路の動作が説明される。
【０１０４】
制御電圧Ｖctl+、Ｖctl-が適切に設定されることによってＦＥＴ５０３,５０４がオンにされ、ＦＥＴ５０５がオフにされる。すると、入力ノードP1+、P1-に入力された逆相信号は出力ノードP2+、P2-からほとんど減衰されずに出力される。一方、制御電圧Ｖctl+、Ｖctl-が適切に設定されることによってＦＥＴ５０３,５０４がオフにされ、ＦＥＴ５０５がオンにされる。すると、入力ノードP1+、P1-に入力された逆相信号は出力ノードP2+、P2-から大きく減衰されて出力される。このように、第４の実施形態による高周波半導体回路は差動スイッチ回路として動作する。
【０１０５】
第４の実施形態の高周波半導体回路は、従来の高周波半導体装置に比べて、ＦＥＴ５０３,５０４がオンに、ＦＥＴ５０５がオフにされるとき、入力ノードP1+、p1-に入力された逆相信号がシリコン基板に漏洩することが低減される。また、差動スイッチ回路がオンにされるときの挿入損失が低減される。
【０１０６】
第４の実施形態の高周波半導体回路は、高周波半導体装置５０１,５０２のｎ型シリコン層に電荷が溜まらず、高周波半導体装置５０１,５０２のｎ型シリコン層の直流電位がグラウンドの電位に固定される。
【０１０７】
第４の実施形態の高周波半導体回路は、差動スイッチ回路がオフのときのアイソレーションが改善される。それは次のような理由によっている。すなわち、第４の実施形態の高周波半導体回路は、ＦＥＴ５０３,５０４がオフにされ、ＦＥＴ５０５がオンにされるとき、入力ノードP1+、P1-に入力された逆相信号および同相信号が高周波半導体装置５０１のｎ型シリコン層や高周波半導体装置５０２のｎ型シリコン層を介して出力ノードP2+、P2-に漏洩する可能性がある。しかしながら、このような信号の漏洩は、インダクタ５０６,５０７およびグラウンドによって低減される。これにより上述したアイソレーションが低減される。
【０１０８】
第４の実施形態では、差動スイッチ回路の入出力部に第１〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して差動スイッチ回路の入出力に接続されることにより、差動スイッチ回路がオンしたときの挿入損失が低減されて抑制される。さらには、差動スイッチ回路がオフしたときのアイソレーションが改善される。
【０１０９】
インダクタ５０６,５０７を除去して、第１〜第３の実施形態による高周波半導体装置５０１,５０２のｎ型シリコン層がそれぞれシリコン酸化膜などからなる絶縁体で覆われてもよい。
【０１１０】
インダクタ５０６,５０７にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。インダクタ５０６,５０７の代わりに不純物を注入したポリシリコン等からなる抵抗が用いられてもよい。インダクタ５０６,５０７の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。インダクタ５０６,５０７の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ５０６,５０７の代わりに積層基板に内蔵されたインダクタが用いられてもよい。
【０１１１】
（第５の実施形態）
図１０を参照して、本発明の第５の実施形態に従う高周波半導体回路の構成例が説明される。６０１,６０２は本発明の第１〜第３の実施形態による高周波半導体装置、６０３,６０４はバイポーラトランジスタであり、６０５,６０６は抵抗、６０７,６０８,６０９,６１０,６１１はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタを示す。バイポーラトランジスタ６０３,６０４、抵抗６０５,６０６およびインダクタ６０７,６０８,６０９,６１０,６１１により、高周波半導体装置６０１が出力する信号を増幅する。そして、増幅した信号は高周波半導体装置６０２に出力する。これにより、第５の実施形態の高周波半導体回路は、信号を増幅する増幅回路部６１２として機能する。
【０１１２】
入力ノードP1+、P1-は高周波半導体装置６０１の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置６０１の第1、第２配線出力はバイポーラトランジスタ６０３,６０４のベースにそれぞれ入力される。バイポーラトランジスタ６０３,６０４のコレクタは高周波半導体装置６０２の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置６０２の第1、第２の配線出力は出力ノードP2+、P2-にそれぞれ接続される。バイポーラトランジスタ６０３,６０４のエミッタはインダクタ６０９を介して接地される。バイアス電圧Ｖbbは抵抗６０５,６０６を介してバイポーラトランジスタ６０３,６０４のベースに供給される。電源電圧Ｖccはインダクタ６０７,６０８を介してバイポーラトランジスタ６０３,６０４のコレクタに供給される。高周波半導体装置６０１のｎ型シリコン層はインダクタ６１０を介して接地される。高周波半導体装置６０２のｎ型シリコン層はインダクタ６１１を介して接地される。
【０１１３】
第５の実施形態の高周波半導体回路の動作が説明される。
【０１１４】
入力ノードP1+、P1-に入力された逆相信号は、バイポーラトランジスタ６０３,６０４で増幅されて出力ノードP2+、P2-に出力される。一方、入力ノードP1+、P1-に入力された同相信号は、インダクタ６０９を適切なインダクタンス値に設定することにより、バイポーラトランジスタ６０３,６０４で減衰されて出力ノードP2+、P2-に出力される。これにより第５の実施形態の高周波半導体回路は差動増幅回路として動作する。
【０１１５】
第５の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、入力ノードP1+、P1-に入力された差動信号がバイポーラトランジスタ６０３,６０４のベースの配線からシリコン基板に漏洩することによる損失が低減される。これにより、差動増幅回路の雑音特性が改善される。
【０１１６】
第５の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、バイポーラトランジスタ６０３,６０４のコレクタから出力される差動信号がバイポーラトランジスタ６０３,６０４のコレクタの配線からシリコン基板に漏洩することに起因する損失が低減される。これにより、差動増幅回路の出力電力損失が低減される。
【０１１７】
第５の実施形態の高周波半導体回路は、高周波半導体装置６０１,６０２のｎ型シリコン層に電荷が溜まらず、高周波半導体装置６０１,６０２のｎ型シリコン層の直流電位がグラウンドの電位に固定される。
【０１１８】
第５の実施形態の高周波半導体回路は、バイポーラトランジスタ６０３,６０４のコレクタから出力される差動信号が高周波半導体装置６０２のｎ型シリコン層や高周波半導体装置６０１のｎ型シリコン層を介してバイポーラトランジスタ６０３,６０４のベースに漏洩する可能性がある。しかしながら、このような信号の漏洩は、インダクタ６１０,６１１およびグラウンドにより低減される。これにより差動増幅回路の安定性が改善される。
【０１１９】
第５の実施形態によれば、差動増幅装置の入出力部に第1〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して差動増幅回路の入出力に接続されることにより、差動増幅回路の雑音特性が改善される。これにより、差動増幅装置の出力電力損失が低減され、その安定性が改善される。
【０１２０】
インダクタ６１０,６１１が除去されたうえで、第1〜第３の実施形態による高周波半導体装置６０１,６０２のｎ型シリコン層が、それぞれシリコン酸化膜などからなる絶縁体で覆われてもよい。
【０１２１】
インダクタ６１０,６１１にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１２２】
インダクタ６１０,６１１の代わりに不純物を注入したポリシリコン等からなる抵抗が用いられてもよい。インダクタ６１０,６１１の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。インダクタ６１０,６１１の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ６１０,６１１の代わりに積層基板に内蔵されたインダクタが用いられてもよい。
【０１２３】
（第６の実施形態）
図１１を参照して本発明の第６の実施形態に従う高周波半導体回路の構成例が説明される。７０１,７０２,７０３は、第1〜第３の実施形態による高周波半導体装置、７０４,７０５,７０６,７０７,７０８,７０９はバイポーラトランジスタ、７１０,７１１,７１２,７１３は抵抗、７１４,７１５,７１６,７１７,７１８,７１９はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタを示す。上記回路要素により、周波数変換回路部７２０の一例が構成される。
【０１２４】
入力ノードP1+、P1-は高周波半導体装置７０１の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置７０１の第1、第２の配線出力はバイポーラトランジスタ７０４,７０５のベースにそれぞれ入力される。バイポーラトランジスタ７０４のコレクタはバイポーラトランジスタ７０６,７０８のエミッタに接続される。バイポーラトランジスタ７０５のコレクタはバイポーラトランジスタ７０７,７０９のエミッタに接続される。バイポーラトランジスタ７０６,７０７のコレクタは高周波半導体装置７０３の第１の配線入力に接続される。バイポーラトランジスタ７０８,７０９のコレクタは高周波半導体装置７０３の第２の配線入力に接続される。高周波半導体装置７０３の第1、第２の配線出力は出力ノードP3+、P3-にそれぞれ接続される。入力ノードP2+、P2-は高周波半導体装置７０２の第1、第２の配線入力にそれぞれ接続される。高周波半導体装置７０２の第1の配線出力はバイポーラトランジスタ７０６,７０９のベースに入力される。高周波半導体装置７０２の第２の配線出力はバイポーラトランジスタ７０７,７０８のベースに入力される。バイポーラトランジスタ７０４,７０５のエミッタはインダクタ７１６を介して接地される。バイアス電圧Ｖbb1は抵抗７１０,７１１を介してバイポーラトランジスタ７０４,７０５のベースに供給される。バイアス電圧Ｖbb2は、抵抗７１２を介してバイポーラトランジスタ７０６,７０９のベースに供給される。バイアス電圧Ｖbb2は、抵抗７１３を介してバイポーラトランジスタ７０７,７０８のベースに供給される。電源電圧Ｖccはインダクタ７１４を介してバイポーラトランジスタ７０６,７０７のコレクタに供給される。電源電圧Ｖccは、インダクタ７１５を介してバイポーラトランジスタ７０８,７０９のコレクタに供給される。高周波半導体装置７０１のｎ型シリコン層はインダクタ７１７を介して接地される。高周波半導体装置７０２のｎ型シリコン層はインダクタ７１８を介して接地される。高周波半導体装置７０３のｎ型シリコン層はインダクタ７１９を介して接地される。
【０１２５】
第６の実施形態の高周波半導体回路の動作が説明される。
【０１２６】
入力ノードP1+、P1-に入力された逆相信号１は、バイポーラトランジスタ７０４,７０５で増幅されたのち、バイポーラトランジスタ７０６〜７０９に入力される。一方、入力ノードP2+、P2-に入力された逆相信号２は、バイポーラトランジスタ７０６ないし７０９に入力される。バイポーラトランジスタ７０６〜７０９では、逆相信号１の周波数と逆相信号２の周波数との和または差の周波数の逆相信号が強調されて出力ノードP3+、P3-から出力される。入力ノードP1+、P1-に入力される同相信号は、インダクタ７１６を適切なインダクタンス値とすることにより、バイポーラトランジスタ７０４,７０５で減衰される。減衰された同相信号はバイポーラトランジスタ７０６〜７０９に入力される。これにより、第６の実施形態の高周波半導体回路は差動周波数変換回路として動作する。
【０１２７】
第６の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、入力ノードP1+、P1-に入力される差動信号がバイポーラトランジスタ７０４,７０５のベース配線からシリコン基板に漏洩しくにくくなる。そのため、損失が低減される。これによって差動周波数変換回路の雑音特性が改善される。
【０１２８】
第６の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、入力ノードP2+、P2-に入力された逆相信号がバイポーラトランジスタ７０６〜７０９のベース配線からシリコン基板に漏洩しにくくなる。そのため、損失が低減される。これによって差動周波数変換回路の雑音特性が改善される。
【０１２９】
第６の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、バイポーラトランジスタ７０６〜７０９のコレクタから出力される差動信号がバイポーラトランジスタ７０６ないし７０９のコレクタの配線およびボンディングパッドからシリコン基板に漏洩しにくくなる。そのため、損失が低減される。これによって、差動周波数変換回路の出力電力損失が低減される。
【０１３０】
第６の実施形態の高周波半導体回路は、高周波半導体装置７０１,７０２,７０３のｎ型シリコン層に電荷が溜まらず、高周波半導体装置７０１,７０２,７０３のｎ型シリコン層の直流電位がグラウンドの電位に固定される。
【０１３１】
第６の実施形態の高周波半導体回路は、高周波半導体装置７０１,７０２,７０３のｎ型シリコン層が互いにインダクタ７１７,７１８,７１９およびグラウンドを介して接続されることにより、入力ノードP1+、P1-、入力ノードP2+、P2-および出力ノードP3+、P3-のアイソレーションが改善される。
【０１３２】
第６の実施形態によれば、差動周波数変換回路の入出力部に、第1〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して互いに接続されることにより、差動周波数変換回路の雑音特性が改善される。これにより、差動周波数変換回路の出力電力損失が低減され、各入出力ノードのアイソレーションが改善される。
【０１３３】
インダクタ７１７,７１８,７１９が除去されたうえで、第1〜第３の実施形態による高周波半導体装置７０１,７０２,７０３のｎ型シリコン層が、それぞれシリコン酸化膜などからなる絶縁体で覆われてもよい。
【０１３４】
インダクタ７１７,７１８,７１９にＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１３５】
インダクタ７１７,７１８,７１９の代わりに不純物を注入したポリシリコン等からなる抵抗が用いられてもよい。インダクタ７１７,７１８,７１９の代わりに金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路が用いられてもよい。インダクタ７１７,７１８,７１９の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ７１７,７１８,７１９の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【０１３６】
（第７の実施形態）
図１２を参照して本発明の第７の実施形態に従う高周波半導体回路の構成例が説明される。８０１は本発明の第1〜第３の実施形態による高周波半導体装置、８０２,８０３,８１４,８１５はバイポーラトランジスタ、８０４はバラクタダイオード、８０５,８１１,８１２,８１９,８２０,８２１はＡｌ、あるいはCｕ等の金属膜よりなる渦巻き型配線等で構成されたインダクタ、８０６,８０７,８０８,８１３,８１４はキャパシタ、８０９,８１０,８１７,８１８は抵抗を示す。上記回路要素により、発振回路部８２０の一例が構成される。
【０１３７】
バラクタダイオード８０４およびインダクタ８０５は並列に接続される。バラクタダイオード８０４およびインダクタ８０５の両端はバイポーラトランジスタ８０２,８０３のベースにそれぞれ接続される。キャパシタ８０６はバイポーラトランジスタ８０２,８０３のエミッタの間に挿入される。キャパシタ８０７はバイポーラトランジスタ８０２のエミッタとベースとの間に挿入される。キャパシタ８０８はバイポーラトランジスタ８０３のエミッタとベースとの間に挿入される。バイポーラトランジスタ８０２のエミッタはキャパシタ８１３を介してバイポーラトランジスタ８１５のベースに接続される。バイポーラトランジスタ８０３のエミッタはキャパシタ８１４を介してバイポーラトランジスタ８１６のベースに接続される。バイポーラトランジスタ８０２,８０３のコレクタはそれぞれ高周波半導体装置８０１の第１、第２の配線入力に接続される。高周波半導体装置８０１の第１、第２の配線出力は出力ノードP+、P-に接続される。バイポーラトランジスタ８０２,８０３のコレクタとバイポーラトランジスタ８１４,８１５のエミッタとはすべて互いに接続される。バイポーラトランジスタ８０２,８０３のエミッタはそれぞれインダクタ８１１,８１２を介して接地される。バイアス電圧Ｖbb１は抵抗８０９,８１０を介してバイポーラトランジスタ８０２,８０３のベースにそれぞれ接続される。バイアス電圧Ｖbb２は抵抗８１７,８１８を介してバイポーラトランジスタ８１４,８１５のベースにそれぞれ接続される。電源電圧Ｖccはインダクタ８１９,８２０を介してバイポーラトランジスタ８１４,８１５のコレクタに接続される。高周波半導体装置８０１のｎ型シリコン層はインダクタ８２１を介して接地される。
【０１３８】
第７の実施形態の高周波半導体回路の動作が説明される。
【０１３９】
バラクタダイオード８０４,インダクタ８０５、キャパシタ８０６ないし８０８は共振回路を形成している。バイポーラトランジスタ８０２,８０３で増幅されてエミッタに向けて出力された信号の一部はこの共振回路に入力される。この信号の特定の周波数成分だけがバイポーラトランジスタ８０２,８０３のベースに正帰還される。
【０１４０】
第７の実施形態の高周波半導体装置は差動発振回路として動作する。バイポーラトランジスタ８０２,８０３のエミッタに出力された信号の一部はさらにバイポーラトランジスタ８１５,８１６で増幅される。増幅された信号は出力ノードP1+、P1-に出力される。
【０１４１】
第７の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、差動発振回路から出力された逆相信号が配線からシリコン基板に漏洩しにくくなる。そのため損失が低減される。これにより差動発振回路の雑音特性が改善される。
【０１４２】
第７の実施形態の高周波半導体回路は、従来の高周波半導体回路に比べて、差動発振回路から出力された同相信号成分が高周波半導体装置８０１で減衰されやすくなる。これにより、外乱に強い差動発振回路が実現される。
【０１４３】
第７の実施形態の高周波半導体回路は、差動発振回路としてのバイポーラトランジスタ８０２,８０３とバッファ増幅回路としてのバイポーラトランジスタ８１５,８１６とが電流を共有する。これにより、低消費電流の発振回路が実現される。
【０１４４】
第７の実施形態では、差動発振回路の出力部に第1の実施形態〜第３の実施形態の高周波半導体装置を用いている。そのため、その高周波半導体装置のｎ型シリコン層がインダクタを介して接地されることにより、低雑音で外乱に強い差動発振回路が実現される。
【０１４５】
（第８の実施形態）
図１３を参照して本発明の第８の実施形態に従う高周波半導体回路の構成例が説明される。１５０１は本発明の第1〜３の実施形態による高周波半導体装置、１５０２は差動増幅回路、１５０３は差動周波数変換回路を示す。入力ノードP1+、P1-は第１の差動増幅回路１５０２の入力に接続される。第１の差動増幅回路１５０２の出力は高周波半導体装置１５０１の入力に接続される。高周波半導体装置１５０１の出力は第２の差動増幅回路１５０３の入力に接続される。第２の差動増幅回路１５０３の出力は出力ノードP2+、P2-に接続される。
【０１４６】
第８の実施形態の高周波半導体回路は、従来の高周波半導体装置に比べて、逆相信号が第１の差動増幅回路１５０２と第２の差動増幅回路１５０３との間の配線からシリコン基板に漏洩することによる損失が低減される。
【０１４７】
第８の実施形態によれば、複数の差動回路を接続する配線に本発明の第1〜３の実施形態による高周波半導体装置が用いられることにより、逆相信号がシリコン基板に漏洩することによる損失が低減される。
【０１４８】
（第９の実施形態）
図１４Ａおよび図１４Ｂを参照して第９の実施形態による高周波半導体装置の構成例が説明される。導電性のシリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に導電体層であるｎ型シリコン層１０３が形成される。ｎ型シリコン層１０３の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる引き出し配線１６２１,１６２６が形成される。引き出し配線１６２１,１６２６の表面は、端子部１６２１ａ,１６２６ａを残して第３の絶縁層３１２で被覆される。端子部１６２１ａ,１６２６ａ上にタングステン等よりなるプラグ１６２２,１６２３がそれぞれ埋め込まれる。第３の絶縁層３１２の上面にインダクタを構成するＡｌ、あるいはCｕ等の金属膜よりなる第１、第２の渦巻き型配線１６２４,１６２５が形成される。配線１６２４,１６２５の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、第１、第２の渦巻き型配線１６２４,１６２５は図１４の対称面に対して面対称に形成される。
【０１４９】
第１、第２の渦巻き型配線１６２４,１６２５の内周端に内部端子１６２４ａ,１６２５ａが設けられる。内部端子１６２４ａ,１６２５ａは、プラグ１６２２,１６２３を介して引き出し配線１６２１の端子部１６２１ａ,１６２６ａに接続する。ｎ型シリコン層１０３には、切り欠き１０３ｂが形成される。切り欠き１０３ｂの一部は、第１、第２の渦巻き型配線１６２４,１６２５の中心から放射状に形成される。また、切り欠き１０３ｂの他の一部は、互いに直交する方向に沿って形成される。
【０１５０】
この場合、下側絶縁層１０２は、ｎ型シリコン層（導電体層）１０３を、ｐ型シリコン基板１０１に対して電気的に絶縁する。下側絶縁層１０２は第１の絶縁層を構成する。下側絶縁層１０２と上側絶縁層１０４とは、第１、第２の渦巻き型配線１６２４，１６２５を、ｎ型シリコン層（導電体層）１０３とｐ型シリコン基板１０１とに対して電気的に絶縁する。上側絶縁層１０４と下側絶縁層１０２とは第２の絶縁層を構成する。
【０１５１】
第９の実施形態の高周波半導体装置は、図１と同様に、接地されていない第１、第２の渦巻き型配線１６２４,１６２５からｎ型シリコン層１０３に漏洩する差動信号は仮想グラウンドに流れる。ｎ型シリコン層１０３が第３の絶縁層３１２によりグラウンドと分離されているため、第１の渦巻き型配線１６２４、および第２の渦巻き型配線１６２５から漏洩する同相信号は、ｐ型シリコン基板１０１に流れる。そのため、同相信号はｐ型シリコン基板１０１の抵抗成分で減衰される。
【０１５２】
第９の実施形態の高周波半導体装置の場合、従来の高周波半導体装置に比べて、信号が渦巻き型配線からシリコン基板に漏洩しにくい。そのため、信号の漏洩が減少する分、損失が低減される。
【０１５３】
ｎ型シリコン層１０３に放射状の切り欠き１０３ｂを形成することにより、ｎ型シリコン層１０３における渦電流損が低減される。
【０１５４】
差動のオンチップインダクタの下層にｎ型シリコン層１０３に放射状の切り欠き１０３ｂが形成されることにより、シリコン基板への信号漏洩による損失およびｎ型シリコン層における渦電流による損失が低減される。このように、第９の実施形態では、損失の小さい差動オンチップインダクタが実現される。
【０１５５】
導電体層１０３と、第１、第２の渦巻き型配線１６２４,１６２５とは、その形成位置が上下逆であってもよい。ｎ型シリコン層１０３は、第1、第２の渦巻き型配線１６２４,１６２５の近傍に配置されれば、前述と同様の効果が発揮される。これは、両渦巻き型配線１６２４,１６２５に流れる高周波信号の電界がｎ型シリコン層１０３に集中することにより、ｐ型シリコン基板１０１への漏洩が減少するためである。
【０１５６】
図６に示される構成がとられてもよい。第１、第２の導電体層１８１１,１８１２は、第１、第２の渦巻き型配線１６２４,１６２５の近傍に配置すれば、前述と同様の効果が得られる。
【０１５７】
第９の実施形態においては、３相あるいは４相の渦巻き型配線が用いられてもよい。３相の渦巻き型配線が用いられる場合は１２０ーずつズレた信号を流し、４相の渦巻き型配線が用いられる場合は９０ーずつズレた信号を流すことにより、同様の効果が得られる。
【０１５８】
第９の実施形態の場合、３本以上の複数の渦巻き型配線に交互に同相信号と逆相信号が流されてもよい。第９の実施形態では、複数の配線に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流されるのが好ましい。しかしながら、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明の構成では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられる。そのため、第９の実施形態の構成では、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。また、逆相成分がｐ型シリコン基板１０１の抵抗成分で損失するのは低減される。
【０１５９】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【０１６０】
下側絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１のＰＮ接合に生じる空乏層が下側絶縁層１０２と同様の機能を発揮する。
【０１６１】
ｎ型シリコン層１０３はＡｌまたはCｕ等の金属膜よりなる渦巻き型配線等のインダクタを介して接地されてもよい。インダクタにＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１６２】
ｎ型シリコン層１０３は不純物を注入したポリシリコン等からなる抵抗を介して接地されてもよい。ｎ型シリコン層１０３は金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路を介して接地されてもよい。インダクタ８２１の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ８２１の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【０１６３】
（第１０の実施形態）
図１５Ａおよび図１５Ｂを参照して本発明の第１０の実施形態に従う高周波半導体装置の構成例が説明される。導電性のシリコン基板１０１の表面は、下側絶縁層１０２で被覆される。下側絶縁層１０２の表面に導電体層であるｎ型シリコン層１０３が形成される。ｎ型シリコン層１０３の表面は、上側絶縁層１０４で被覆される。上側絶縁層１０４の表面にＡｌまたはCｕ等の金属膜よりなる下部極板１７４１,１７４２が形成される。下部極板１７４１,１７４２の上部にＳｉＯ２またはＳｉＮ等からなる誘電体層１７４３,１７４４が形成される。誘電体層１７４３,１７４４の上部にＡｌまたはCｕ等の金属膜よりなる上部極板１７４５,１７４６が形成される。上部極板１７４５,１７４６の表面は、端子部１７４５ａ,１７４６ａを残して、表面側絶縁層３１２で被覆される。端子部１７４５ａ,１７４６ａ上にタングステン等よりなるプラグ１７４７,１７４８がそれぞれ埋め込まれる。表面側絶縁層３１２の上面にＡｌ、あるいはCｕ等の金属膜よりなる配線１７４９,１７５０が形成される。配線１７４９,１７５０の上面に保護層１０７が形成される。ｐ型シリコン基板１０１はグラウンド（図示せず）に接続される。ｎ型シリコン層１０３、下部極板１７４１,１７４２、誘電体１７４３,１７４４、上部極板１７４５,１７４６は図１５の対称面に対して面対称に形成される。
【０１６４】
この場合、下側絶縁層１０２は第１の絶縁層を構成する。上側絶縁層１０４は第２の絶縁層を構成する。下部極版１７４１,１７４２は第１の配線を構成する。上部極版１７４５,１７４６は第２の配線を構成する。
【０１６５】
第１０の実施形態の高周波半導体装置は、図１と同様に、接地されていない下部極板１７４１,１７４２からｎ型シリコン層１０３に漏洩する逆相信号は仮想グラウンドに流れる。ｎ型シリコン層１０３が第３の絶縁層３１２によりグラウンドと分離されているため、下部極板１７４１,１７４２から漏洩する同相信号は、ｐ型シリコン基板１０１に流れ、ｐ型シリコン基板１０１の抵抗成分で減衰される。
【０１６６】
第１０の実施形態の高周波半導体装置の場合、従来の高周波半導体装置に比べて、オンチップキャパシタの下部電極からシリコン基板に漏洩することによる損失が低減される。
【０１６７】
第１０の実施形態では、差動のオンチップキャパシタの下層にｎ型シリコン層１０３が形成されていることにより、ｐ型シリコン基板１０３への漏洩による損失が低減された差動オンチップキャパシタが実現される。
【０１６８】
第１０の実施形態では、３相あるいは４相の平行平板電極が用いられてもよい。３相の平行平板電極が用いられる場合は１２０ーずつズレた信号を流し、４相の平行平板電極が用いられる場合は９０ーずつズレた信号を流すことにより、同様の効果が得られる。
【０１６９】
第１０の実施形態の場合、３本以上の複数の平行平板電極に交互に同相信号と逆相信号が流されてもよい。
【０１７０】
第１０の実施形態では、複数の平行平板電極に対し、逆相信号、同相信号、あるいは均等に異なる位相の信号が流されるのが好ましい。しかしながら、前記以外の位相ズレの信号が流されても同様の効果が得られる。本発明の構成では、位相のズレた信号は、大きな同相信号と小さな逆相信号との組み合わせ、あるいは小さな同相信号と大きな逆相信号との組み合わせであると考えられ。そのため、第１０の実施形態の構成では、同相成分はｐ型シリコン基板１０１の抵抗成分で減衰される。また、逆相成分がｐ型シリコン基板１０１の抵抗成分で損失するのは低減される。
【０１７１】
ｎ型シリコン層１０３の代わりに不純物濃度の濃いｐ型シリコンまたはＡｌまたはCｕ等の金属膜よりなる配線が用いられてもよい。
【０１７２】
下側絶縁層１０２がない構成でも同様に実施可能である。この場合、ｎ型シリコン層１０３とｐ型シリコン基板１０１のＰＮ接合に生じる空乏層が第1の絶縁層１０２と同様の機能を発揮する。
【０１７３】
ｎ型シリコン層１０３はＡｌまたはCｕ等の金属膜よりなる渦巻き型配線等のインダクタを介して接地されてもよい。インダクタにＭＩＭキャパシタまたはＭＯＳキャパシタが並列に接続されてもよい。このとき、インダクタとキャパシタの共振周波数は第１の配線および第２の配線を流れる信号と同じ周波数帯であることが望ましい。
【０１７４】
ｎ型シリコン層１０３は不純物を注入したポリシリコン等からなる抵抗を介して接地されてもよい。ｎ型シリコン層１０３は金属配線等からなる信号の波長の４分の１の奇数倍の線路長を有する分布定数線路を介して接地されてもよい。インダクタ８２１の代わりにチップサイズパッケージ（ＣＳＰ）の再配線層で構成したインダクタが用いられてもよい。インダクタ８２１の代わりに積層基板に内蔵したインダクタが用いられてもよい。
【０１７５】
【発明の効果】
以上説明したように、本発明の高周波半導体装置によれば、配線の近傍に導電体層を形成することにより、配線に流れる差動信号が半導体基板の抵抗成分によって損失するのを低減させることができるとともに、配線に流れる同相信号を半導体基板において減衰させることができる、という効果を有する。
【図面の簡単な説明】
【図１】 図１Ａは、本発明の第１の好ましい実施形態に従う高周波半導体装置の第1の構成例の平面図であり、図１Ｂは、図１ＡのＡ−Ａ’線に沿う断面図である。
【図２】 図２Ａは、本発明の第１の実施形態の高周波半導体装置の第２の構成例の平面図であり、図２Ｂは、図２ＡのＡ−Ａ’線に沿う断面図である。
【図３】 本発明の第１の実施形態の高周波半導体装置の第３の構成例の断面図である。
【図４】 本発明の第１の実施形態の高周波半導体装置の第４の構成例の断面図である。
【図５】 本発明の第１の実施形態の高周波半導体装置の第５の構成例の断面図である。
【図６】 図６Ａは、本発明の第１の実施形態の高周波半導体装置の第６の構成例の平面図であり、図６Ｂは、図６ＡのＡ−Ａ’線に沿う断面図である。
【図７】 図７Ａは、本発明の第２の好ましい実施形態に従う高周波半導体装置の構成例の平面図であり、図７Ｂは、図７ＡのＡ−Ａ’線に沿う断面図である。
【図８】 図８Ａは、本発明の第３の好ましい実施形態に従う高周波半導体装置の構成例の平面図であり、図８Ｂは、図８ＡのＡ−Ａ’線に沿う断面図である。
【図９】 本発明の第４の好ましい実施形態に従う高周波半導体回路図である。
【図１０】 本発明の第５の好ましい実施形態に従う高周波半導体回路図である。
【図１１】 本発明の第６の好ましい実施形態に従う高周波半導体回路図である。
【図１２】 本発明の第７の好ましい実施形態に従う高周波半導体回路図である。
【図１３】 本発明の第８の好ましい実施形態に従う高周波半導体回路図である。
【図１４】 図１４Ａは、本発明の第９の好ましい実施形態に従う高周波半導体装置の構成例の平面図であり、図１４Ｂは、図１４ＡのＡ−Ａ’線に沿う断面図である。
【図１５】 図１５Ａは、本発明の第１０の好ましいの実施形態に従う高周波半導体装置の構成例を説明する平面図であり、図１５Ｂは、図１５ＡのＡ−Ａ’線に沿う断面図である。
【図１６】 図１６Ａは、従来の高周波半導体装置の構成例の平面図であり、図１６Ｂは、図１６ＡのＡ−Ａ’線に沿う断面図である。
【図１７】 図１７Ａは、他の従来の高周波半導体装置の構成例の平面図であり、図１７Ｂは、図１７ＡのＡ−Ａ’線に沿う断面図である。
【図１８】 図１７の高周波半導体装置における課題を示す断面図である。
【符号の説明】
１０１ ｐ型シリコン基板 １０２ 下側絶縁層
１０３ ｎ型シリコン層 １０４ 上側絶縁層
１０５ 第１の配線 １０６ 第２の配線
１０７ 保護層 ２１１ ２１２ ボンディングパッド
３１１ 引き出し配線 ３１２ 第３の絶縁層
３１３ プラグ ３１４ ４２４ ４２５ 渦巻き型配線
４２１ 引き出し配線 ４２２ ４２３ プラグ
５０３ ５０４ ５０５ ＦＥＴ
６０３ ６０４ ７０４ ７０５ ７０６ ７０７ ７０８ ７０９ ８０２ ８０３ ８１５ ８１６ バイポーラトランジスタ
６０５ ６０６ ７１０ ７１１ ７１２ ７１３ ８０９ ８１０ ８１７ ８１８ 抵抗
５０６ ５０７ ６０７ ６０８ ６０９ ６１０ ６１１ ７１４ ７１５ ７１６ ７１７ ７１８ ７１９ ８０５ ８１１ ８１２ ８１９ ８２０ ８０６ ８０７ ８０８ ８１３ ８１４ キャパシタ
８０４ バラクタダイオード ８２１ インダクタ
１４０８ 表面側絶縁層 １４１１ 第１の配線
１４１２ 第２の配線 １４１３ 第３の配線
１４１４ 第４の配線 １８０８ 表面側絶縁層
１８１１ 第１のｎ型シリコン層 １８１２ 第２のｎ型シリコン層
Claims (14)
- 半導体基板と、前記半導体基板上に設けられた導電体層と、前記導電体層を、前記半導体基板に対して電気的に絶縁する第１の絶縁層と、前記半導体基板上に設けられてＮ相（ただしＮは２以上の正の整数）の信号が供給されるＮ本の配線と、前記配線を、前記導電体層と前記半導体基板とに対して電気的に絶縁する第２の絶縁層と、前記導電体層と接地との間に前記導電体層と前記接地との間に流れる高周波成分を分離する高周波信号分離部と、が備えられ、前記導電体層の一方面側にＮ1本（ただし、Ｎ1はＮ以下の０または正の整数）の前記配線が設けられ、前記導電体層の他方面側にＮ2本（ただし、Ｎ2は、Ｎ1＋Ｎ2＝Ｎとなる０または正の整数）の前記配線が設けられている、ことを特徴とする高周波半導体装置。
- 前記配線は、前記半導体基板上で前記導電体層に対向して設けられた渦巻き型配線であり、前記渦巻き型配線に対向する前記導電体層の部位には切り欠きが設けられており、この切り欠きは、前記渦巻き型配線に対向する部位を中心にして放射線状に設けられていることを特徴とする請求項１記載の高周波半導体装置。
- 前記配線は、前記導電体層に対向して設けられた第１の配線と、前記第１の配線上に設けられた誘電体層と、前記誘電体層上で前記第１の配線に対向して設けられた第２の配線とで構成されることを特徴とする請求項１記載の高周波半導体装置。
- 前記高周波信号分離部は絶縁体であることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
- 前記高周波信号分離部は抵抗体であることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
- 前記高周波信号分離部はインダクタであることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
- 前記高周波信号分離部は、インダクタとキャパシタとが並列に接続された構成であり、この高周波信号分離部の共振周波数は前記配線に供給される信号の周波数帯であることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
- 前記高周波信号分離部は、前記配線に供給される信号の波長の４分の１の奇数倍の線路長を有する分布定数線路であることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
- 前記配線どうしの間にインダクタが接続されていることを特徴とする請求項１記載の高周波半導体装置。
- 請求項１〜８のいずれかに記載の高周波半導体装置を複数備え、各高周波半導体装置の前記導電体層どうしが、前記導電体層と前記接地との間に流れる高周波成分を分離する前記高周波信号分離部を介して接続されていることを特徴とする高周波半導体回路。
- 請求項１〜９のいずれかに記載の高周波半導体装置の少なくとも２つと、スイッチ回路部とを備え、前記少なくとも２つの高周波半導体装置は、前記スイッチ回路部を介して接続されており、前記スイッチ回路部は、制御電圧に基づいて前記少なくとも２つの高周波半導体装置間を電気的に隔離する制御を行う回路部であることを特徴とする高周波半導体回路。
- 請求項１〜９のいずれかに記載の高周波半導体装置の少なくとも２つと、増幅回路部とを備え、前記少なくとも２つの高周波半導体装置は前記増幅回路部を介して接続されており、前記増幅回路部は、前記少なくとも２つの高周波半導体装置の内の入力ノードに接続された高周波半導体装置から入力される信号を増幅して、前記少なくとも２つの高周波半導体装置の内の出力ノードに接続された高周波半導体装置に出力する回路部であることを特徴とする高周波半導体回路。
- 請求項１〜９のいずれかに記載の高周波半導体装置の少なくとも３つと、周波数変換回路部とを備え、前記高周波半導体装置は前記周波数変換回路部に接続されており、前記周波数変換回路部は、前記高周波半導体装置のうち、少なくとも２つの高周波半導体装置から入力される入力信号を周波数変換して、残りの高周波半導体装置に出力する回路部であることを特徴とする高周波半導体回路。
- 請求項１〜９のいずれかに記載の高周波半導体装置と、前記高周波半導体装置に接続された発振回路部とを備えることを特徴とする高周波半導体回路。
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