JP4933036B2 - 差動容量素子、差動アンテナ素子及び差動共振素子 - Google Patents

Description

本発明は、差動容量素子、差動アンテナ素子及び差動共振素子に関し、より特定的には、半導体基板上に形成される差動容量素子、差動アンテナ素子及び差動共振素子に関する。

近年、半導体プロセスの微細化及び高周波化が進み、差動発振回路が半導体に集積されるようになってきた。図１７は、一般的な差動発振回路７の構成を示す模式図である。図１７において、差動発振回路７は、発振用の第１及び第２のトランジスタ１００１及び１００２と、差動容量素子を構成しかつ直流成分をカットするための第１及び第２の容量素子１００３及び１００４と、共振用の第１及び第２の可変容量素子１００５及び１００６と、共振用の第１及び第２のインダクタンス１００７及び１００８と、定電流源１００９とを備える。

上記差動発振回路７には、Ｖｃｃ端子を介して、第１及び第２のインダクタンス１００７及び１００８に直流電流が与えられる。直流電流は、第１及び第２のトランジスタ１００１及び１００２に与えられ、その後、定電流源１００９を通じてグランドに流れる。第１のトランジスタ１００１は、正帰還がかかるよう接続されており、第１の可変容量素子１００５及び第１のインダクタンス１００７の回路定数で決まる発振周波数を有する差動信号を構成する同相信号及び逆相信号の一方を生成する。第２のトランジスタ１００２は、第１のトランジスタ１００１と同様に動作するが、同相信号及び逆相信号の他方を生成する。生成された正相信号は、Ｖｏ＋端子及びＶｏ−端子のいずれか一方から、生成された逆相信号はいずれか他方から出力される。

しかしながら、上記差動発振回路７では、発振周波数が高くなればなるほど、第１の容量素子１００３の寄生容量Ｃｐａ及び寄生抵抗Ｒｐａ（図１７の点線部分参照）の影響が大きくなり、その結果、第１の可変容量素子１００５及び第１のインダクタンス１００７による共振の鋭さが鈍くなる。つまり、共振の鋭さを示す指標であるＱ値が悪くなるという問題点があった。なお、第２の可変容量素子１００６及び第２のインダクタンス１００８による共振の鋭さも同様に鈍くなる。

ここで、図１８Ａは、半導体基板上に集積された差動容量素子（第１の容量素子１００３及び第２の容量素子１００４）の構造を示す上面図である。また、図１８Ｂは、図１８Ａに示す鉛直面Ａ−Ａ’で第１の容量素子１００３及び第２の容量素子１００４を切断した時の断面図である。図１８Ａ及び図１８Ｂにおいて、第１の容量素子１００３及び第２の容量素子１００４は、Ｐ型シリコンに代表される半導体基板１０２０上の層間膜１０１９内に形成される。ここで、層間膜１０１９は典型的には酸化シリコンからなる。より具体的には、第１の容量素子１００３は、典型的にはアルミニウムからなるメタル配線で形成された上部電極１０１５及び下部電極１０１６を含む。これら上部電極１０１５及び下部電極１０１６は、鉛直方向に所定の間隔を空けて平行に配置される。第２の容量素子１００４は、第１の容量素子１００３と同じ材質からなり、上部電極１０１５及び下部電極１０１６を予め定められた鉛直面Ｂ−Ｂ’を基準として対称な位置に形成される上部電極１０１７及び下部電極１０１８を含む。

上記第１の容量素子１００３及び上記第２の容量素子１００４では、層間膜１０１９において、下部電極１０１６及び１０１８のそれぞれと半導体基板１０２０との間に、上述したような寄生容量が発生する。さらに、半導体基板１０２０には、上述のような寄生抵抗が発生する。これら寄生成分の内、特に、半導体基板１０２０に発生する寄生抵抗が、共振回路のＱ値に影響を与える。

以上の寄生抵抗を抑えるために、下記のような差動容量素子（以下、従来の差動容量素子と称する）が提案されている。図１９Ａは、従来の差動容量素子の構造を模式的に示す上面図である。また、図１９Ｂは、図１９Ａに示す鉛直面Ａ−Ａ’で第１の容量素子１００３及び第２の容量素子１００４を切断した時の断面図である。図１９Ａ及び図１９Ｂにおいて、従来の差動容量素子は、シールド板１０２１をさらに備える点で、図１８Ａ及び図１８Ｂに示されるものと相違する。それ以外に、両差動容量素子の間に相違点は無いので、図１９Ａ及び図１９Ｂにおいて、図１８Ａ及び図１８Ｂに示されるものに相当する構成には同一の参照符号を付け、それぞれの説明を省略する。

シールド板１０２１は、アルミニウムに代表される導電性の材料からなる板状の構造部材であって、下部電極１０１６及び１０１８と半導体基板１０２０の間に配置される。より具体的には、下部電極１０１６及び１０１８の双方をシールド板１０２１に鉛直上方向から投影した場合に、投影された下部電極１０１６及び１０１８がシールド板１０２１の外形線内に含まれるような形状を、シールド板１０２１は有する。また、シールド板１０２１は、前述の鉛直面Ｂ−Ｂ’を基準として対称な形状を有している。以上のようなシールド板１０２１により、層間膜１０１９の寄生容量は増加するが、半導体基板１０２０の寄生抵抗は減少する（例えば特許文献１を参照）。

以上の従来の差動容量素子を図１７の差動発振回路７に応用すると、各共振回路による共振の鋭さを改善することができる。具体的には、図２０の等価回路に示すように、下部電極１０１６とシールド板１０２１の間の寄生容量Ｃｐａ１、下部電極１０１８とシールド板１０２１の間の寄生容量Ｃｐａ２と、シールド板１０２１と半導体基板１０２０の間の寄生容量Ｃｐｃと、半導体基板１０２０の寄生抵抗Ｒｐｃが差動発振回路７には現れる。ここで、第１の容量素子１００３及び第２の容量素子１００４のいずれか一方には正相信号が与えられ、いずれか他方には逆相信号が与えられるので、寄生容量Ｃｐａ１及びＣｐａ２の接続点は、交流信号に対して見かけ上のグランド（以下、仮想グランドと称する）になる。その結果、寄生容量Ｃｐｃ及び寄生抵抗Ｒｐｃの共振回路に対する影響が低減される。

また、差動アンテナ素子もまた、半導体に集積されるようになってきている。ここで、図２１は、従来の平面型の差動アンテナ素子７００１の構成を示す斜視図である。図２１に示す差動アンテナ素子７００１において、２枚の平板アンテナ素子７００２及び７００３は、半導体基板の一例としてのシリコン基板７００４上に所定の間隔を空けて配置され、互いに同じ電力であるが１８０°の位相差がある同相信号及び逆相信号を出力する。これによって、差動アンテナ素子７００１は、広帯域な信号を受信可能になる（例えば非
特許文献１を参照）。

また、図２２は、従来の差動共振素子を備える平衡型高周波デバイス８００１の構成を示す模式図である。図２２において、平衡型高周波デバイス８００１は、信号が入力される入力端子ＩＮと、同相信号及び逆相信号を出力する出力端子ＯＵＴ１及びＯＵＴ２とを有する平衡型素子８００２と、差動共振素子の一例としての１／２波長共振素子８００３とを備える。１／２波長共振素子８００３は、所定の周波数を有する信号が入力されると共振し、平衡型素子８００２から出力端子側をみた同相信号成分のインピーダンスを、平衡型素子８００２から出力端子側をみた差動信号成分のインピーダンスよりも低くする。これによって、平衡型高周波デバイス８００１は、同相信号成分を抑圧し、出力信号の平衡度を向上させる（例えば特許文献２を参照）。
特開２００３−０３７１８０号公報 特開２００３−３３８７２４号公報 「Ｂｒｏａｄ−Ｂａｎｄ Ｄｕａｌ−Ｐｏｌａｒｉｚｅｄ Ｐａｔｃｈ Ａｎｔｅｎｎａｓ Ｆｅｄ ｂｙ Ｃａｐａｃｉｔｉｖｅｌｙ Ｆｅｅｄ ａｎｄ Ｓｌｏｔ−Ｃｏｕｐｌｅｄ Ｆｅｅｄ」"Ｋｉｎ−Ｌｕ Ｗｏｎｇ，Ｔｚｕｎｇ−Ｗｅｒｎ Ｃｈｉｏｕ， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＡＮＴＥＮＮＡＳ ＡＮＤ ＰＲＯＰＡＧＡＴＩＯＮ，ＶＯＬ．５０，Ｎｏ．３，ＭＡＲＣＨ ２００２ ｐｐ３４６−ｐｐ３５１"

しかしながら、上記特許文献１に開示された従来の差動容量素子を差動発振回路７に応用した場合、寄生容量Ｃｐａ１及びＣｐａ２（図２０参照）は、第１の可変容量素子１００５及び第２の可変容量素子１００６と並列接続されることと等価になる。しかも、寄生容量Ｃｐａ１及びＣｐａ２は固定値であるため、見かけ上、第１の可変容量素子１００５及び第２の可変容量素子１００６の容量変化量がそれぞれの諸元よりも小さくなり、その結果、差動発振回路７の発振周波数の範囲が狭くなるという問題点がある。

しかしながら、上記非特許文献１に開示されたような平板アンテナ素子７００２及び７００３をシリコン基板７００４上に形成する場合、配線とシリコン基板７００４との間に生じる寄生容量による結合し、さらにはシリコン基板７００４上の寄生抵抗の影響による損失が生じ、その結果、差動アンテナ素子７００１の利得が劣化するという問題点がある。

しかしながら、上記特許文献２に開示された１／２波長共振素子８００３もまた、半導体基板の一例としてのシリコン基板上に形成される場合、１／２波長共振素子８００３とシリコン基板との間に生じる寄生容量による結合し、さらにはシリコン基板上の寄生抵抗の影響による損失が生じ、その結果、１／２波長共振素子８００３の通過損失が大きくなるという問題点がある。

それ故に、本発明の第１の目的は、差動発振回路への寄生容量及び寄生抵抗の影響を抑えることが可能な差動容量素子を提供することである。
また、本発明の第２の目的は、寄生容量及び寄生抵抗の影響を抑えることが可能な差動アンテナ素子を提供することである。
また、本発明の第３の目的は、寄生容量及び寄生抵抗の影響を抑えることが可能な差動共振素子を提供することを目的とする。

上記第１の目的を達成するために、本発明の第１の局面は、差動容量素子であって、鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備える。ここで、複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の容量素子と実質的に対称な位置に形成される。また、差動容量素子はさらに、各下部電極と、半導体基板との間に配置されるシールド板を備える。ここで、各下部電極を鉛直方向からシールド板に投影した時、投影された各下部電極は、シールド板と部分的に重なりを持つ。

好ましくは、投影された各下部電極において、シールド板と重なりを持つ部分の面積は、各下部電極が有する面積の７０％以上である。さらに好ましい例として、投影された各下部電極は、シールド板からはみ出ている。他の好ましい例として、シールド板にはスリットが形成されている。ここで、さらに好ましくは、スリットは、第１の鉛直面と交差する。

また、好ましくは、シールド板には複数の貫通孔が形成されている。さらに好ましい例として、複数の貫通孔は、所定の２方向に実質的に等しい間隔に配列されている。複数の貫通孔において、互いに隣り合うもの同士の間隔は、シールド板を伝搬する定在波の半波長の整数倍に実質的に等しい。また、さらに好ましい例として、シールド板において、所定の２辺から第１の鉛直面までの長さは、定在波の半波長の整数倍と、定在波の４分の１波長との和に実質的に等しい。

また、好ましくは、複数の容量素子において、所定の２方向に隣り合う２個の容量素子の一方には、差動信号を構成する同相信号が与えられ、他方には、差動信号を構成する逆相信号が与えられる。

また、好ましくは、シールド板は、インダクタンス及び／又は抵抗素子を介して、グランドに接続される。他の好ましい例として、シールド板において、第１の鉛直面と交差する部分がグランドと接続される。

また、好ましくは、第１の下部電極又は第１の上部電極、及び第２の下部電極及び第１の上部電極のそれぞれには、少なくとも１個の可変容量素子が接続される可変容量回路に用いられる。さらに好ましくは、可変容量回路の容量変化比、及び容量素子のＱ値に基づいて、投影された各下部電極において、シールド板と重なりを持つ部分の面積は定められる。

また、例示的には、差動容量素子は差動発振回路に用いられる。他の例として、差動容量素子は、第１の下部電極及び第２の下部電極のそれぞれには、少なくとも１個のスイッチ素子が接続されるスイッチ回路に用いられる。ここで、より好ましくは、スイッチ回路がオフの時のアイソレーション、及び各容量素子のＱ値に基づいて、投影された各下部電極において、シールド板と重なりを持つ部分の面積は、各下部電極が有する面積は定められる。また、他の例として、差動容量素子は、差動スイッチ回路に用いられる。

また、好ましくは、複数の容量素子の１つ目は、半導体基板上において、第１の鉛直面を基準として、基準となる容量素子と実質的に対称な位置に形成される。また、複数の容量素子の２つ目は、半導体基板上において、第１の鉛直面に直交する第２の鉛直面を基準として、基準となる容量素子と実質的に対称な位置に形成される。さらに、複数の容量素子の３つ目は、半導体基板上において、第１及び第２の鉛直面の交線を基準として、対称な位置に形成される。

ここで、より好ましくは、複数の容量素子の内、基準となるもの及び３つ目の双方には、差動信号を構成する同相信号及び逆相信号のいずれか一方が与えられ、１つ目及び２つ目の双方には、同相信号及び逆相信号のいずれか他方が与えられる。

また、より好ましくは、シールド板には、所定の２方向に実質的に等しい間隔で配列される複数の貫通孔が形成されており、複数の貫通孔において、互いに隣り合うもの同士の間隔は、シールド板を伝搬する定在波の半波長の整数倍に実質的に等しい。さらに、シールド板は長方形状の形状を有しており、所定の２辺から第１の鉛直面までの長さ、及び他の２辺から第２の鉛直面までの長さはそれぞれ、定在波の半波長の整数倍と、定在波の４分の１波長との和に実質的に等しい。

また、上記第２の目的を達成するために、本発明の第２の局面は、差動アンテナ素子であって、半導体基板上において、第１の鉛直面を基準として、互いに実質的に対称な位置に形成される複数のアンテナ素子と、各アンテナ素子と、半導体基板との間に配置されるシールド板とを備える。ここで、各アンテナ素子を鉛直方向からシールド板に投影した時、投影された各アンテナ素子は、シールド板と部分的に重なりを持つ。

好ましくは、投影された各アンテナ素子は、シールド板からはみ出ている。他の好ましい例として、シールド板にはスリットが形成されている。ここで、さらに好ましくは、スリットは、第１の鉛直面と交差する。

また、好ましくは、シールド板には複数の貫通孔が形成されている。

また、好ましくは、複数のアンテナ素子において、所定の２方向に隣り合う２個のアンテナ素子の一方には、差動信号を構成する同相信号が与えられ、他方には、差動信号を構成する逆相信号が与えられる。

また、好ましくは、シールド板は、インダクタンス及び／又は抵抗素子を介して、グランドに接続される。他の好ましい例として、シールド板において、第１の鉛直面と交差する部分がグランドと接続される。

また、上記第３の目的を達成するために、本発明の第３の局面は、半導体基板上に形成される差動共振素子であって、第１の鉛直面を基準として、互いに実質的に対称な形状を有し、さらに、互いに実質的に対称な位置に２個の端子を有する少なくとも１個の誘電性平板と、少なくとも１個の平板と半導体基板との間に配置されるシールド板とを備える。ここで、少なくとも１個の平板を鉛直方向からシールド板に投影した時、投影された平板は、シールド板と部分的に重なりを持つ。

好ましくは、投影された少なくとも１個の平板は、シールド板からはみ出ている。他の好ましい例として、シールド板にはスリットが形成されている。ここで、さらに好ましくは、スリットは、第１の鉛直面と交差する。

また、好ましくは、シールド板には複数の貫通孔が形成されている。

また、好ましくは、少なくとも１個の平板において、一方端には、差動信号を構成する同相信号が与えられ、他方端には、差動信号を構成する逆相信号が与えられる。

また、シールド板は、インダクタンス及び／又は抵抗素子を介して、グランドに接続される。他の好ましい例として、シールド板において、第１の鉛直面と交差する部分がグランドと接続される。

また、例示的には、差動共振素子は、フィルタ回路に用いられる。

上記第１の局面によれば、自身の寄生容量及び寄生抵抗が差動発振回路に与える影響を低減することが可能な差動容量素子を提供することが可能となる。また、上記第２及び上記第３の局面によれば、寄生容量及び寄生抵抗の影響を低減することが可能な差動アンテナ素子及び差動共振素子を提供することが可能となる。

（第１の実施形態）
図１Ａは、本発明の第１の実施形態に係る差動容量素子１を鉛直上方向から見たときの模式図である。また、図１Ｂは、図１Ａに示す鉛直面Ａ−Ａ’で差動容量素子１を切断した時の断面を矢印Ｃの方向から見たときの模式図である。図１Ａ及び図１Ｂには、説明の便宜のため、互いに直交するｘ軸、ｙ軸及びｚ軸からなる三次元座標系が示される。ここで、ｚ軸は鉛直上向きを示す。ｘ軸及びｙ軸は、水平面において、互いに直交する２方向を示しており、ｙ軸は特に、矢印Ｃの向きに等しく、後述する鉛直面Ｂ−Ｂ’に平行である。

図１Ａ及び図１Ｂにおいて、差動容量素子１は、第１の容量素子１００３と、第２の容量素子１００４と、シールド板１０２２とを備える。第１及び第２の容量素子１００３及び１００４はそれぞれ、半導体基板１０２０上の層間膜１０１９内に形成される。ここで、半導体基板１０２０及び層間膜１０１９は、「従来の技術」の欄で説明した通りである。第１の容量素子１００３及び第２の容量素子１００４は、典型的にはアルミニウムからなるメタル配線から形成される。また、第１の容量素子１００３は、ｚ軸方向（鉛直方向）に所定の間隔を空けて実質的に平行に配置される上部電極１０１５及び下部電極１０１６を含む。また、これら上部電極１０１５及び下部電極１０１６は、鉛直面Ｂ−Ｂ’から、ｘ軸の負方向に予め定められた距離だけ離れた位置に形成される。また、第２の容量素子１００４は、鉛直面Ｂ−Ｂ’を基準として、上部電極１０１５及び下部電極１０１６と実質的に対称な形状を有する上部電極１０１７及び下部電極１０１８を含む。

シールド板１０２２は、アルミニウムに代表される導電性の材料からなり、鉛直面Ｂ−Ｂ’に対して水平方向に対称な形状を有する板状の部材である。このようなシールド板１０２２は、下部電極１０１６及び１０１８の双方と半導体基板１０２０との間に配置される。さらに、下部電極１０１６及び１０１８の双方をシールド板１０２２に鉛直上方向から投影した場合に、投影された下部電極１０１６及び１０１８がシールド板１０２２と部分的にオーバーラップする形状を、シールド板１０２２は有する。ここで、本実施形態では、投影された下部電極１０１６及び１０１８がシールド板１０２２の外形線からはみ出るような形状を、シールド板１０２２は有する。なお、以下、下部電極１０１６及び１０１８において、投影された下部電極１０１６及び１０１８がシールド板１０２２と重なりを持つ部分をオーバーラップ領域Ａｏと称し、そうでない部分を非オーバーラップ領域Ａｎと称する。

ここで、図２は、図１の差動容量素子１の等価回路を示す模式図である。なお、図２には、参考のために、鉛直面Ａ−Ａ’で差動容量素子１を切断した時の断面を点線で示している。図２において、第１の容量素子１００３及び第２の容量素子１００４は、予め定められた容量Ｃｄを有する。これら第１の容量素子１００３及び第２の容量素子１００４の一方に同相信号を、それらの他方に逆相信号を与えた場合、下部電極１０１６及び１０１８と、シールド板１０２２との間には、寄生容量Ｃｐａ１及びＣｐａ２が発生する。また、シールド板１０２２と半導体基板１０２０との間には寄生容量Ｃｐｃ及び寄生抵抗Ｒｐｃが発生する。また、下部電極１０１６と半導体基板１０２０との間には、寄生容量Ｃｐｂ１及び寄生抵抗Ｒｐｂ１が発生する。さらに、下部電極１０１８と半導体基板１０２０との間には、寄生容量Ｃｐｂ２及び寄生抵抗Ｒｐｂ２が発生する。

ここで、従来の差動容量素子（図１９Ａ及び図１９Ｂ並びに図２０を参照）では、非オーバーラップ領域Ａｎが無いので、下部電極１０１６とシールド板１０２１の間に発生する寄生容量Ｃｐａ１は大略的には、下部電極１０１６の面積と、下部電極１０１６とシールド板１０２１との間の距離に依存する。この点は、従来の下部電極１０１８についても同様である。

それに対して、本差動容量素子１（図１Ａ及び図１Ｂ並びに図２参照）では、下部電極１０１６に起因して発生する寄生容量は大略的に、オーバーラップ領域Ａｏの面積Ｓｏと、オーバーラップ領域Ａｏとシールド板１０２２の間の距離Ｄｏと、非オーバーラップ領域Ａｎの面積Ｓｎと、非オーバーラップ領域Ａｎと半導体基板１０２０の間の距離Ｄｎに依存する。この点は、差動容量素子１の下部電極１０１８についても同様である。

ここで、従来の下部電極１０１６（図１９Ｂを参照）の面積と、本実施形態の下部電極１０１６（図１Ｂを参照）の面積とは互いに等しいと仮定すると、距離Ｄｎは物理的に距離Ｄｏよりも大きくなるので、本差動容量素子１の下部電極１０１６の単位面積当たりに発生する寄生容量は、従来の下部電極１０１６のそれよりも小さくなる。この点は、差動容量素子１の下部電極１０１８について同様である。

また、下部電極１０１６の単位面積当たりの寄生容量をより小さくするには、オーバーラップ領域Ａｏの面積を小さくすれば良い。しかしながら、オーバーラップ領域Ａｏを小さくすると、寄生容量Ｃｐｂ１が寄生容量Ｃｐａ１よりも大きくなり、その結果、寄生抵抗Ｒｐｂ１の影響を受け、第１の容量素子１００３のＱ値が大きく劣化する。つまり、下部電極１０１６の単位面積当たりの寄生容量と寄生抵抗Ｒｐｂ１との間にはトレードオフの関係が成立する。このように寄生抵抗Ｒｐｂ１の影響が大きな差動容量素子１を、差動発振回路７（図１７を参照）に応用すると、回路全体のＱ値が劣化する。

ここで、図３は、本差動容量素子１が応用された差動発振回路７において、第１及び第２の容量素子１００３及び１００４と、第１及び第２の可変容量素子１００５及び１００６との部分を示す模式図である。第１の容量素子１００３の容量はＣｄであり、第１の可変容量素子１００５の容量はＣｓとする。なお、図３には、第１の容量素子１００３の寄生容量Ｃｐａ１及びＣｐｂ１及び寄生抵抗Ｒｐｂ１と、第１の可変容量素子１００５の寄生抵抗Ｒｓとが示されている。

以下、図３を参照して、上述のトレードオフの関係について、第１の可変容量素子１００５の容量変化比と、図３に示す回路のＱ値との観点から説明する。なお、図３において、第１の容量素子１００３には正相信号及び逆相信号のいずれか一方が与えられ、第２の容量素子１００４にはいずれか他方が与えられる。さらに、差動発振回路７には、交流信号に対する仮想グランドを境（一点鎖線参照）に対称性がある。それゆえ、第２の可変容量素子１００６側の容量変化比とＱ値とについては、第１の可変容量素子１００５側のそれらと同様であるため、説明を省略する。なお、仮想グランドは、図１及び図２においては、シールド板１０２２において、鉛直面Ｂ−Ｂ’と交差する部分である。

まず、図３において、節点Ａと仮想グランドとの間のアドミッタンスＹは、次式（１）で示される。

ここで、ｆは周波数である。

図４は、１／Ｙの容量変化、つまり、第１の可変容量素子１００５の容量変化比と、第１の可変容量素子１００５のＱ値を示す特性曲線である。図４において、左側の縦軸はＱ値を示し、右側の縦軸は容量変化比を示し、さらに、横軸はオーバーラップ率を示す。ここで、容量変化比は、第１の可変容量素子１００５の最大容量値を最小容量値で割り算した値で、単位は［倍］である。また、オーバーラップ率は、下部電極１０１６の面積をＳとし、オーバーラップ領域Ａｏの面積をＳｏとした場合、（Ｓｏ／Ｓ）×１００［％］である。さらに、図４の特性曲線の測定条件は下記の通りである。寄生抵抗Ｒｓは２Ωであり、寄生抵抗Ｒｐｂ１は１５０Ωである。また、オーバーラップ率が１００％の時、寄生容量Ｃｐａ１は０．８ｐＦであり、オーバーラップ率が０％の時、寄生容量Ｃｐｂ１は０．２ｐＦである。また、第１の可変容量素子１００５は、諸元では４ｐＦから２ｐＦの範囲で変化すると仮定する。つまり、第１の可変容量素子１００５の容量変化比は２倍である。

図４に示すように、オーバーラップ率を大きくすればするほど、寄生容量Ｃｐｂ１が寄生容量Ｃｐａ１よりも小さくなる。従って、図３に示す回路全体のＱ値が良くなる。その結果、寄生抵抗Ｒｐｂ１が第１の可変容量素子１００５に与える影響を小さくすることができ、図３に示す回路全体のＱ値の劣化を少なくできる。逆に、オーバーラップ率を小さくすればするほど、第１の可変容量素子１００５の容量変化比は２倍に近づく。以上のような２個の特性曲線を参照して、本実施形態では、Ｑ値及び容量変化比双方の劣化度合いが少ない最適なオーバーラップ率は概ね７０％に選ばれる。なお、本実施形態では、Ｑ値及び容量変化比双方の劣化度合いを考慮して、オーバーラップ率は概ね７０％に選ばれるとしたが、この値に限らず、Ｑ値の劣化度合いを重視するのであれば、７０％以上１００％未満にしても構わないし、容量変化比の劣化度合いを重視するのであれば、０％超で７０％以下にオーバーラップ率を設定しても構わない。

以上のように、本差動容量素子１によれば、シールド板１０２２を設けて、オーバーラップ率を適切な値に選ぶことにより、差動容量素子１の寄生容量及び寄生抵抗が差動発振回路７に与える影響を低減することが可能となる。つまり、差動発振回路７のＱ値の劣化を抑えることが可能となる。さらに、可変容量素子１００５及び１００６の容量変化比の劣化も抑えることができ、その結果、差動発振回路７の発振周波数範囲の狭小化を抑えることが可能となる。

なお、差動容量素子１は、上述のシールド板１０２２に代えて、図５Ａ及び図５Ｂに示すようなシールド板１０２３を備えていても構わない。ここで、図５Ａは、シールド板１０２３を鉛直上方向から見たときの模式図である。また、図５Ｂは、図５Ａに示す鉛直面Ａ−Ａ’でシールド板１０２３を切断した時の断面を矢印Ｃの方向から見たときの模式図である。

図５Ａ及び図５Ｂにおいて、シールド板１０２３は、シールド板１０２２と同様に、導電性の材料からなり、鉛直面Ｂ−Ｂ’と基準として対称な形状を有する板状の部材である。このようなシールド板１０２２は、下部電極１０１６及び１０１８の双方と半導体基板１０２０との間に配置される。また、シールド板１０２３には、１つ以上のスリット１０２３１が形成されている。スリット１０２３１は好ましくは、ｘ軸方向に実質的に平行で、上述の仮想グランドと直交するように形成される。さらに、スリット１０２３１は、Ｑ値及び容量変化比双方の劣化度合いを考慮すると、上述のように定義されるオーバーラップ率が概ね７０％になるように形成されることが好ましい。また、スリット１０２３１が複数の場合には、各スリット１０２３１は好ましくは、ｘ軸方向に互いに平行になるように形成される。

なお、各スリット１０２３１は、ｙ軸方向に平行に形成されても良いが、この場合、差動容量素子１からのリーク成分が仮想グランドに到達するまでに時間がかかり、さらに、リーク成分はシールド板１０２３を概ね渦状に伝搬する。その結果、シールド板１０２３にインダクタンス成分が発生するので、シールド効果が弱くなってしまう。

また、差動容量素子１は、上述のシールド板１０２２に代えて、図６Ａ及び図６Ｂに示すようなシールド板１０２４を備えていても構わない。ここで、図６Ａは、シールド板１０２４を鉛直上方向から見たときの模式図である。また、図６Ｂは、図６Ａに示す鉛直面Ａ−Ａ’でシールド板１０２４を切断した時の断面を矢印Ｃの方向から見たときの模式図である。

図６Ａ及び図６Ｂにおいて、シールド板１０２４は好ましくは、シールド板１０２２と同様に、導電性の材料からなり、鉛直面Ｂ−Ｂ’を基準として対称な板状の部材である。また、シールド板１０２４は、ｘ軸方向に平行な辺の長さがＬｘの略長方形の形状を有する。

さらに、シールド板１０２４には、Ｑ値及び容量変化比双方の劣化度合いを考慮して、上述のオーバーラップ率が概ね７０％になるように、複数の貫通孔１０２４１が形成される。なお、図示の便宜上、図６Ａ及び図６Ｂでは、一個の貫通孔１０２４１のみが参照符号を付けて示されている。複数の貫通孔１０２４１は好ましくは、ｘ軸方向及びｙ軸方向の双方に実質的に平行に配列される。ｙ軸方向に平行な貫通孔１０２４１の列（以下、縦列と称する）の数は奇数である（図示は９列）。また、ｘ軸方向に隣り合う２個の貫通孔１０２４１の中心間の距離はΔである。

ここで、差動容量素子１からシールド板１０２４にも同相信号及び逆相信号がリークしてくる。このようなリーク成分の波長は、同相信号及び逆相信号の周波数に依存するので既知である。ここで、リーク成分の波長をλとすると、シールド板１０２４においてｙ軸に平行な２辺から、仮想グランド（鉛直面Ｂ−Ｂ’）までの各距離が、ｎ・λ／２＋λ／４に選ばれる。つまり、Ｌｘ＝λ（ｎ＋１／２）となる。ここで、ｎは、０以上の整数で、縦列の数である。

また、図７に示すように、シールド板１０２４上には、波長がλの定在波が伝搬する。このような定在波は、仮想グランドを中心にλ／２毎に節を生じる。各節では定在波の振幅が小さくなるので、各節の位置に各貫通孔１０２４１が形成されること、つまり、Δはλ／２であることが好ましい。これによって、各貫通孔１０２４１から半導体基板１０２０へと定在波がリークすることを低減することができる。その結果、差動容量素子１のＱ値の劣化を抑えることができる。

なお、図６Ａ及び図６Ｂには、格子状に配列された貫通孔１０２４１を例示したが、これに限らず、複数の貫通孔１０２４１は、仮想グランド上の一点を中心として、同心円上に配列されても構わない。ここで、互いに隣り合う同心円同士の間隔はΔに選ばれる。

また、差動容量素子１において、各シールド板１０２２、１０２３及び１０２４は、それぞれに電荷が溜まることを防止するために、インダクタンス及び／又は抵抗を介して、グランド（図示せず）と接続されても構わない。また、各シールド板１０２２、１０２３及び１０２４において仮想グランドとグランド（図示せず）とを電気的に直接接続しても、各シールド板１０２２、１０２３及び１０２４に電荷が溜まることを防止することができる。

（第２の実施形態）
図８Ａは、本発明の第２の実施形態に係る差動容量素子２を鉛直上方向から見たときの模式図である。また、図８Ｂは、図８Ａに示す鉛直面Ａ−Ａ’で差動容量素子２を切断した時の断面を矢印Ｃの方向から見たときの模式図である。図８Ａ及び図８Ｂには、説明の便宜のため、互いに直交するｘ軸、ｙ軸及びｚ軸からなる三次元座標系が示される。ここで、ｚ軸は鉛直上向きを示す。ｘ軸及びｙ軸は、水平面において、互いに直交する２方向を示しており、ｙ軸は特に、矢印Ｃの向きに等しく、後述する鉛直面Ｂ−Ｂ’に平行である。

図８Ａ及び図８Ｂにおいて、差動容量素子２は、第１〜第４の容量素子２００１〜２００４と、シールド板２００５とを備える。第１〜第４の容量素子２００１〜２００４はそれぞれ、半導体基板１０２０上の層間膜１０１９内に形成される。ここで、半導体基板１０２０及び層間膜１０１９は、「従来の技術」の欄で説明した通りである。第１〜第４の容量素子２００１〜２００４は、典型的にはアルミニウムからなるメタル配線から形成される。また、第１の容量素子２００１は、ｚ軸方向（鉛直方向）に所定の間隔を空けて実質的に平行に配置される上部電極２００６及び下部電極２００７を含む。また、これら上部電極２００６及び下部電極２００７は、ｘ軸方向に平行な鉛直面Ａ−Ａ’からｙ軸の正方向に所定距離だけ離れ、さらに、ｙ軸方向に平行な鉛直面Ｂ−Ｂ’からｘ軸の負方向に所定距離だけ離れた位置に形成される。

また、第２の容量素子２００２は、鉛直面Ｂ−Ｂ’を基準として、上部電極２００６及び下部電極２００７と実質的に対称な形状を有する上部電極２００８及び下部電極２００９を含む。また、第３の容量素子２００３は、上部電極２００６及び下部電極２００７と、鉛直面Ａ−Ａ’を基準として実質的に対称な形状を有する上部電極２０１０及び下部電極２０１１（図示せず）を含む。さらに、第４の容量素子２００４は、上部電極２００８及び下部電極２００９と、鉛直面Ａ−Ａ’を基準として実質的に対称な形状を有する上部電極２０１２及び下部電極２０１３（図示せず）を含む。

シールド板２００５は、導電性の材料からなり、鉛直面Ａ−Ａ’及び鉛直面Ｂ−Ｂ’のそれぞれを基準として対称な板状の部材である。より具体的には、シールド板２００５は、各辺の長さがＬの略長方形の形状を有する。また、シールド板２００５は、下部電極２００７、２００９、２０１１及び２０１３の全てと半導体基板１０２０との間に配置される。

また、シールド板２００５には、複数の貫通孔２００５１が形成される。なお、図示の便宜上、図８Ａ及び図８Ｂでは、一個の貫通孔２００５１のみが参照番号を付けて示されている。複数の貫通孔２００５１は、ｘ軸方向及びｙ軸方向に配列される。ここで、ｙ軸及びｘ軸に平行な貫通孔２００５１の各列の数は奇数である（図示は９列ずつ）。以下、ｙ軸に平行な貫通孔２００５１の列を縦列と称し、ｘ軸に平行な貫通孔２００５１の列を横列と称する。また、中央の縦列を構成する各貫通孔２００５１の中心が、シールド板２００５において鉛直面Ｂ−Ｂ’と交差する線上に一致するように、それら貫通孔２００５１は配列される。中央の横列を構成する各貫通孔２００５１の中心が、シールド板２００５において鉛直面Ａ−Ａ’と交差する線上に一致するように、それら貫通孔２００５１は配列される。また、ｘ軸及びｙ軸の各方向に隣り合う２個の貫通孔２００５１の中心間距離はΔである。

以上のような構成の差動容量素子２において、差動信号を構成する正相信号は、鉛直面Ａ−Ａ’、鉛直面Ｂ−Ｂ’及びシールド板２００５の交点を基準として、互いに点対称な位置に形成される第１の容量素子２００１及び第４の容量素子２００４に与えられる。また、上述の交点を基準として、互いに点対称な位置に形成される第２の容量素子２００２及び第３の容量素子２００３には、逆相信号が与えられる。このように正相信号及び逆相信号を与えることにより、第１の実施形態と同様に、差動容量素子２の寄生容量及び寄生抵抗が差動発振回路７に与える影響を低減することが可能となる。

また、第１の実施形態での説明と同様の観点から、シールド板２００５において、ｙ軸に平行な２辺から仮想グランド（鉛直面Ｂ−Ｂ’）までの各距離、及びｘ軸に平行な２辺から仮想グランド（鉛直面Ａ−Ａ’）までの各距離は、ｎ・λ／２＋λ／４に選ばれる。ここで、ｎは、０以上の整数で、縦列及び横列の数である。また、第１の実施形態での説明と同様の観点から、Δはλ／２であることが好ましい。

なお、以上の説明では、差動容量素子２では、ｘ軸方向及びｙ軸方向に２個ずつの容量素子を配列していたが、これに限らず、図９に示すように、ｘ軸方向及びｙ軸方向に３個以上ずつ容量素子（右下がりの斜線部分）を、上述と同じ要領で配列しても構わない。ここで、ｘ軸及びｙ軸の各方向に並ぶ２個の仮想グランド間の距離は、ｎ・λに選ばれることが好ましい。

（第３の実施形態）
図１０Ａは、本発明の第３の実施形態に係る差動容量素子３を鉛直上方向から見たときの模式図である。また、図１０Ｂは、図１０Ａに示す鉛直面Ａ−Ａ’で差動容量素子３を切断した時の断面を矢印Ｃの方向から見たときの模式図である。図１０Ａ及び図１０Ｂには、説明の便宜のため、互いに直交するｘ軸、ｙ軸及びｚ軸からなる三次元座標系が示される。ここで、ｚ軸は鉛直上向きを示す。ｘ軸及びｙ軸は、水平面において、互いに直交する２方向を示しており、ｙ軸は特に、矢印Ｃの向きに等しく、後述する鉛直面Ｂ−Ｂ’に平行である。

図１０Ａ及び図１０Ｂにおいて、差動容量素子３は、第１−第４の容量素子３００１−３００４と、シールド板３００５とを備える。第１−第４の容量素子３００１−３００４はそれぞれ、半導体基板１０２０上の層間膜１０１９内に形成される。ここで、半導体基板１０２０及び層間膜１０１９は、「従来の技術」の欄で説明した通りである。

第１−第４の容量素子３００１−３００４はそれぞれ、典型的にはアルミニウムからなるメタル配線から形成される。

また、第１の容量素子３００１は、第１の電極３０１５及び第２の電極３０１６を含む。第１の電極３０１５は、予め定められた幅ｗで配列ピッチδの櫛歯電極であり、ＹＺ平面に平行な鉛直面Ｂ−Ｂ’からＸ軸の負方向に予め定められた距離だけ離れた位置に形成される。また、説明の都合上、第１の電極３０１５において櫛歯部分は、鉛直面Ａ−Ａ’と交差すると仮定する。第２の電極３０１６は、第１の電極３０１５と実質的に同じ形状を有している。ただし、第２の電極３０１６は、第１の電極３０１５とは異なる位置に形成される。具体的には、第２の電極３０１６は、鉛直面Ａ−Ａ’を基準として第１の電極３０１５と対称な位置から、Ｘ軸の正方向又は負方向に距離ｄ（≒（δ−ｗ）／２）だけ平行移動させた位置に形成される。以上のような配置により、第１の電極３０１５及び第２の電極３０１６は噛み合う。これによって、第１の電極３０１５及び第２の電極３０１６において、互いに隣り合う櫛歯部分の間にフリンジ容量が発生可能である。

また、第２の容量素子３００２は、上述同様の第１の電極３０１５及び第２の電極３０１６を含む。ここで、第２の容量素子３００２は、基準面Ａ−Ａ’を基準として第１の容量素子３００１と実質的に対称な位置から、ｚ軸の負方向に所定距離だけ平行移動させた位置に形成される。これによって、第１の容量素子３００１の場合と同様、ｘ軸方向に隣り合う櫛歯部分の間にフリンジ容量が発生する。さらに、第１の容量素子３００１及び第２の容量素子３００２において、ｚ軸方向に沿って隣り合う櫛歯部分の間にもフリンジ容量が発生可能である。

また、第３の容量素子３００３は、鉛直面Ｂ−Ｂ’を基準として、第１の容量素子３００１と実質的に対称な位置に形成される。さらに、第４の容量素子３００４は、鉛直面Ｂ−Ｂ’を基準として、第２の容量素子３００２と実質的に対称な位置に形成される。これによって、第３及び第４の容量素子３００３及び３００４においても、上述と同様のフリンジ容量が発生可能である。

ここで、図１１は、図１０Ａ及び図１０Ｂに示す差動容量素子３の等価回路を示す模式図である。図１１において、櫛歯部分Ａ１は例示的に、第１の容量素子３００１において第２の電極３０１６が有する左端の櫛歯部分であると仮定する。この仮定下では、櫛歯部分Ａ２は、第１の容量素子３００１において第２の電極３０１６が有する櫛歯部分Ａ１の隣の櫛歯部分となる。また、櫛歯部分Ｂ１は、第１の容量素子３００１において第１の電極３０１５が有する左端の櫛歯部分となり、櫛歯部分Ｂ２は、第１の容量素子３００１において第１の電極３０１５が有する櫛歯部分Ｂ１の隣の櫛歯部分となる。

また、櫛歯部分Ｂ３は、第２の容量素子３００２において、上記櫛歯部分Ａ１とｚ軸方向に沿って対向する櫛歯部分であり、櫛歯部分Ｂ４は、第２の容量素子３００２において、上記櫛歯部分Ａ２とｚ軸方向に沿って対向する櫛歯部分である。

また、櫛歯部分Ａ３は、第２の容量素子３００２において、上記櫛歯部分Ｂ１とｚ軸方向に沿って対向する櫛歯部分であり、櫛歯部分Ａ４は、第２の容量素子３００２において、上記櫛歯部分Ｂ２とｚ軸方向に沿って対向する櫛歯部分である。

以上のような第１及び第２の容量素子３００１及び３００２に、差動信号を構成する同相信号又は逆相信号が与えられると、例えば櫛歯部分Ａ１は、櫛歯部分Ｂ１との壁面間にフリンジ容量Ｃ１１を持つ。さらに、櫛歯部分Ａ１及びＢ３は、櫛歯部分Ａ１の下面と、櫛歯部分Ｂ３の上面との間で容量Ｃ１３を持つ。他の櫛歯部分についても、図示したようなフリンジ容量Ｃ２１、Ｃ２２、Ｃ３３、Ｃ３４及びＣ４４が発生し、さらに、容量Ｃ３１、Ｃ１４及びＣ４２が発生する。従って、櫛歯部分Ａ１−Ａ４及びＢ１−Ｂ４の間の総容量値Ｃｔｏｔａｌは、次式（２）で表される。

Ｃｔｏｔａｌ＝Ｃ１１＋Ｃ１３＋Ｃ３３＋Ｃ３１＋Ｃ２１＋Ｃ２４＋Ｃ３４＋Ｃ２２＋
Ｃ４２＋Ｃ４４ …（２）

シールド板３００５は、アルミニウムに代表される導電性の材料からなり、鉛直面Ｂ−Ｂ’に対して水平方向に対称な形状を有する板状の部材である。このようなシールド板３００５は、第２の容量素子３００２及び第４の容量素子３００４の双方と半導体基板１０２０との間に配置される。さらに、第２の容量素子３００２及び第４の容量素子３００４の双方をシールド板３００５に鉛直上方向から投影した場合に、投影された第２の容量素子３００２及び第４の容量素子３００４がシールド板３００５と部分的に重なりを持つような形状を、シールド板３００５は有する。なお、従前の実施形態と同様、第２の容量素子３００２及び第４の容量素子３００４において、投影された第２の容量素子３００２及び第４の容量素子３００４がシールド板３００５と重なりを持つ部分をオーバーラップ領域Ａｏと称する。

以上のような差動容量素子３においても、第２及び第４の容量素子３００２及び３００４の鉛直真下にシールド板３００５を設けることにより、櫛歯部分Ａ３、Ａ４、Ｂ３及びＢ４の下面と、シールド板３００５の上面との間に、図１２に示すような寄生容量Ｃｐａ及びＣｐｂ（点線部分参照）が発生する。このような寄生容量Ｃｐａ及びＣｐｂは、差動容量素子３を例えば差動発振回路７に組み込んだ場合に、その発振周波数の範囲に影響を与える。一方、シールド板３００５を備えない場合、第１の実施形態で説明したのと同じ理由で、差動容量素子３の両側に生じる大きな寄生容量を介して、差動容量素子３と半導体基板１０２０とが結合され、半導体基板１０２０に生じる寄生抵抗の影響が顕著となる。その結果、差動容量素子３のＱ値は劣化し、これによって、差動発振回路のＣ／Ｎ（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ ｒａｔｉｏ）に影響を及ぼす。しかしながら、従前の実施形態で説明したのと同様に、本実施形態においても、オーバーラップ率を適切に設定することにより、差動発振回路７の発振周波数範囲の劣化を最小限に抑えることが可能となり、さらに、差動発振回路７のＣ／Ｎの劣化を最小限に迎えることが可能となる。なお、本実施形態において、オーバーラップ率は、第２の容量素子３００２及び第４の容量素子３００４のそれぞれが有する下面の面積の合計をＳとし、第２の容量素子３００２及び第４の容量素子３００４のそれぞれにおけるオーバーラップ領域Ａｏの面積の合計をＳｏとした場合、（Ｓｏ／Ｓ）×１００［％］となる。

（第４の実施形態）
図１３は、本発明の第４の実施形態に係る差動スイッチ回路４の構成を示す模式図である。図１３において、差動スイッチ回路４は、差動入力端子４００１と、制御信号用の入力端子４００２と、ｐチャネルのＭＯＳＦＥＴ４００３と、ｎチャネルのＭＯＳＦＥＴ４００４及び４００５と、従前の実施形態で説明した差動容量素子１−３のいずれかと、差動出力端子４００６とを備えている。

差動入力端子４００１は、差動信号を構成する同相信号が入力される端子ＩＮ＋と、逆相信号が入力される端子ＩＮ−とを有する。

入力端子４００２には、ＭＯＳＦＥＴ４００３−４００５のオン／オフを切り替えるための２値信号（以下制御信号と称する）Ｖｃｔｌが入力される。

ＭＯＳＦＥＴ４００３は、入力端子４００２と接続されており、制御信号ＶｃｔｌがＨｉの場合、オンになる。逆に、制御信号ＶｃｔｌがＬｏの場合、ＭＯＳＦＥＴ４００３はオフになる。

ＭＯＳＦＥＴ４００４及び４００５は、入力端子４００２と接続されており、制御信号ＶｃｔｌがＨｉの場合、オフになる。逆に、制御信号ＶｃｔｌがＬｏの場合、ＭＯＳＦＥＴ４００４及び４００５はオンになる。

差動出力端子４００６は、制御信号ＶｃｔｌがＨｉである間に、差動信号を構成する同相信号を出力する端子ＯＵＴ＋と、逆相信号を出力する端子ＯＵＴ−とを有する。

以下、以上のような構成の差動スイッチ回路４において、端子ＩＮ＋及びＩＮ−には、同相信号及び逆相信号が入力される。また、入力端子４００２には、Ｈｉ又はＬｏの値を有する制御信号Ｖｃｔｌが入力される。

ここで、制御信号ＶｃｔｌがＨｉの間、ｎチャネルのＭＯＳＦＥＴ４００４及び４００５はオンになり、ｐチャネルのＭＯＳＦＥＴ４００３はオフとなるため、端子ＯＵＴ＋及びＯＵＴ−からは同相信号及び逆相信号が出力される。

逆に、制御信号ＶｃｔｌがＬｏの場合、ｎチャネルのＭＯＳＦＥＴ４００４及び４００５はオフになり、ｐチャネルのＭＯＳＦＥＴ４００３はオンとなるため、端子ＯＵＴ＋及びＯＵＴ−は差動スイッチ回路４からほぼ完全に遮断される。その結果、端子ＯＵＴ＋及びＯＵＴ−からは、同相信号及び逆相信号は出力されない。

ここで、スイッチとしてのＭＯＳＦＥＴ４００３回路がオフの時のアイソレーション、及び各前記容量素子のＱ値に基づいて、差動容量素子１−３において、投影された各下部電極と、シールド板とが重なり合う部分の面積は定められる。

また、ＭＯＳＦＥＴ４００３のドレイン及びソースには、制御信号ＶｃｔｌがＨｉの間、バイアスがかかるが、差動容量素子１−３によって、ｎチャネルのＭＯＳＦＥＴ４００４及び４００５への直流成分をカットすることができる。

ここで、本実施形態の技術的効果を明確にするため、差動容量素子１−３のいずれかの代わりに、従来の差動容量素子をスイッチ回路に組み込んだ場合における問題点を説明する。シールド板を持たない差動容量素子をスイッチ回路に組み込んだ場合、半導体基板に発生する寄生抵抗の影響で、スイッチ回路がオンの間、スイッチ回路を組み込んだことに起因する挿入損失が大きくなり、出力される差動信号の強度が劣化する。また、前述のオーバーラップ率が１００％の差動容量素子を組み込んだ場合、各容量素子とシールド板との間に発生する寄生容量により、ｐチャネルのＭＯＳＦＥＴ４００３がオフになりきらず、差動入力端子４００１に入力される差動信号が寄生容量を介してリークする。その結果、ｎチャネルのＭＯＳＦＥＴ４００４及び４００５がオンの間、スイッチ回路の挿入損失が大きくなり、出力される差動信号の強度が劣化する。それに対して、差動容量素子１−３のいずれかの場合、寄生容量を抑えることが可能となるので、上記挿入損失の小さい差動スイッチ回路４を実現することが可能となる。

（第５の実施形態）
図１４Ａは、本発明の第５の実施形態に係る差動アンテナ素子５を鉛直上方向から見たときの模式図である。また、図１４Ｂは、図１４Ａに示す鉛直面Ａ−Ａ’で差動容量素子５を切断した時の断面を矢印Ｃの方向から見たときの模式図である。図１４Ａ及び図１４Ｂには、説明の便宜のため、互いに直交するｘ軸、ｙ軸及びｚ軸からなる三次元座標系が示される。ここで、ｚ軸は鉛直上向きを示す。ｘ軸及びｙ軸は、水平面において、互いに直交する２方向を示しており、ｙ軸は特に、矢印Ｃの向きに等しく、後述する鉛直面Ｂ−Ｂ’に平行である。

図１４Ａ及び図１４Ｂにおいて、差動アンテナ素子５は、第１の平板アンテナ素子５００１と、第２の平板アンテナ素子５００２と、シールド板５００３とを備える。

第１及び第２の平板アンテナ素子５００１及び５００２はそれぞれ、半導体基板１０２０上の層間膜１０１９内に形成される。ここで、半導体基板１０２０及び層間膜１０１９は、「従来の技術」の欄で説明した通りである。また、第１及び第２の平板アンテナ素子５００１及び５００２は、典型的には板状の誘電体材料からなる。

第１の平板アンテナ素子５００１は、半導体基板１０２０からｚ軸の正方向（鉛直上方向）に所定の距離だけ離れており、鉛直面Ｂ−Ｂ’から、ｘ軸の負方向に所定距離予め定められた距離だけ離れた位置に形成される。

また、第２の平板アンテナ素子５００２は、第１の平板アンテナ素子５００１と実質的に同じ形状を有しており、鉛直面Ｂ−Ｂ’を基準として、第１の平板アンテナ素子５００１と実質的に対称な位置に形成される。

シールド板５００３は、図６Ａ及び図６Ｂに示すシールド板１０２４と実質的に同様のものである。このようなシールド板５００３は、第１及び第２の平板アンテナ素子５００１及び５００２の双方と半導体基板１０２０との間に配置される。

ここで、シールド板が無い差動アンテナ素子では、半導体基板に発生する寄生抵抗に起因する損失の影響で、その差動アンテナ素子の利得が低下する。また、従来の差動アンテナ素子では、シールド板と各平板アンテナ素子との間に発生する寄生容量の影響で、各平板アンテナ素子が送受可能な周波数帯域幅が狭くなってしまう。しかしながら、本実施形態のように、従前の実施形態で説明したオーバーラップ率が最適化されたシールド板５００３を採用することにより、第１及び第２の平板アンテナ素子５００１及び５００２の利得の低下を抑えつつ、第１及び第２の平板アンテナ素子５００１及び５００２が送受可能な周波数帯域幅の劣化を抑えることが可能となる。

なお、以上の実施形態では、シールド板５００３は例示的に、図６Ａ及び図６Ｂに示すものと同様であるとして説明したが、これに限らず、従前の実施形態で開示されたいずれのシールド板又はその均等物と同様であっても構わない。

（第６の実施形態）
図１５は、本発明の第６の実施形態に係るフィルタ回路６の全体的な回路構成を示す模式図である。図１５において、フィルタ回路６は、差動入力端子６０１と、２個の１／２波長共振素子６０２ａ及び６０２ｂと、２個の容量素子６０３ａ及び６０３ｂと、差動出力端子６０４とを備えている。

差動入力端子６０１は、差動信号を構成する同相信号が入力される端子ＩＮ＋と、逆相信号が入力される端子ＩＮ−とを有する。

２個の１／２波長共振素子６０２ａ及び６０２ｂはいずれも、端子ＩＮ＋及びＩＮ−から見て並列に接続される。ここで、図１６Ａは、図１５に示す１／２波長共振素子６０２ａ及び６０２ｂを鉛直上方向から見たときの模式図である。図１６Ｂは、図１６Ａに示す鉛直面Ａ−Ａ’で１／２波長共振素子６０２ａ及び６０２ｂを切断した時の断面を矢印Ｃの方向から見たときの模式図である。図１６Ａ及び図１６Ｂには、説明の便宜のため、互いに直交するｘ軸、ｙ軸及びｚ軸からなる三次元座標系が示される。ここで、ｚ軸は鉛直上向きを示す。ｘ軸及びｙ軸は、水平面において、互いに直交する２方向を示しており、ｙ軸は特に、矢印Ｃの向きに等しく、後述する鉛直面Ｂ−Ｂ’に平行である。なお、１／２波長共振素子６０２ａ及び６０２ｂは互いに同じ構造を有するので、以下の説明では、１／２波長共振素子６０２ａについてのみ説明する。

図１６Ａ及び図１６Ｂにおいて、１／２波長共振素子６０２ａは、帯状の平板６０２１と、シールド板６０２２とを備える。平板６０２１は、半導体基板１０２０上の層間膜１０１９内に形成される。ここで、半導体基板１０２０及び層間膜１０１９は、「従来の技術」の欄で説明した通りである。平板６０２１は、誘電性を有する材料からなり、半導体基板１０２０からｚ軸の正方向（鉛直方向）に所定の距離だけ離れた位置に形成され、鉛直面Ｂ−Ｂ’に対して対称な形状を有する。また、平板６０２１において、基準面Ｂ−Ｂ’を基準として互いに対称な位置には第１の端子６０２３及び第２の端子６０２４が形成される。このような平板６０２１の第１の端子６０２３は、端子ＩＮ＋に接続され、その第２の端子６０２４は端子ＩＮ−と接続される。

また、容量素子６０３ａは、節点Ｎ１及び節点Ｎ２の間に接続される。ここで、節点Ｎ１は、端子ＩＮ＋と、１／２波長共振素子６０２ａとを接続するための節点であり、節点Ｎ２は、端子ＯＵＴ＋と、１／２波長共振素子６０２ｂとを接続するための節点である。

また、容量素子６０３ｂは、節点Ｎ３及び節点Ｎ４の間に接続される。ここで、節点Ｎ３は、端子ＩＮ−と、１／２波長共振素子６０２ａとを接続するための節点であり、節点Ｎ４は、端子ＯＵＴ−と、１／２波長共振素子６０２ｂとを接続するための節点である。

シールド板６０２２は、アルミニウムに代表される導電性の材料からなり、鉛直面Ｂ−Ｂ’に対して水平方向に対称な形状を有する板状の部材である。このようなシールド板６０２２は、平板６０２１と半導体基板１０２０との間に配置される。さらに、平板６０２１をシールド板６０２２に鉛直上方向から投影した場合に、投影された平板６０２１がシールド板６０２２と部分的にオーバーラップする形状を、シールド板６０２２は有する。ここで、本実施形態では、シールド板６０２２は、図６Ａ及び図６Ｂに示す貫通孔１０２４１と同様の貫通孔を有する。

ここで、再度図１５を参照する。差動出力端子６０４は、差動信号を構成する同相信号を出力する端子ＯＵＴ＋と、逆相信号を出力する端子ＯＵＴ−とを有する。

以下、以上のような構成のフィルタ回路６においては、所望の周波数を有する差動信号が差動入力端子６０１に入力された場合、１／２波長共振素子６０２ａ及び６０２ｂのインピーダンスが非常に高くなり、その結果、差動信号は、差動出力端子６０４から出力される。

それに対して、所望の周波数以外の差動信号が差動入力端子６０１に入力された場合、１／２波長共振素子６０２ａ及び６０２ｂのインピーダンスが非常に小さくなり、その結果、差動出力端子６０４への出力は抑圧される。

ここで、シールド板が無い１／２波長共振素子をフィルタ回路に応用した場合、半導体基板に発生する寄生抵抗に起因する損失の影響で、フィルタ回路の通過損失が大きくなる。また、オーバーラップ率が１００％の１／２波長共振素子をフィルタ回路に応答した場合、シールド板と平板との間に発生する寄生容量の影響で、フィルタ回路の通過周波数帯域幅が小さくなってしまう。しかしながら、本実施形態のように、従前の実施形態で説明したオーバーラップ率が最適化されたシールド板６０２２を採用することにより、フィルタ回路６の通過損失を抑えつつ、その通過周波数帯域幅の劣化を抑えることが可能となる。

なお、以上の実施形態では、シールド板６０２２は例示的に、図６Ａ及び図６Ｂに示すものと同様であるとして説明したが、これに限らず、従前の実施形態で開示されたいずれのシールド板又はその均等物と同様であっても構わない。

以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。

本発明に係る差動容量素子、差動アンテナ素子及び差動共振素子は、寄生容量及び寄生抵抗の影響を抑えることが要求される集積回路などに好適である。

本発明の第１の実施形態に係る差動容量素子１の構造を示す上面図 図１Ａに示す鉛直面Ａ−Ａ’で差動容量素子１を切断した時の断面を矢印Ｃの方向から見たときの模式図 図１に示す差動容量素子１の等価回路を示す模式図である。 図１に示す差動容量素子１が応用された差動発振回路７の一部の構成を示す模式図 図３に示す第１の可変容量素子１００５の容量変化比と、第１の可変容量素子１００５のＱ値を示す特性曲線を示す図 図１に示すシールド板１０２２の第１の代替例であるシールド板１０２３を鉛直上方向から見たときの模式図 図５Ａに示す鉛直面Ａ−Ａ’でシールド板１０２３を切断した時の断面を矢印Ｃの方向から見たときの模式図 図１に示すシールド板１０２２の第２の代替例であるシールド板１０２４を鉛直上方向から見たときの模式図 図６Ａに示す鉛直面Ａ−Ａ’でシールド板１０２４を切断した時の断面を矢印Ｃの方向から見たときの模式図 図６Ａ及び図６Ｂに示すシールド板１０２４に伝搬する定在波を示す模式図 本発明の第２の実施形態に係る差動容量素子２を鉛直上方向から見たときの模式図 図８Ａに示す鉛直面Ａ−Ａ’で差動容量素子２を切断した時の断面を矢印Ｃの方向から見たときの模式図 図８Ａ及び図８Ｂに示す差動容量素子２の変形例を示す模式図 本発明の第３の実施形態に係る差動容量素子３を鉛直上方向から見たときの模式図 図１０Ａに示す鉛直面Ａ−Ａ’で差動容量素子３を切断した時の断面を矢印Ｃの方向から見たときの模式図 図１０Ａ及び図１０Ｂに示す差動容量素子３の等価回路を示す模式図 図１０Ａ及び図１０Ｂに示す差動容量素子３で発生しうる寄生容量Ｃｐａ及びＣｐｂを示す模式図 本発明の第４の実施形態に係る差動スイッチ回路４の構成を示す模式図 本発明の第５の実施形態に係る差動アンテナ素子５を鉛直上方向から見たときの模式図 図１４Ａに示す鉛直面Ａ−Ａ’で差動容量素子５を切断した時の断面を矢印Ｃの方向から見たときの模式図 本発明の第６の実施形態に係るフィルタ回路６の全体的な回路構成を示す模式図 図１５に示す１／２波長共振素子６０２ａ及び６０２ｂを鉛直上方向から見たときの模式図 図１６Ａに示す鉛直面Ａ−Ａ’で１／２波長共振素子６０２ａ及び６０２ｂを切断した時の断面を矢印Ｃの方向から見たときの模式図 従来の一般的な差動発振回路７の構成を示す模式図 一般的な差動容量素子の構造を示す上面図 一般的な差動容量素子の構造を示す断面図 従来の差動容量素子の構造を示す上面図 従来の差動容量素子の構造を示す断面図 図１９Ａ及び図１９Ｂに示す差動容量素子の等価回路を示す模式図 従来の平面型の差動アンテナ素子７００１の構成を示す斜視図 は、従来の差動共振素子を備える平衡型高周波デバイス８００１の構成を示す模式図

符号の説明

１，２ 差動容量素子
１００３，２００１，３００１ 第１の容量素子
１０１５，２００６ 上部電極
１０１６，２００７ 下部電極
１００４，２００２，３００２ 第２の容量素子
１０１７，２００８ 上部電極
１０１８，２００９ 下部電極
１０２２，１０２３，１０２４，２００５，３００５ シールド板
１０２４１，２００５１ 貫通孔
１０１９ 層間膜
１０２０ 半導体基板
Ａｏ オーバーラップ領域
Ａｎ 非オーバーラップ領域
２００３，３００３ 第３の容量素子
２０１０ 上部電極
２０１１ 下部電極
２００４，３００４ 第４の容量素子
２０１２ 上部電極
２０１３ 下部電極
３０１５ 第１の電極
３０１６ 第２の電極
４ 差動スイッチ回路
４００１ 差動入力端子
４００２ 制御信号用の入力端子
４００３ ｐチャネルのＭＯＳＦＥＴ
４００４，４００５ ｎチャネルのＭＯＳＦＥＴ
４００６ 差動出力端子
５ 差動アンテナ素子
５００１ 第１の平板アンテナ素子
５００２ 第２の平板アンテナ素子
５００３ シールド板
６ フィルタ回路
６０１ 差動入力端子
６０２ａ，６０２ｂ １／２波長共振素子
６０３ａ，６０３ｂ 容量素子
６０２１ 平板
６０２２ シールド板
６０２３ 第１の端子
６０２４ 第２の端子
６０４ 差動出力端子

Claims (28)

1. 差動容量素子であって、
   鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
   前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
   前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
   各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
   投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
   前記上部電極及び前記下部電極のうち、第１の下部電極又は第１の上部電極、及び第２の下部電極又は第２の上部電極のそれぞれには、少なくとも１個の可変容量素子が接続される可変容量回路に用いられる、差動容量素子。
2. 投影された各前記下部電極は、前記シールド板からはみ出ている、請求項１に記載の差動容量素子。
3. 差動容量素子であって、
   鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
   前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
   前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
   各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
   投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
   前記シールド板にはスリットが形成されている、差動容量素子。
4. 前記スリットは、前記第１の鉛直面と交差する、請求項３に記載の差動容量素子。
5. 差動容量素子であって、
   鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
   前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
   前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
   各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
   投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
   前記シールド板には複数の貫通孔が形成されている、差動容量素子。
6. 前記複数の貫通孔は、所定の２方向に実質的に等しい間隔に配列されており、
   前記複数の貫通孔において、互いに隣り合うもの同士の間隔は、前記シールド板を伝搬する定在波の半波長の整数倍に実質的に等しい、請求項５に記載の差動容量素子。
7. 前記シールド板において、所定の２辺から前記第１の鉛直面までの長さは、前記定在波の半波長の整数倍と、前記定在波の４分の１波長との和に実質的に等しい、請求項６に記載の差動容量素子。
8. 差動容量素子であって、
   鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
   前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
   前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
   各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
   投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
   前記複数の容量素子において、互いに隣り合う２個の容量素子の一方には、差動信号を構成する同相信号が与えられ、他方には、前記差動信号を構成する逆相信号が与えられる、差動容量素子。
9. 前記シールド板は、インダクタンス及び／又は抵抗素子を介して、グランドに接続される、請求項１に記載の差動容量素子。
10. 前記シールド板において、前記第１の鉛直面と交差する部分がグランドと接続される、
    請求項１に記載の差動容量素子。
11. 差動容量素子であって、
    鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
    前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
    前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
    各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
    投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
    前記上部電極及び前記下部電極のうち、第１の下部電極又は第１の上部電極、及び第２の下部電極又は第２の上部電極のそれぞれには、少なくとも１個の可変容量素子が接続される差動発振回路に用いられる差動容量素子。
12. 差動容量素子であって、
    鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
    前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
    前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
    各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
    投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
    前記上部電極及び前記下部電極のうち、第１の下部電極及び第２の下部電極にはスイッチ素子が接続されてスイッチ回路に用いられる、差動容量素子。
13. 差動容量素子であって、
    鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
    前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
    前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
    各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
    投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
    前記上部電極及び前記下部電極のうち、第１の下部電極又は第１の上部電極、及び第２の下部電極又は第２の上部電極のそれぞれには、少なくとも１個の可変容量素子が接続される差動スイッチ回路に用いられる差動容量素子。
14. 差動容量素子であって、
    鉛直方向に互いに実質的に平行な上部電極及び下部電極を含む複数の容量素子を備え、
    前記複数の容量素子のいずれかは、半導体基板上において、第１の鉛直面を基準として、他の前記容量素子と実質的に対称な位置に形成され、
    前記差動容量素子はさらに、各前記下部電極と、前記半導体基板との間に配置されるシールド板を備え、
    各前記下部電極を鉛直方向から前記シールド板に投影した時、投影された各前記下部電極は、前記シールド板と部分的に重なりを持ち、
    投影された各前記下部電極において、前記シールド板と重なりを持つ部分の面積は、各前記下部電極が有する面積の７０％以上であるとともに、
    前記複数の容量素子の１つ目は、前記半導体基板上において、第１の鉛直面を基準として、基準となる前記容量素子と実質的に対称な位置に形成され、
    前記複数の容量素子の２つ目は、前記半導体基板上において、前記第１の鉛直面に直交する第２の鉛直面を基準として、基準となる前記容量素子と実質的に対称な位置に形成され、
    前記複数の容量素子の３つ目は、前記半導体基板上において、前記第１及び第２の鉛直面の交線を基準として、対称な位置に形成される、差動容量素子。
15. 前記複数の容量素子の内、基準となるもの及び３つ目の双方には、差動信号を構成する同相信号及び逆相信号のいずれか一方が与えられ、１つ目及び２つ目の双方には、前記同相信号及び逆相信号のいずれか他方が与えられる、請求項１４に記載の差動容量素子。
16. 前記シールド板には、所定の２方向に実質的に等しい間隔で配列される複数の貫通孔が形成されており、前記複数の貫通孔において、互いに隣り合うもの同士の間隔は、前記シールド板を伝搬する定在波の半波長の整数倍に実質的に等しく、
    前記シールド板は長方形状の形状を有しており、所定の２辺から前記第１の鉛直面までの長さ、及び他の２辺から前記第２の鉛直面までの長さはそれぞれ、前記定在波の半波長の整数倍と、前記定在波の４分の１波長との和に実質的に等しい、請求項１４に記載の差動容量素子。
17. 差動アンテナ素子であって、
    半導体基板上において、第１の鉛直面を基準として、互いに実質的に対称な位置に形成される複数のアンテナ素子と、
    各前記アンテナ素子と、前記半導体基板との間に配置されるシールド板とを備え、
    各前記アンテナ素子を鉛直方向から前記シールド板に投影した時、投影された各前記アンテナ素子は、前記シールド板と部分的に重なりを持ち、
    投影された各前記アンテナ素子において、前記シールド板と重なりを持つ部分の面積は、各前記アンテナ素子が有する面積の７０％以上であるとともに、
    前記シールド板にはスリットが形成されている、差動アンテナ素子。
18. 前記スリットは、前記第１の鉛直面と交差する、請求項１７に記載の差動アンテナ素子。
19. 差動アンテナ素子であって、
    半導体基板上において、第１の鉛直面を基準として、互いに実質的に対称な位置に形成される複数のアンテナ素子と、
    各前記アンテナ素子と、前記半導体基板との間に配置されるシールド板とを備え、
    各前記アンテナ素子を鉛直方向から前記シールド板に投影した時、投影された各前記アンテナ素子は、前記シールド板と部分的に重なりを持ち、
    投影された各前記アンテナ素子において、前記シールド板と重なりを持つ部分の面積は、各前記アンテナ素子が有する面積の７０％以上であるとともに、
    前記シールド板には複数の貫通孔が形成されている、差動アンテナ素子。
20. 半導体基板上に形成される差動共振素子であって、
    第１の鉛直面を基準として、互いに実質的に対称な形状を有し、さらに、互いに実質的に対称な位置に２個の端子を有する少なくとも１個の誘電性の平板と、
    前記少なくとも１個の平板と、前記半導体基板との間に配置されるシールド板とを備え、
    前記少なくとも１個の平板を鉛直方向から前記シールド板に投影した時、投影された平板は、前記シールド板と部分的に重なりを持つ、差動共振素子。
21. 投影された前記少なくとも１個の平板は、前記シールド板からはみ出ている、請求項２０に記載の差動共振素子。
22. 前記シールド板にはスリットが形成されている、請求項２０に記載の差動共振素子。
23. 前記スリットは、前記第１の鉛直面と交差する、請求項２２に記載の差動共振素子。
24. 前記シールド板には複数の貫通孔が形成されている、請求項２０に記載の差動共振素子。
25. 前記少なくとも１個の平板において、一方端には、差動信号を構成する同相信号が与えられ、他方端には、前記差動信号を構成する逆相信号が与えられる、請求項２０に記載の差動共振素子。
26. 前記シールド板は、インダクタンス及び／又は抵抗素子を介して、グランドに接続される、請求項２０に記載の差動共振素子。
27. 前記シールド板において、前記第１の鉛直面と交差する部分がグランドと接続される、請求項２０に記載の差動共振素子。
28. フィルタ回路に用いられる、請求項２０に記載の差動共振素子。

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