JP6501986B2 - 半導体装置 - Google Patents
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Description
CR低周波安定化回路では、高周波成分(GHz台の信号)はキャパシタンスCを通過し、寄生的な周波数である低周波成分(MHz台の信号)は抵抗Rを通過する。これにより、低周波成分のみが損失され、低周波成分による寄生発振が抑制される。
例えば、特許文献1に記載される高周波高出力増幅器では、パワートランジスタの入力インピーダンスを高インピーダンスに変換する入力整合回路を備えており、この入力整合回路の前段にCR低周波安定化回路が設けられる。この構造によってパワートランジスタの低周波帯域における特性の安定化が可能となる。
実施の形態1.
図1は、この発明の実施の形態1に係る半導体装置1のパターンレイアウトを示す上面図であって、実施の形態1に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図1では、一例として、ゲートフィンガー電極2が8本である構造を示したが、ゲートフィンガー電極2の数は2本以上であればよい。
図1に示すように、半導体装置1は、同一基板上にゲートフィンガー電極2、ドレイン電極3、ソース電極4、ビア5、ゲート引き回し線路6、抵抗7、キャパシタ8、エアブリッジ9および入力線路10を備える。
ゲート引き回し線路6は、複数のゲートフィンガー電極2が並んだ方向に沿って設けられ、複数のゲートフィンガー電極2のそれぞれが垂直に直接接続されている。
図3Aは、半導体装置1における安定係数と周波数(GHz)との関係を示すグラフである。図3Bは、半導体装置1におけるループ利得、ループ位相および周波数(GHz)との関係を示すグラフである。図3Aおよび図3Bは、図1に示した半導体装置1の特性を既存のマイクロ波回路シミュレータで検証した結果を示している。
また、従来の半導体装置は、図1に示したレイアウトにおける抵抗7をなくして、入力線路の一方の端部をゲート引き回し線路に直接接続し、入力線路の他方の端部にCR低周波安定化回路を接続したレイアウトのマルチフィンガートランジスタである。
図3Aの符号A2で示すように、半導体装置1においても、抵抗7とキャパシタ8とがCR低周波安定化回路として機能することで、低周波帯域で安定係数Kが増大して低周波帯域の特性が安定化されている。
これに対して、半導体装置1では、抵抗7がアイソレーション抵抗として機能することにより、図3Bの符号B2で示すように、ミリ波周波数帯においてもループ利得が0dB以下に抑えられており、ループ発振を抑制できることがわかる。
図4は、この発明の実施の形態2に係る半導体装置1Aのパターンレイアウトを示す上面図であり、実施の形態2に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図4において、図1と同一構成要素には同一符号を付して説明を省略する。図4に示すように、半導体装置1Aは、同一基板上に、ゲートフィンガー電極2、ドレイン電極3、ソース電極4、ビア5、ゲート引き回し線路6、抵抗7、キャパシタ8A、エアブリッジ9および入力線路10を備える。
このように構成することで、ゲートフィンガー電極2に入力される電力の振幅差および位相差を減少させることが可能となる。
なお、角部を斜めにカットした場合を示したが、角部を丸めた形状であってもよい。
すなわち、キャパシタ8Aが、斜めカット、切り込みまたは角を丸めることにより矩形の一部が除かれた形状を有していれば、上記と同様の効果を得ることができる。
キャパシタが四角である場合、入力電力の分配点において、分配点からの距離が内側のゲートフィンガー電極2の方が、外側のゲートフィンガー電極2よりも近くなる。そのため、内側のゲートフィンガー電極2の方に流れる入力電力は大きくなるが、外側のゲートフィンガー電極2に流れる入力電力は小さくなる。このような不等分配が発生する。
これに対して、前述したような切り込みを入れた形状にすることで、分配点からの距離が内側のゲートフィンガー電極2と外側のゲートフィンガー電極2とで等しくなるため、内側のゲートフィンガー電極2と外側のゲートフィンガー電極2とに均等に入力電力が分配される。これにより、より効率的にトランジスタに電力が入力されることになる。
図5は、この発明の実施の形態3に係る半導体装置1Bのパターンレイアウトを示す上面図であり、実施の形態3に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図5において、図1と同一構成要素には同一符号を付して説明を省略する。図5に示すように、半導体装置1Bは、同一基板上に、ゲートフィンガー電極2、ドレイン電極3、ソース電極4、ビア5A、ゲート引き回し線路6、抵抗7、キャパシタ8、エアブリッジ9、エアブリッジ9A、入力線路10および外部電極11を備える。
ビア5Aは、外部端子となるビアであり、外部電極11の直下に形成される。
エアブリッジ9Aは、外部電極11と、ソース電極4のそれぞれを外部電極11に接続する第2のエアブリッジである。
これに対して、半導体装置1Bでは、前述したように、ソース電極4の直下にビア5を形成せず、エアブリッジ9Aでソース電極4に接続された外部電極11の直下にビア5Aを形成している。これにより、上記のプロセス上の制約がなくなるので、ソース電極4の幅を狭めることができる。従って、トランジスタサイズを小型化することができる。
この場合、半導体装置の一方側にあるソース電極4のそれぞれに接続されたソース引き回し線路を、ドレイン電極3を跨ぐエアブリッジによって同じ側にある外部電極11に接続し、半導体装置の他方側においても同様の構成とする。
図6は、この発明の実施の形態4に係る半導体装置1Bのパターンレイアウトを示す上面図であり、実施の形態4に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図6において、図1と同一構成要素には同一符号を付して説明を省略する。図6に示すように、半導体装置1Cは、同一基板上に、ゲートフィンガー電極2、ドレイン電極3、ソース電極4、ビア5、ゲート引き回し線路6、抵抗7、キャパシタ8、エアブリッジ9Bおよび入力線路10を備える。
このように構成することで、ゲートフィンガー電極2に入力される電力の振幅差および位相差を減少させることができる。
また、半導体装置1Cまたは構成Aの半導体装置におけるソース電極4にビア5を形成せず、図5に示したように、実施の形態3で示した外部電極11を設けてもよい。このように構成することで、実施の形態3の効果も得ることができる。
図7は、この発明の実施の形態5に係る半導体装置1Dのパターンレイアウトを示す上面図であり、実施の形態5に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図7において、図1と同一構成要素には同一符号を付して説明を省略する。図7に示すように、半導体装置1Dは、同一基板上に、ゲートフィンガー電極2、ドレイン電極3、ソース電極4、ビア5、ゲート引き回し線路6A、抵抗7、抵抗7A、キャパシタ8、エアブリッジ9および入力線路10を備える。
抵抗7Aは、隣り合うゲート引き回し線路6Aの部分同士を互いに接続する第2の抵抗である。抵抗7Aは、抵抗7と同様に、注入抵抗、薄膜抵抗あるいはエピ抵抗のいずれであってもよい。抵抗7Aは、隣り合うゲートフィンガー電極2間に生じる全てのループに対するアイソレーション抵抗として作用することから、全てのモードにおけるループ発振を抑制することができる。
また、半導体装置1Dまたは構成Bの半導体装置におけるソース電極4にビア5を形成せず、実施の形態3で示した外部電極11を設けてもよい。このように構成することで、実施の形態3の効果も得ることができる。
図8は、この発明の実施の形態6に係る半導体装置1Eのパターンレイアウトを示す上面図であり、実施の形態6に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図8において、図1と同一構成要素には同一符号を付して説明を省略する。図8に示すように、半導体装置1Eは、同一基板上に、ゲートフィンガー電極2、ドレイン電極3、ソース電極4、ビア5、ゲート引き回し線路6A、抵抗7、抵抗7A、キャパシタ8、エアブリッジ9Bおよび入力線路10を備える。
複数のエアブリッジ9Bのそれぞれは、隣り合う抵抗7Aの間にあるゲート引き回し線路6Aに接続されている。これにより、ゲートフィンガー電極2に入力される電力の振幅差および位相差を減少させることができる。
また、半導体装置1Eまたは構成Cの半導体装置におけるソース電極4にビア5を形成せず、実施の形態3で示した外部電極11を設けてもよい。このように構成することで、実施の形態3の効果も得ることができる。
Claims (6)
- 一方向に並んで設けられ、ドレイン電極とソース電極とが交互に隣り合って配置された複数のゲートフィンガー電極と、
前記複数のゲートフィンガー電極が並んだ方向に沿って設けられて、前記複数のゲートフィンガー電極のそれぞれが接続されたゲート引き回し線路と、
一方の端部が前記ゲート引き回し線路の中央部で前記ゲート引き回し線路を両側に分離し、他方の端部が入力線路に接続された第1の抵抗と、
前記第1の抵抗を基準とした両側に配置されたキャパシタと、
前記ゲート引き回し線路に沿って設けられ、前記キャパシタを前記ゲート引き回し線路に接続する第1のエアブリッジと
を備えたことを特徴とする半導体装置。 - 前記キャパシタは、矩形の一部が除かれた形状であること
を特徴とする請求項1記載の半導体装置。 - ビアが形成された外部電極と、
前記ソース電極のそれぞれを前記外部電極に接続する第2のエアブリッジと
を備えたことを特徴とする請求項1記載の半導体装置。 - 前記ゲート引き回し線路は、隣り合うゲートフィンガー電極の間に対応する部分のそれぞれに第2の抵抗を有すること
を特徴とする請求項1記載の半導体装置。 - 一方向に並んで設けられ、ドレイン電極とソース電極とが交互に隣り合って配置された複数のゲートフィンガー電極と、
前記複数のゲートフィンガー電極が並んだ方向に沿って設けられて、前記複数のゲートフィンガー電極のそれぞれに接続されたゲート引き回し線路と、
前記ゲート引き回し線路の中央部で一方の端部が前記ゲート引き回し線路を両側に分離し、他方の端部が入力線路に接続された第1の抵抗と、
前記第1の抵抗を基準とした両側に配置されたキャパシタと、
前記複数のゲートフィンガー電極のそれぞれに対応して設けられて、前記キャパシタを前記ゲート引き回し線路に接続する複数の第3のエアブリッジと
を備えたことを特徴とする半導体装置。 - 前記ゲート引き回し線路は、隣り合うゲートフィンガー電極の間に対応する部分のそれぞれに第2の抵抗を有し、
前記複数の第3のエアブリッジのそれぞれは、隣り合う前記第2の抵抗の間にある前記ゲート引き回し線路の部分に接続されていること
を特徴とする請求項5記載の半導体装置。
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