JP2014063991A - 半導体装置、高周波伝送装置および半導体製造方法 - Google Patents

半導体装置、高周波伝送装置および半導体製造方法 Download PDF

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Abstract

【課題】キャパシタに高周波信号を流す際に基板損失を抑制可能な半導体装置、高周波伝送装置および半導体製造方法を提供する。
【解決手段】半導体装置１は、シリコン基板３と、シリコン基板３の上方に配置される、導電材料を有するシールド４と、シールド４の上方に配置される容量電極５，６と、シールド４とシリコン基板３との間に挿入され、導電材料を有する少なくとも一つの柱状部材７と、を備える。
【選択図】図１

Description

本発明の実施形態は、キャパシタを備えた半導体装置、高周波伝送装置および半導体製造方法に関する。
最近の半導体プロセス技術の進歩発展により、高周波信号伝送用のキャパシタを含めて、高周波回路の大部分を半導体チップ内に形成することが可能となった。
しかしながら、シリコン基板上に高周波信号伝送用のキャパシタを形成する場合、キャパシタの容量電極とシリコン基板との間には、寄生容量と寄生抵抗があることから、本来はキャパシタに流れるべき高周波信号が、キャパシタに流れずに、寄生容量と寄生抵抗を介してシリコン基板に漏れるという不具合が生じる。この不具合は、基板損失と呼ばれている。
特に、ＧＨｚ帯域の高周波信号用のキャパシタをシリコン基板上に形成する場合、キャパシタの容量電極とシリコン基板との間に形成される寄生容量のインピーダンスが大きくないことから、寄生容量を通ってシリコン基板に漏れ出す高周波信号の割合が増えて、基板損失が大きくなる。
このような基板損失を低減するために、容量電極とシリコン基板の間に導電材料からなるシールドを配置し、このシールドを接地する手法が提案されている。ところが、半導体装置の微細化が進むと、ベタ状のシールドを形成するのがプロセス上困難であり、シールドに多数の貫通孔を形成することが多い。シールドに貫通孔が形成されると、貫通孔を介して、容量電極からシリコン基板に高周波信号が漏れ出てしまい、基板損失を抑制するというシールド本来の機能を果たせなくなる。
特開２００５−１５９２８０号公報
本発明は、キャパシタに高周波信号を流す際に基板損失を抑制可能な半導体装置、高周波伝送装置および半導体製造方法を提供するものである。
本実施形態によれば、シリコン基板と、前記シリコン基板の上方に配置される、導電材料を有するシールドと、前記シールドの上方に配置される容量電極と、前記シールドと前記シリコン基板とに接合され、導電材料を有する少なくとも一つの柱状部材と、を備える半導体装置が提供される。
第１の実施形態による半導体装置１の断面図。 図１の一変形例による半導体装置１の断面図。 図２の半導体装置１における高周波信号の流れる経路を模式的に示した図。 図１の第１変形例による半導体装置１の断面図。 図１の第２変形例による半導体装置１の断面図。 図１の第３変形例による半導体装置１の断面図。 図４の半導体装置１の製造工程を示す断面図。 図７に続く製造工程を示す断面図。 第２の実施形態による半導体装置１の断面図。 図９の一変形例による半導体装置１の断面図。
以下、図面を参照しながら、本発明の一実施形態を説明する。
（第１の実施形態）
図１は第１の実施形態による半導体装置１の断面図である。図１の半導体装置１は、例えば、ＧＨｚ帯の高周波信号を伝送するキャパシタ２を備えている。図１の半導体装置１には、キャパシタ２以外に、高周波信号を増幅する回路等を形成しても構わないが、以下では、キャパシタ２周辺の構造のみを説明する。
図１の半導体装置１は、シリコン基板３と、このシリコン基板３の上方に配置され導電材料を有するシールド４と、このシールド４の上方に配置されるキャパシタ２の容量電極５，６と、シールド４とシリコン基板３とに接合される少なくとも一つの柱状部材７とを備えている。
キャパシタ２を構成する２つの容量電極５，６は、シリコン基板３の上方に、上下に配置されており、これら２つの容量電極５，６とも、シールド４の上方に配置されている。
柱状部材７は、例えばシールド４とシリコン基板３とを接合する導電材料を有するビアである。柱状部材７の数やサイズにも特に制限はない。通常のビアよりも径が大きくてよいし、小さくてもよい。
図１では、シリコン基板３、シールド４および容量電極５，６を上下方向に重なり合うように配置しているが、必ずしも完全に上下に重なり合うように配置する必要はなく、一部のみが重なり合うように配置されていてもよい。
例えば、図２に示すように、シールド４の横幅がシリコン基板３や容量電極５，６の横幅よりも短くてもよい。図２の場合、シールド４が容量電極５，６の全面を覆っておらず、容量電極５，６とシリコン基板３が直接対向する領域がある。この領域では、容量電極５，６とシリコン基板３の間に形成される寄生容量Ｃと寄生抵抗Ｒを介して、容量電極５，６からシリコン基板３に高周波信号が漏れ出すおそれがある。
図３は図２の半導体装置１における高周波信号の流れる経路を模式的に示した図である。図３の例では、シリコン基板３とシールド４とを柱状部材７で接合しており、容量電極５，６から寄生容量Ｃと寄生抵抗Ｒを介してシリコン基板３に流れる高周波信号は、柱状部材７を通ってシールド４に流れることになる。柱状部材７は、シールド４と同様に導電性材料で形成されており、シリコン基板３よりもインピーダンスがはるかに小さいことから、図３の柱状部材７を設けることで、見かけ上の寄生抵抗Ｒの値を低減できる。寄生抵抗Ｒが小さくなるということは、基板損失を低減できることを意味し、高周波信号の伝送品質がよくなる。
なお、柱状部材７を設けても、寄生容量Ｃを小さくすることはできないが、別途、容量電極５，６にインダクタ素子を接続して、インダクタ素子と寄生容量Ｃとで共振回路を構成するようにすれば、見かけ上の寄生容量Ｃの影響をなくすことができる。よって、インダクタ素子の追加と上述した柱状部材７の追加で、容量電極５，６とシリコン基板３の間の寄生容量Ｃと寄生抵抗Ｒの両方の影響をなくすことができる。
図４は図１の第１変形例による半導体装置１の断面図である。図４のシールド４には、複数の貫通孔８が形成されている。図４では、貫通孔８を強調するために大きめに図示しているが、貫通孔８の径サイズや数には特に制限はない。図４では、貫通孔８の形成箇所以外の場所にて、シールド４とシリコン基板３とを柱状部材７で接合している。
シールド４に貫通孔８が形成されていると、容量電極５、６から貫通孔８を経由し、シリコン基板３までの経路に形成される寄生容量Ｃと、シリコン基板３により形成される寄生抵抗Ｒを通ってシリコン基板３に高周波信号が流れるおそれがある。仮にこのような経路で高周波信号が流れても、その高周波信号は、シリコン基板３から柱状部材７を介してシールド４に流れることになり、見かけ上の寄生抵抗Ｒの値を低減できる。
このように、柱状部材７は、シールド４に貫通孔８が形成されている場合に特に有効である。柱状部材７を設けることで、貫通孔８を通ってシリコン基板３に流れる高周波信号の信号経路上の寄生抵抗Ｒを確実に低減できる。
図３および図４による半導体装置１において、少なくとも一つの柱状部材７は、容量電極５，６の直下、すなわち容量電極５，６と上下に重なり合う位置に配置するのが望ましい。その理由は、容量電極５，６とシリコン基板３との間に形成される寄生容量Ｃと寄生抵抗Ｒの影響は、容量電極５，６の直下において最大になるためであり、そこに柱状部材７を設ければ、容量電極５，６から寄生容量Ｃと寄生抵抗Ｒを介してシリコン基板３に流れる高周波信号を、効率よく柱状部材７を通ってシールド４に流すことができる。
この観点から、容量電極５，６の直下には、できるだけ多くの柱状部材７を設けるのが望ましい。あるいは、柱状部材７の径サイズを大きくしてもよい。
図５は図１の第２変形例による半導体装置１の断面図である。図５では、シールド４の貫通孔８の直下、すなわちシールド４の貫通孔８と上下に重なる位置に突起部材９を配置しており、この突起部材９の上面は、シールド４には接合されていない。この突起部材９の下面は、シリコン基板３に接合されている。
シールド４に複数の貫通孔８が形成されている場合、理想的には、すべての貫通孔８の直下に突起部材９を設けるのが望ましいが、一部の貫通孔８のみに突起部材９を設けてもよい。
図５の突起部材９は、シールド４には接合されていないが、貫通孔８の直下に形成されているため、容量電極５，６から貫通孔８を通ってシリコン基板３に至る信号経路上の寄生抵抗Ｒを低減することができる。よって、寄生抵抗Ｒによる基板損失も低減できる。
なお、図５では、貫通孔８の直下に突起部材９を設ける他に、図４等と同様に、シールド４とシリコン基板３とを接合する柱状部材７も設けている。
図６は図１の第３変形例による半導体装置１の断面図である。図６の半導体装置１は、シールド４を上下に配置される複数の導電層４で構成しており、これら複数の導電層４のうち、上下に隣接配置された２つの導電層４同士を柱状部材７で接合している。また、最下層の導電層４とシリコン基板３とを、図１等と同様に柱状部材７で接合している。
図６の場合も、柱状部材７を設けることで、容量電極５，６とシリコン基板３との間の寄生抵抗Ｒの値を低減できる。また、シールド４を多層化することで、より寄生抵抗Ｒの値を低減しやすくなる。
なお、シールド４を構成する複数の導電層４同士を接続する柱状部材７は、必ずしも上下に重なり合う位置に配置する必要はない。各導電層４の貫通孔８の位置に合わせて、貫通孔８の周囲に柱状部材７を配置すればよい。
次に、図７および図８を用いて、上述した半導体装置１の製造工程について説明する。
以下では、代表して、図４の半導体装置１の製造工程を説明する。まず、シリコン基板３上に、例えばＳｉＯ２からなる絶縁膜１１を堆積する（図７（ａ））。
次に、レジスト塗布とドライエッチングにより、貫通孔８の孔位置に合わせて絶縁膜１１をパターニングする（図７（ｂ））。貫通孔８の孔形状は、例えば一辺が０．１μｍの正方形である。
次に、パターニングされた絶縁膜１１の上面に、例えばメッキにて、金属層１２を堆積する（図７（ｃ））。金属層１２の材料は、例えば銅またはアルミニウムである。このとき、貫通孔８の内部まで金属層１２を充填する。
次に、レジスト塗布とドライエッチングにより、金属層をパターニングしてシールド４を形成する（図７（ｄ））。
次に、貫通孔８の内部や金属層の周囲に絶縁膜１３を形成し、上面を平らにする（図７（ｅ））。次に、シールド４と絶縁膜１３の上面に絶縁膜１４を堆積する（図８（ａ））。
次に、絶縁膜１４の上面に、例えばメッキにて、キャパシタ２の第１容量電極５の材料となる金属層を堆積する。次に、レジスト塗布とドライエッチングにより、この金属層をパターニングして第１容量電極５を形成する（図８（ｂ））。
次に、第１容量電極５の上面に絶縁膜１５を堆積した後、例えばメッキにて、キャパシタ２の第２容量電極６の材料となる金属層を堆積する。次に、レジスト塗布とドライエッチングにより、この金属層をパターニングして第２容量電極６を形成する（図８（ｃ））。
以上により、図４に示した構造の半導体装置１が形成される。
このように、本実施形態では、シリコン基板３と容量電極５，６との間にシールド４を配置するとともに、シールド４とシリコン基板３に接合される柱状部材７を設けるため、容量電極５，６とシリコン基板３との間に形成される寄生抵抗Ｒの値を小さくでき、寄生抵抗Ｒによる基板損失を低減できる。
特に、柱状部材７でシールド４とシリコン基板３を接合すれば、シールド４に貫通孔８が形成されている場合であっても、この貫通孔８を通って、容量電極５，６からシリコン基板３に流れた高周波信号を、柱状部材７を介してシールド４に導くことができ、容量電極５，６とシリコン基板３との間の寄生抵抗Ｒを小さくできる。
（第２の実施形態）
以下に説明する第２の実施形態は、トランジスタの製造工程で作製するポリシリコンゲートを利用して容量電極とシリコン基板との間に形成される寄生抵抗Ｒを小さくするものである。
図９は第２の実施形態に係る半導体装置１の断面図である。図９の半導体装置１は、シリコン基板３上に形成されるポリシリコン層１６と、このポリシリコン層１６とその上方に配置されるシールド４とを接続する柱状部材１７とを備えている。
図９の構造により、キャパシタ２から貫通孔８を介してポリシリコン層１６に流れる電流は、ポリシリコン層１６と柱状部材１７を通ってシールド４に流れるようになり、シールド４とシリコン基板３との間の寄生抵抗Ｒを値を小さくすることができる。
ポリシリコン層１６は、シリコン基板３上に形成される不図示のトランジスタのポリシリコンゲートと同じ材料であり、このポリシリコンゲートを形成する工程で同じ層内に形成される。
シリコン基板３に対向配置されるシールド４の面積全体にわたって、ポリシリコン層１６を配置する必要はなく、図９に示すように、一部のシールド４については、柱状部材７を介してシリコン基板３に接続されていてもよい。
柱状部材１７は、不図示のトランジスタの配線材料と同じ材料であり、この配線材料を形成する工程で、配線材料と同じ層内に形成される。同様に、シールド４も、不図示のトランジスタの電極層と同じ材料および製造工程で形成可能である。
なお、ポリシリコン層１６は、抵抗値がそれほど低くない。このため、トランジスタのポリシリコンゲートでは、その表面部分をポリシリコンと金属材料との化合物であるシリサイド層にして低抵抗化を図る場合がある。このような場合、ポリシリコンゲートをシリサイド化する製造工程の中で、図１０に示すように、ポリシリコン層１６の表面部分をシリサイド層１８にしてもよい。ポリシリコン層１６の表面部分をシリサイド化してシリサイド層１８を形成することで、基板容量と基板抵抗をより低減でき、寄生抵抗Ｒをより小さくできる。
この場合、シリサイド層１８とその上方のシールド４とに柱状部材１７が接続されることになる。なお、ポリシリコン層１６の表面部分をシリサイド化する際、自己整合（セルフアライン）技術を利用して、シリサイド層１８を形成してもよい。
また、第２の実施形態は、図１、図５または図６に示した各変形例にも適用可能である。
このように、第２の実施形態では、シリコン基板３上にトランジスタのポリシリコンゲートを作製する際に用いるポリシリコン層１６を利用して、シールド４とシリコン基板３との間の寄生抵抗Ｒの値を小さくすることができる。本実施形態では、ポリシリコン層１６、柱状部材１７およびシールド４のいずれもが、トランジスタを作製する製造工程で利用する層材料であり、追加の製造工程および層材料が不要となるため、製造工程を簡略化することができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１ 半導体装置、２ キャパシタ、３ シリコン基板、４ シールド、５ 第１容量電極、６ 第２容量電極、７，９，１７ 柱状部材、８ 貫通孔、１６ ポリシリコン層、１８ シリサイド層

Claims (11)

  1. シリコン基板と、
    前記シリコン基板の上方に配置される、導電材料を有するシールドと、
    前記シールドの上方に配置される容量電極と、
    前記シールドと前記シリコン基板との間に挿入され、導電材料を有する少なくとも一つの柱状部材と、を備える半導体装置。
  2. 前記シールドに形成される少なくとも一つの貫通孔を備え、
    前記柱状部材は、前記貫通孔の形成箇所以外の場所に配置される請求項１に記載の半導体装置。
  3. 前記貫通孔の直下に配置され、下面が前記シリコン基板に接合されて上方に延在される突起部材を備える請求項２に記載の半導体装置。
  4. 前記柱状部材は、前記容量電極と上下方向に重なる位置に形成される請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記突起部材は、前記容量電極と上下方向に重なる位置に形成される請求項３に記載の半導体装置。
  6. 前記シールドは、上下に複数層からなり、
    前記シールドの複数層同士は、前記柱状部材にて互いに接合される請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記シリコン基板の上に配置されるポリシリコン層を備え、
    前記柱状部材は、前記シールドと前記ポリシリコン層との間に挿入される請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記ポリシリコン層の少なくとも上面部分には、前記ポリシリコン層をシリサイド化したシリサイド層が設けられ、
    前記柱状部材は、前記シールドと前記シリサイド層とに接合されている請求項７に記載の半導体装置。
  9. シリコン基板と、
    前記シリコン基板の上方に配置される、導電材料を有するシールドと、
    前記シールドの上方に配置される、高周波信号伝送用のキャパシタの容量電極と、
    前記シールドと前記シリコン基板との間に挿入され、導電材料を有する少なくとも一つの柱状部材と、を備える高周波伝送装置。
  10. シリコン基板上、または前記シリコン基板上に形成されたポリシリコン層上に絶縁膜を形成する工程と、
    柱状部材の幅に合わせて前記絶縁膜をパターニングして、前記シリコン基板または前記ポリシリコン層の上面の一部を露出させる工程と、
    露出された前記シリコン基板または前記ポリシリコン層の上面と前記絶縁膜の上面とに導電膜を形成する工程と、
    貫通孔が形成されたシールドの形状に合わせて前記導電膜をパターニングする工程と、
    前記導電膜の上面に絶縁膜を形成する工程と、
    前記絶縁膜の上面に、第１の容量電極、誘電体層および第２の容量電極を順に積層する工程と、を備える半導体製造方法。
  11. 前記ポリシリコン層の上面は、シリサイド化されている請求項１１に記載の半導体製造方法。
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