WO2006087822A1 - 電子タグチップ - Google Patents

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Mitsuo Usami
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Hitachi, Ltd.
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Definitions

  • the present invention relates to an IC chip suitable for use in an electronic tag that performs wireless recognition.
  • RF ID Radio Frequency Identification
  • data is stored in a minute tag (RF ID tag), and identification is performed by communicating with a reader using radio waves or electromagnetic waves.
  • This RF ID tag consists of an IC chip in which information such as its own identification code is recorded, and has the ability to send and receive information to and from the management system using radio waves.
  • tags that do not have batteries have also appeared due to non-contact power transmission technology from the antenna side.
  • Japanese Patent Application Laid-Open No. 2000-299 440 describes the effect of parasitic junction diodes by supplying power to a MO SFET with a S-I (silicon-on-insulator) structure via a resistor. It describes a voltage generator that can operate at high frequencies without being subjected to high frequency.
  • connection is made so that the potential of the gate of the MOS transistor formed on the S 0 I substrate and the substrate taken via the n + diffusion region is equipotential.
  • the threshold voltage is reduced.
  • chemical etching is used to stop etching It is described that a MOS transistor with air isolation is formed by etching up to the Si02 film and electrically isolating the MOS transistor on the same supporting substrate.
  • a gate bridge and a drain potential are connected so as to be equipotential to have a rectifying characteristic and a diode bridge or a mixer is manufactured.
  • an object of the present invention is to increase the communication distance of the wireless IC tag chip.
  • an excellent effect can be obtained by applying it to a wireless IC tag chip that does not have a power source inside and operates by the power received from the reader / writer. Disclosure of the invention
  • the reach of radio waves is proportional to the transmission power. Therefore, for RFID tags that do not have an internal power supply and operate with the power received from the reader / writer, it is desirable to efficiently use the power received from the reader / writer as the transmission power in order to extend the transmission distance. .
  • Figure 2 shows the structure of a MOSFET fabricated on an SOI substrate.
  • the gate oxide film 10 3 plays an important role in determining the forward voltage of the diode.
  • the diode current flows from the anode node 101 force to the cathode 104 via the source diffusion layer 108.
  • the diode is separated by an element isolation film 10 5.
  • parasitic capacitance is generated between the source diffusion layer 10 8, the body layer 1 0 9, the drain diffusion layer 1 0 6, and the silicon substrate 1 0 0, and the oxide film 1 0 passes through the silicon substrate 1 0 0. 7 Combined with the ground layer above. For this reason, a leakage current is generated from the force sword 104 to the silicon substrate, resulting in wasted power consumption.
  • the oxide film 10 7 exists in the O I substrate, it is not necessary to electrically fix the potential of the silicon substrate 100.
  • the CMOS substrate cannot be used with a CMOS substrate in order to prevent latch-up, so it must be a low-resistance substrate. This has the disadvantage that it becomes easier to couple parasitic capacitance between elements.
  • the S O I substrate has the advantage of making coupling difficult by reducing the parasitic capacitance and increasing the resistance of the silicon substrate 100.
  • the s I substrate has the advantage that it is more economical when viewed only from the wafer material than the S 0 I substrate, but the s OI substrate is small in size because of its merit that there is no parasitic effect even if the elements are placed close to each other. Chips can be formed on the wafer and the number of wafers acquired can be increased, and the benefits of S 0 I substrates appear economically.
  • Figure 3 shows an example of a MOS capacitor fabricated on an SI substrate. For example, 2005/002837
  • the capacitance is about 2 0 to 1 0 0 pF.
  • the first MOS capacitor electrode 3 0 1 is connected to the N-type diffusion layer 3 0 6, the second MOS capacitor electrode 3 0 4 is connected to the polysilicon 3 0 2, and the gate oxide film 3 0 is thereunder There are three.
  • the N-type diffusion layer 30 6 is separated by an isolation oxide film 30 5. Since it is a P-type silicon substrate 300, an N-type channel layer 3009 exists immediately under the gate oxide film. The problem with this structure is that when the first MOS capacitor electrode 30 1 is used as the input terminal for the capacitor of the rectifier circuit, an AC waveform is applied, so a negative potential is applied to the silicon substrate ground.
  • the P-type silicon substrate 300 and the N-type diffusion layer 30 6 are in the forward direction, so that a large amount of current flows and does not function as a capacitor.
  • the second MOS capacitor electrode 304 When the second MOS capacitor electrode 304 is used as an input, the second MOS capacitor electrode 304 becomes a negative potential and a depletion layer is generated, so that it does not function effectively as a capacitor.
  • FIG. 4 is a drawing showing a mos capacitor fabricated on an SOI substrate.
  • the first MOS capacitor electrode 3 0 1 is connected to the N-type diffusion layer 3 06
  • the second MOS capacitor electrode 3 0 4 is connected to the polysilicon 3 0 2
  • the gate oxide film is located thereunder There is 3 0 3.
  • the N-type diffusion layer 30 6 is separated by an isolation oxide film 30 5.
  • An N-type channel layer 3009 exists immediately under the gate oxide film. JP2005 / 002837
  • An oxide film 3 0 7 exists immediately below the N-type diffusion layer 3 06 and the N-type channel layer 3 09.
  • a negative potential is applied to the silicon substrate ground because an AC waveform is applied. A large current flows through the chip, and the chip may be destroyed in an instant.
  • the oxide film 30 7 it does not cause a parasitic effect with the silicon substrate 3 0 0.
  • the second MOS capacitor electrode 3 0 4 can be input without inputting the second MOS capacitor electrode 3 0 4, the second MOS capacitor electrode 3 0 2 becomes a positive potential, and the carrier Can be effectively functioned as a capacitor.
  • an object of the present invention is to provide a rectifier circuit suitable for use in an electronic tag that performs wireless recognition. More specifically, an object is to reduce the parasitic capacitance of MOS F ET in the rectifier circuit. ⁇ The following is a brief description of the outline of typical inventions disclosed in the present application.
  • MO S capacitance and diode In order to form MO S capacitance and diode on the oxide film, it has a high density configuration with reduced parasitic capacitance, and the silicon substrate under the oxide film is virtually eliminated, so interaction with the ground is prevented. It is effective in reducing power consumption.
  • the silicon substrate of the SO I wafer is removed.
  • S0 I is effective in reducing parasitic capacitance, but it is necessary to operate at higher frequencies in devices that require lower power, such as IC tag IC chips.
  • a typical configuration of the present invention is a semiconductor device formed by forming the MO diode or MO S capacitor constituting the rectifier circuit of the electronic tag chip with the SO I wafer and removing the silicon on the back surface. It is.
  • the diffusion layer of the MOS diode reaches the buried oxide of the S O I wafer.
  • the semiconductor element that constitutes the rectifier circuit is composed of an insulating single layer. It is arranged on the support substrate.
  • an antenna terminal, a rectifier circuit connected to the antenna terminal, and an RFID tag that radiates a signal by radio waves using the output of the rectifier circuit as a power source the semiconductor elements constituting the rectifier circuit are insulated. It is arranged on a support substrate composed of a single layer of material.
  • FIG. 1 is a perspective view for explaining the principle of the present invention.
  • Fig. 2 is a cross-sectional view showing diode connection M ⁇ S F E T fabricated on an S O I substrate.
  • FIG. 3 is a cross-sectional view showing a MOS capacitor fabricated on an SI substrate.
  • FIG. 4 is a cross-sectional view showing a MOS capacitor fabricated on an SOI substrate.
  • FIG. 5 is a graph showing the effect of the present invention.
  • Fig. 6 is an overall block diagram and element cross-sectional view of the electronic tag.
  • Fig. 7 is a circuit diagram showing a voltage doubler rectifier circuit.
  • FIG. 8 is a circuit diagram showing a two-stage voltage doubler rectifier circuit.
  • FIG. 9 is a cross-sectional view showing the configuration of the diode connection MO S FET.
  • FIG. 10 is a cross-sectional view showing another diode-connected MOS FET.
  • Fig. 11 is a cross-sectional view showing another diode-connected MOS FET.
  • FIG. 12 is a cross-sectional view showing the manufacturing process of the electronic tag.
  • Figure 1 3 is a two-sided view of a double-sided electrode type electronic tag.
  • FIG. 14 is a cross-sectional view showing a backside electrode extraction diode connection MOS FET.
  • FIG. 15 is a cross-sectional view showing the manufacturing process of the double-sided electrode type electronic tag.
  • Fig. 16 is a cross-sectional view showing the MOS capacity of the 6 'rectifier circuit.
  • Fig. 17 is a perspective view showing the structure of the capacitance by wiring.
  • FIG. 1 is a diagram illustrating the principle of the present invention.
  • Figure 1 (a) shows the structure of a MOS transistor on a conventional SO I. wafer. The same parts as those in FIG. Under the oxide film 107, a silicon substrate 100 is present.
  • Figure 1 (b) shows the structure of the present invention. There is no silicon substrate under the oxide film 107.
  • the thickness of the oxide film 107 is 0.15 to 0.4 microns, but can be selected in the range of 0.05 to 10 microns.
  • the silicon substrate is completely removed. Even if 0 1 to 50 microns remain, the leakage current can be reduced depending on the conditions. However, ideally there should be no silicon substrate. The reduction of the diode forward voltage can have an effect on improving the efficiency of the rectifier circuit.
  • the forward voltage of the diode can be reduced by the thickness of the gate oxide film, the concentration of the body layer, and the opposing lengths of the source and drain diffusion layers. These can adopt the same method as the conventional diode structure, but if the source diffusion layer and the drain diffusion layer are increased, the area of the depletion layer is increased and the parasitic capacitance is steadily increased. For this purpose, it is effective to have the oxide film 107, but when considering the entire circuit of the IC chip of the electronic tag, the parasitic capacitance coupled to the ground through the silicon substrate 100 is eliminated. Cannot be ignored in IC chips of electronic tags operating at high frequencies, for example, 80 MHz to 2.45 GHz.
  • FIG. 5 is a drawing showing the effect of the present invention.
  • This figure shows the relative power consumption of an electronic tag IC chip using an SOI-based RFID tag IC chip with a backside silicon substrate and when the backside silicon substrate is removed. is there.
  • Figure 5 shows the theoretical power consumption of the chip.
  • the power consumption P of high-frequency electronic tags is proportional to the product of parasitic capacitance C and frequency w. This is because the parasitic capacitance causes a current to flow out to the ground, and this current flows to the substrate and is consumed as heat.
  • This parasitic capacitance can be reduced by using an SOI substrate, and furthermore, by removing the silicon substrate, current outflow to the substrate can be prevented.
  • the amount of parasitic capacitance is about 2 to 3 percent. For this reason, the power consumption is not completely zero, but the power consumption is greatly reduced as shown in Fig. 5. Can. By removing the silicon substrate on the back side, the parasitic capacitance with the ground can be reduced by about 1/100, and the power consumption can be reduced by about 1/100. If the power consumption becomes 1/100, the communication distance can be extended 10 times. This is because the power from the IC chip reader of the electronic tag decreases in inverse proportion to the square of the distance, so even if the power consumption becomes 1/100, the distance is effective on the route. It is. That the distance is 10 times means that the communication distance of 1 m is 10 m, and the effect is remarkable.
  • FIG. 6 is a diagram showing the overall configuration of the electronic tag. Normally, the entire circuit shown can be configured as a single IC chip.
  • the antenna part can be formed integrally with the chip, but it can also be formed separately.
  • Fig. 6 (a) shows the circuit configuration of the electronic tag.
  • the energy input from the antenna 6 0 1 is converted into a voltage and applied to the capacitor 6 0 2.
  • Charge is accumulated in the capacitor 60 2 by the diode 60 8 and the diode 60 3, and the charge is transferred to the energy accumulator 60 4.
  • the clock circuit 6 0 5 extracts the clock signal from the signal from the antenna.
  • the power-on reset circuit 60 9 has a role of setting the memory circuit 6 06 to an initial value.
  • the output of the memory circuit 6 06 has the role of displacing the state of the energy store 6 0 4 to change the input impedance of the antenna 6 0 1 and causing the reader to detect the change.
  • the ground 6 07 in the chip is connected as a part of the antenna terminal.
  • Fig. 6 (b) is a cross-sectional view showing the structure of the element at the input portion of the electronic tag.
  • the terminal from the antenna 60 1 and the terminal of the ground 6 07 can be taken out from the front and back surfaces of the chip.
  • Capacitor 6 0 2 and diode 6 0 8 are connected by wiring 6 1 1 and the diode M0 S gate and drain are connected. Are connected by wiring 6 1 2.
  • Directly under each element is an oxide film 107, and the drain of the diode 608 has an oxide film through hole 61, and the ground 607 is taken out.
  • the diodes 603 and 608 and the capacitor 602 in FIG. 6 can be configured to form a circuit with low power consumption.
  • the other circuits 604 to 606, 6 09 in FIG. 6 can have the same element structure. Note that a capacitor can be used as the energy accumulator 60 4.
  • Fig. 7 shows the configuration of the voltage doubler rectifier circuit that is part of the circuit shown in Fig. 6.
  • Input terminal A is connected to capacitor 602, and the capacitor is connected to MO S FET 603 and M ⁇ SF ET 6 08.
  • the MO S FETs 603 and 6 0 8 are diode-connected.
  • the power sword of diode 603 becomes output terminal B.
  • the high-frequency voltage applied to the input terminal is doubled by the capacitance and diode, generating a voltage at the output.
  • Figure 8 shows the configuration of a two-stage voltage doubler rectifier circuit, which is another example of a rectifier circuit.
  • the rectifier circuit portion corresponding to FIG. 7 in FIG. 6 can be replaced with the configuration of FIG.
  • Input terminal A is connected to capacitor 802, and the capacitor is connected to MO SF ET 8 03 and M ⁇ SF ET 808.
  • the MO SFETs 803 and 808 are diode-connected.
  • the other 8 10 is connected to input terminal A, and its output is connected to MO S FET 8 1 2 and MO SF ET 81 3.
  • M ⁇ SF ET 81 2, 8 1 3 are diode connected.
  • the source of MO S FET 8 13 is the output terminal B of this rectifier circuit.
  • M ⁇ Capacitor 8 1 1 is connected to the output of SFET 803. In this rectifier circuit, the output voltage of the first-stage voltage doubler rectifier circuit is maintained in the capacitor 8 11, and a voltage is further applied by the second-stage voltage doubler rectifier circuit.
  • the reason why the communication distance of the electronic tag can be increased in this embodiment is as follows. First, in order to increase the communication distance of an electronic tag, it is important to reduce the power consumption of the electronic tag chip.
  • the part that operates at a high frequency is the rectifier circuit and the circuit that operates at the carrier frequency.
  • the internal memory circuit operates at a low frequency of about 1 / 10,000 of the carrier wave.
  • the power consumption of the RFID tag chip is f columns compared to the product of the operating frequency and the parasitic capacitance. To reduce power consumption, the parasitic capacitance with the ground of each element of the rectifier circuit and clock circuit operating at high frequency is reduced. It is effective to reduce it. In semiconductor chips, the substrate is often grounded, so parasitic effects with the ground cannot be ignored.
  • the parasitic capacitance is determined by the dielectric constant and the thickness of the depletion layer. If the dielectric constant is about 3 times that of silicon and oxide film, and the thickness of the depletion layer is about 20 times different, the parasitic capacitance is about 60 times different between the normal silicon substrate and the S ⁇ I substrate. The I substrate is more effective in reducing parasitic capacitance.
  • the reduction in parasitic capacitance means that the power consumption of the RFID tag chip is reduced. Reduction in power consumption means an increase in communication distance.
  • FIG. 9 relates to an embodiment of the present invention, and is a drawing showing a configuration example of the diode-connected MOSF ⁇ ⁇ (for example, MOSFETs 7 0 3, 8 0 3) of FIGS.
  • the anode 10 1 is connected to the polysilicon 10 2 and the drain diffusion layer 10 6.
  • the gate oxide film 10 3 plays an important role in determining the forward voltage of the diode.
  • the diode current flows from the node 1 0 1 to the cathode 1 0 4 through the source diffusion layer 1 0 8.
  • the diode is separated by an element isolation film 10 5.
  • Oxide film 10 7 shows the buried oxide film of the SO I wafer.
  • the body layer 1 0 9 plays an important role in determining the forward voltage of the diode.
  • Body layer 1 0 9 is drain diffusion layer 1 By connecting to 06, it is possible to bring about the effect of lowering the forward voltage of the diode.
  • a depletion layer 1 1 0 is generated between the body layer 1 0 9 and the source diffusion layer 1 0 8 when the anode 1 0 1 is a negative voltage and the force sword 1 0 4 is a reverse voltage for the diode .
  • the depletion layer acts as a parasitic capacitor, and when using a diode at a high frequency, it becomes a factor that generates a leakage current.
  • a silicon layer has existed under the oxide film 107, but in the present invention, the drain diffusion layer 106, the body layer 109, the source diffusion layer 108, and the silicon layer are interposed. Therefore, the silicon layer is removed so that parasitic capacitance is not coupled to the ground.
  • the depth of the ⁇ + layer provided in the drain diffusion layer 10 6 and the source diffusion layer 10 8 may range from 0.01 microns to 3 microns, and the distance between the n + layer and the oxide film ranges from 0.01 microns to 3 microns. It may be in the micron range. This is because the reduction of the parasitic capacitance can be freely controlled by the thickness of the oxide film, so the conditions such as the depth of the n + layer and the distance between the n + layer and the oxide film are in terms of the breakdown voltage of the device. This is because it is necessary to maintain selectivity. Increasing the thickness of the oxide film 107 is effective for reducing the parasitic capacitance with the ground.
  • FIG. 10 is a drawing showing another diode structure according to the present invention.
  • the same components as those in FIG. 9 are denoted by the same reference numerals, and the description thereof is omitted.
  • the structure of MOS transistors on S0I is large, and there are fully depleted layer transistors and partially depleted transistors.
  • the present invention is effective in both cases.
  • In the fully depleted type there is no neutral region in the body layer 109, and it is possible to improve the threshold characteristics of the transistor.
  • the partially depleted type can also control the body voltage, which can also reduce the threshold voltage.
  • Japanese Patent Laid-Open No. 2000-029-9 4 44 the source diffusion layer 10 8 and the drain diffusion layer 10 6 are in contact with the oxide film 10 7. 2005/002837
  • a depletion layer 1 4 0 2 is generated on the bottom surface of the source diffusion layer 1 0 8 as shown in FIG.
  • the depletion layer 1402 reaches the oxide film 107, it has the effect of increasing the oxide film 107, leading to a reduction in parasitic capacitance. It is coupled to the ground via the silicon substrate, causing leakage current.
  • removing the silicon substrate to form a diode is effective in reducing the power consumption of the IC chip of the electronic tag.
  • FIG. 11 is a drawing showing another diode structure of the present invention.
  • the same components as those in FIG. 9 are denoted by the same reference numerals, and description thereof is omitted.
  • the parasitic capacitance can be reduced by reducing the facing area of the electrodes forming the capacitance.
  • the gate oxide 4 0 2 plays an important role in determining the forward voltage of the diode. The diode current flows from the anode 10 1 force to the cathode 10 4 through the source diffusion layer 10 8.
  • the gate oxide film 402 is formed on the wall surfaces of the source diffusion layer 10 8 and the drain diffusion layer 10 6. As a result, the opposing area of the depletion layer 404 can be reduced, and the parasitic capacitance due to the depletion layer can be reduced.
  • Fig. 12 shows the manufacturing process of the present invention.
  • the device manufacturing process shown in Fig. 6 is taken as an example. Similar symbols indicate similar configurations.
  • a terminal from the antenna 60 1 is formed on a wafer having a silicon substrate 30 1 on the back surface and an oxide film 10 7 sandwiched between them.
  • Capacitor 6 0 2 and diode 6 0 8 are connected by wiring 6 1 1 and diode 5002837
  • the cross section of the MOS gate and drain is shown immediately after the structure connected with wiring 6 1 2 is completed.
  • Fig. 1 2 (b) is a cross-sectional view immediately after the completion of a structure that is reinforced with adhesive 1 2 0 0 and reinforcing substrate 1 20 1 on the main surface side of the wafer completed in Fig. 1 2 (a). Is shown.
  • Fig. 1 2 (c) is the same as Fig. 1 2 (b).
  • a cross-sectional view immediately after the process of removing 01 is shown. Since the main surface side of the wafer is protected by the support substrate 1201 and the adhesive 12020, it is protected from these etchants.
  • Figure 13 is an overall view of an electronic tag with a double-sided electrode structure.
  • Figure 13 (a) shows a cross-sectional view
  • Figure 13 (b) shows a plan view.
  • the upper antenna 1 3 0 1 and the lower antenna 1 3 0 2 are connected so as to sandwich a double-sided electrode chip 1 3 0 5 having an upper electrode 1 3 0 2 and a lower electrode 1 3 04.
  • the double-sided electrode structure is used, it is only necessary to have one electrode on each of the front and back sides of the RFID tag chip, so that tolerance is provided for misalignment, rotation, and tip flipping. For this reason, it is possible to handle a plurality of small chips together and assemble them at the same time, so that an electronic tag can be manufactured economically.
  • FIG. 14 is a drawing showing the back electrode extraction diode connection MO SF ET of the present invention.
  • a cross-sectional view of the die structure with the backside silicon substrate removed is shown.
  • the same components as those in FIG. 9 are denoted by the same reference numerals, and description thereof is omitted.
  • the backside lead wire 5 0 1 is formed by forming a through hole in the oxide film 1
  • the electrode is taken out from the back surface by connecting to the tin diffusion layer 106.
  • This backside electrode can be used as an antenna connection terminal and can act as an IC chip for a double-sided electrode electronic tag along with the surface electrode.
  • the manufacturing process of the double-sided power electrode structure will be described with reference to FIG.
  • the same components as those in Fig. 13 are denoted by the same reference numerals, and description thereof is omitted.
  • Fig. 15 shows a sectional view of the electronic tag chip 1 3 0 5 having a double-sided electrode structure adsorbed in a mating jig 1 6 0 1 having a vacuum suction hole 1 6 0 2.
  • Figure 12 (b) shows a cross-sectional view of a double-sided electrode chip mounted on the lower antenna 1 3 0 2.
  • Figure 12 (c) shows a cross-sectional view of the upper antenna positioned on the double-sided electrode.
  • Figure 16 (d) shows a cross-sectional view immediately after the process of connecting the upper antenna to the upper electrode of the double-sided electrode. In these figures, only the assembly of an electronic tag chip with one double-sided electrode is shown.
  • the present invention is effective in forming such an economical electronic tag.
  • the chip structure of the electronic tag of the present invention is made from a wafer having a silicon monoxide film-silicon structure, the similar effect can be obtained in a structure in which the back surface of the completed silicon is effectively covered with an insulator.
  • the present invention does not preclude the realization of such a structure.
  • FIG. 16 is a drawing showing the MOS capacitance of the present invention.
  • the first MOS capacitor electrode 3 0 1 is connected to the N-type diffusion layer 3 0 6
  • the second MOS capacitor electrode 3 0 4 is connected to the polysilicon 3 0 2, and the gate oxide film 3 There are 0 3s.
  • the N-type diffusion layer 30 06 is separated by an isolation oxide film 30 5.
  • An oxide film 3 0 7 exists under the N-type channel layer 3 0 9 and the N-type diffusion layer 3 0 6
  • the conventional silicon substrate is removed. For this reason, when the first MOS capacitor electrode 30 1 is used as the input terminal of the capacitor of the rectifier circuit in FIG. 2, no parasitic effect occurs even if the N-type diffusion layer 3 06 becomes a negative potential. .
  • the first MOS capacitor electrode 301 has a negative potential
  • the second MOS capacitor electrode 304 has a positive potential, which is a potential that effectively functions as a MOS capacitor. Since the silicon substrate has been removed, parasitic capacitance between the N-type diffusion layer 310 and N-type channel layer 3 09 and the ground does not occur, so the power consumption of the electronic tag IC chip must be reduced. Can do.
  • Fig. 17 is a drawing showing the structure of capacitance by wiring.
  • This capacitor is formed by a wiring process in the semiconductor manufacturing process.
  • This side wall is formed so as to face the second wiring capacitor side wall 1703.
  • a diode is present under the wiring, and the second wiring capacitor side wall 1703 is connected to the common electrode 1709.
  • the diode is composed of a first diode electrode 170, a first diode, a second diode 170, and a second diode electrode. Under these diodes there is a chemical film 170 4. If the semiconductor wiring process is miniaturized, the wiring capacity utilizing the sidewalls can be compactly formed.
  • Capacitance due to this wiring has no dependency on polarity, and preferable characteristics can be obtained as capacitance for realizing the rectifier circuit of the IC chip of the electronic tag shown in FIGS.
  • the capacitance can be reduced to a parasitic capacitance with the ground, and the power consumption of the IC chip of the electronic tag can be reduced.
  • Industrial applicability The present invention is used for an Ic chip used for an electronic tag or the like.

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Abstract

電子タグチップの通信距離を拡大するためには、電子タグチップの消費電力を低減する必要がある。SOI(Silicon　on　Insulator)に容量およびダイオードを形成して、SOIのシリコン基板を除去する。電子タグチップの容量およびダイオードのグランドとの寄生容量を低減することが可能となり、電子タグチップの消費電力を低減し、電子タグチップの通信距離を拡大することが可能となる。

Description

7
明細書 電子タグチップ 技術分野
本発明は無線により認識を行う電子タグに用いるのに好適な、 I Cチ ップに関するものである。
背景技術
微小な無線チップにより人やモノを識別 ·管理する仕組みとして、
RF I D (Radio Frequency Identification) が注目されている。 RF I Dでは、 微小なタグ （RF I Dタグ） にデータを記憶し、 電波や電磁波 で読み取り器と交信させることで識別を行う。 この RF I Dタグは、 自 身の識別コードなどの情報が記録された I Cチップで構成され、 電波を 使って管理システムと情報を送受信する能力をもつ。 近年ではアンテナ 側からの非接触電力伝送技術により、 電池を持たないタグも登場してい る。
無線 I Cタグの回路おょぴデバイスについて、 特開 2000— 299 440には、 S〇 I (silicon-on-insulator) 構造の MO S F E Tの給電 を抵抗を介して与えることで、 寄生接合ダイオードの影響を受けること のない高周波動作可能な電圧発生回路が記載されている。
また、 特開平 8— 335709には、 S 0 I基板上に形成された M〇 S トランジスタのゲートと n+拡散領域を経由してとられているサブス トレートとの電位が等電位であるように接続し、 閾値電圧を小さくする 旨が記載されている。 さらに、 化学エッチングしてエッチストップのか かる S i〇 2膜までエッチングして、 この MO S トランジスタを同一支 持基板上に電気的に分離し、 エアーアイソレーションをもった M O S ト ランジスタが形成する旨が記载される。 さらに、 ゲート 'サブス トレー トの電位と ドレインの電位を等電位であるように接続し、 整流特性を持 たせ、 ダイオードブリッジまたはミキサを作製する旨も記載される。 ここで、 本発明の目的は、 無線 I Cタグチップの通信距離を拡大する ことにある。 特に、 電源を内部に持たず、 リーダ ' ライタから受信した 電力により動作する無線 I Cタグチップに適用して優れた効果を得るこ とができる。 発明の開示
(解決手段）
一般に、 電波の到達距離は、 送信電力に比例の関係にある。 従って、 電源を内部に持たず、 リーダ · ライタから受信した電力により動作する する R F I Dタグでは、 リーダ · ライタから受信した電力を効率よく送 信電力として利用することが、 送信距離を伸ばす上で望ましい。
R F I Dにおいては、 リーダ · ライタからの交流信号を直列電圧に変 換するための整流回路が存在する。 放射電磁波では、 電磁波エネルギー は距離の 2乗により減衰するために、 消費電力が 4倍に増えると通信距 離は 2分の 1 となる。 逆に、 通信距離を 2倍伸ばすためには、 消費電力 を 4分の 1にしなければならない。 この整流回路を構成する容量や M O S F E Tに、 グランドとの寄生容量が存在すると、 グランドへリーク電 流が発生して、 出力電圧を低下させる。 この整流回路の寄生容量を低減 することが、 R F I Dの送信距離を伸ばす上で有効である。
図 2に、 S O I基板上に作製された M O S F E Tの構成を示す。 S O JP2005/002837
3
Iの裏面側のシリ コン基板 1 0 0上には、 酸化膜 1 0 7があり、 酸化膜 1 0 7の上には、 アノード 1 0 1がポリシリ コン 1 0 2および、 ドレイ ン拡散層 1 0 6に接続されている。 1 1 0は空乏層を示す。 ゲート酸化 膜 1 0 3はダイオードの順方向電圧を決めるために重要な役割を果す。 ダイォード電流はソース拡散層 1 0 8を介してァノード 1 0 1力 らカソ ード 1 0 4へ流れる。ダイオードは素子分離膜 1 0 5により分離される。 この構造では、 ソース拡散層 1 0 8、 ボディ層 1 0 9、 ドレイン拡散層 1 0 6とシリコン基板 1 0 0の間に寄生容量が発生し、 シリコン基板 1 0 0を介して酸化膜 1 0 7上のグランド層と結合する。 そのために、 力 ソード 1 0 4からシリコン基板へリーク電流を発生させて、 無駄な消費 電力となってしまう。
一般にシリコン基板をもちいた場合これははグランド層となるが、 s
O I基板では酸化膜 1 0 7が存在するため、 シリ コン基板 1 0 0を電気 的に電位を固定する必要はない。 また、 S I基板では C MO Sではラッ チアップ防止のために、 高抵抗基板を使用することができないため、 低 抵抗基板にならざるを得ない。 これによつて、 素子間の寄生容量のカツ プリングがしやすくなってしまうデメリットがある。
S O I基板では寄生容量の低減とシリ コン基板 1 0 0の抵抗値を大 きくできることにより、 カップリングをし難くするメリットがある。 s I基板は S 0 I基板よりウェハの材料だけみると経済的であるメリ ット は存在するが、 s O I基板では素子を近づけて配置しても寄生効果がな レヽというメリットから、 小型サイズにチップを形成して、 ウェハからの 取得数を増大できるという効果があり、 経済的にも S 0 I基板のメリッ トが出現する。
図 3は S I基板上に作製された M O S容量の例を示す。これは例えば、 2005/002837
4
2 0〜 1 0 0 p F程度の容量である。 第 1の MOS容量電極 3 0 1は N 型拡散層 3 0 6に接続されており、 第 2の MOS容量電極 3 0 4はポリ シリコン 3 0 2に接続され、 その下にゲート酸化膜 3 0 3がある。 N型 拡散層 3 0 6は分離酸化膜 3 0 5で分離されている。 P型シリコン基板 3 0 0であるため、ゲート酸化膜直下には N型チャネル層 3 0 9が存在 する。 この構造の課題として、 第 1の MOS容量電極 3 0 1を整流回路 の容量の入力端子とした場合に、 交流波形が印加されるために、 シリコ ン基板グランドとするとマイナス電位が印加される場合があり、 P型シ リコン基板 3 0 0と、 N型拡散層 3 0 6が順方向となってしまい大量の 電流が流れ、 容量としての機能をはたさない。 また、 第 2の MOS容量 電極 3 0 4を入力とした場合には、 第 2の MOS容量電極 3 0 4がマイ ナス電位となり空乏層が発生して、 容量として有効に機能しない。
M O S容量電極 3 0 4がマイナス電位になると、 チャネル領域のキヤリ ァを枯渴させて、 電気的には絶縁状態となってしまう。 このことによつ て、 M O S容量値を決定する誘電率、 電極面積、 電極間距離の内、 電極 間距離の増大を招き、 M O S容量値を減少させてしまう。 この M〇 S容 量値が少ないと、 チップ内の動作電圧を得るために必要が入力電圧すな わち、 アンテナからチップに入る入力電圧の増大をまねき、 近距離のリ ーダからの電磁波のエネルギーが大きな距離でしか電子タグが動作しな いことになってしまい、 電子タグの性能劣化を引き起こすことになる。 図 4は、 S O I基板上に作製された MO S容量を示す図面である。 第 1の MOS容量電極 3 0 1は N型拡散層 3 0 6に接続されており、 第 2 の MOS容量電極 3 0 4はポリシリコン 3 0 2に接続され、 その下にゲ 一ト酸化膜 3 0 3がある。 N型拡散層 3 0 6は分離酸化膜 3 0 5で分離 されている。 ゲート酸化膜直下には N型チャネル層 3 0 9が存在する。 JP2005/002837
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N型拡散層 3 0 6および N型チャネル層 3 0 9の直下には酸化膜 3 0 7 が存在する。 この構造のメリットとして、 第 1の MOS容量電極 3 0 1 を整流回路の容量の入力端子とした場合に、 交流波形が印加されるため に、 シリコン基板グランドとするとマイナス電位が印加され、 順方向に 大電流が流れ、 チップが一瞬にして破壌される場合があるが、 酸化膜 3 0 7があるために、 シリコン基板 3 0 0と寄生効果を引き起こすことは ない。 また、 第 2の MOS容量電極 3 0 4を入力としないで、 M〇 S容 量電極 3 0 1を入力とすることができるので、 第 2の MOS容量電極 3 0 2がプラス電位となり、 キャリアをチャネル層 3 0 9に蓄積するため に、 容量として有効に機能することができる。
そこで、 本願発明においては、 無線により認識を行う電子タグに用い るのに好適な整流回路を提供することを課題とする。 さらに詳細には、 当該整流回路における M O S F E Tの寄生容量を低減することを課題と する。 · 本願において開示される発明のうち、 代表的なものの概要を簡単に説 明すれば、 下記とおりである。
MO S容量おょぴダイォードの構成につき S 0 I基板を用いて行い、 さらにシリコン基板を除去した電子タグを構成する高周波用部品である。 酸化膜の上に M〇 S容量およびダイォードを構成するために寄生容量を 低減した高密度の構成をもたせ、 酸化膜の下にあるシリコン基板を実質 的になくしたので、 グランドとの相互作用をなく し低電力化に効果があ る。
マイクロ波帯で無線認識を行う電子タグの I Cチップの M O S トラン ジスタのソース、 ドレイン拡散層によるグランド間の寄生容量を低減す るために、 S〇 I ウェハのシリコン基板を除去することを行う。 S〇 Iは寄生容量低減のために効果があるが、 電子タグの I Cチップ のようなさらに低電力を要求されるものでは、 高周波で動作するために
S O I ウェハの基板を介したグランドとの結合を回避する必要があり、 そのために、 S O I ウェハのシリコン基板を除去することにより、 グラ ンドとの結合をなくすことが可能となり、 電子タグの I Cチップの低電 力化に効果がある。
そこで、 本発明の代表的な構成は、 電子タグチップの整流回路を構成 する M〇 Sダイォードまたは M〇 S容量の形成を S〇 I ウェハで行い、 裏面のシリコンを除去して形成された半導体装置である。
一例では、 MO Sダイオードの拡散層は S O I ウェハの埋め込み酸化 膜に達している。
他の例では、 M〇 S容量の形成を配線の側壁で行うことを特徴とする。 また、 他の例では、 半導体素子で構成された整流回路を有し、 整流回 路の出力を電源として動作する半導体装置において、 整流回路を構成す る半導体素子は、 絶縁物単層で構成された支持基板の上に配置されてい る。.また、 他の例では、 アンテナ端子と、 アンテナ端子に接続された整 流回路と、 整流回路の出力を電源として電波により信号を放射する R F I Dタグにおいて、 整流回路を構成する半導体素子は、 絶縁物単層で構 成された支持基板の上に配置されている。 図面の簡単な説明
図 1 本発明の原理を説明する斜視図である。
図 2 S O I基板上に作製されたダイォード接続 M〇 S F E Tを示す断 面図である。
図 3 S I基板上に作製された M O S容量を示す断面図である。 図 4 S O I基板上に作製された MO S容量を示す断面図である。
図 5 本発明の効果を示すグラフ図である。
図 6 電子タグの全体ブロック図と素子断面図である。
図 7 倍圧整流回路を示す回路図である。
図 8 2段型倍圧整流回路を示す回路図である。
図 9 ダイォード接続 MO S F E Tの構成を示す断面図である。
図 1 0 別のダイォード接続 MO S FETを示す断面図である。
図 1 1 別のダイオード接続 MO S FETを示す断面図である。
図 1 2 電子タグの製造工程を示す断面図である。
図 1 3 両面電極型電子タグの二面図である。
図 14 裏面電極取出しダイォード接続 MO S F ETを示す断面図であ る。
図 1 5 両面電極型電子タグの製造工程を示す断面図である。
図 1 6' 整流回路の MO S容量を示す断面図である。
図 1 7 配線による容量の構造を示す斜視図である。 発明を実施するための最良の形態
図 1は本発明の原理を説明する図面である。
図 1 (a) は従来の SO I.ウェハでの M〇 S トランジスタ構造を示し ている。 図 2の構成と同じ部分は同じ符号で示し、 説明を省略する。 酸 化膜 1 07の下にはシリ コン基板 100が存在する。 図 1 (b) は、 今 回の発明の構造を示している。 酸化膜 10 7の下にはシリコン基板が存 在しない。 ここでは、 酸化膜 1 0 7の厚さは 0. 1 5〜0. 4ミクロン としたが、 0. 05〜 1 0ミクロンの範囲で選択することができる。 ま た、 図 1 (b) ではシリ コン基板を完全に除去しているが、 これが 0. 0 1〜 5 0ミクロン残っていても、 条件によりリーク電流を低減するこ とが可能である。 しかし、 理想的にはシリ コン基板はない方がよい。 ダ ィォードの順方向電圧の減少は整流回路の効率向上に効果をもたらすこ とが可能である。 ダイオードの順方向電圧はゲート酸化膜の厚さ、 ポデ ィ層の濃度、 ソース拡散層と ドレイン拡散層の対向する長さによって低 減することが可能である。 これらは従来のダイォード構造と同じ手法を 採用することが可能であるが、 ソース拡散層およびドレイン拡散層を増 加させると空乏層の面積を増大させて、 着実に寄生容量を増大させる。 そのために、 酸化膜 1 0 7があることは有効であるが、 電子タグの I C チップの全体の回路で考えたとき、 シリ コン基板 1 0 0を介してグラン ドと結合する寄生容量をなくすことは高周波数たとえば、 8 0 O MH z から 2 . 4 5 G H zで動作する電子タグの I Cチップにおいては無視す ることは出来ない。
. 図 5は本発明の効果を示す図面である。 この図は、 S O Iを使用した 電子タグの I Cチップにおいて、 裏面のシリ コン基板を有する場合と裏 面のシリコン基板を除去した場合の電子タグの I Cチップの消費電力を 相対的に示したものである。 図 5はチップの消費電力の理論値を示し ている。 高周波電子タグの消費電力 Pは寄生容量 Cと周波数 wの積に比 例する。 これは、 寄生容量によってグランドへの電流の流出を招き、 こ の流出電流によって基板に電流が流れ熱として消費されるためである。 この寄生容量は S O I基板の採用によって低減でき、 さらにシリコン基 板を除去することによって、基板への電流流出を阻止することができる。 極めてわずかであるが、チップ表面の導体（たとえば配線など）により、 寄生容量がある力 、その量は 2から 3パーセント程度である。このため、 完全に消費電力はゼロとはならないが、 図 5のように大幅に低電力化す ることができる。 裏面のシリコン基板を除去することによって、 グラン ドとの寄生容量を 1 0 0分の 1程度低減することが可能となり、 従って 消費電力も 1 0 0分の 1程度低減することが可能である。 消費電力が 1 0 0分の 1になると、通信距離は 1 0倍延長することができる。これは、 電子タグの I Cチップのリーダからの電力は距離の 2乗に反比例して減 少するために、 消費電力が 1 0 0分の 1 となっても距離はそのルートで 効果が現れるためである。 距離が 1 0倍ということは、 1 mの通信距離 が 1 0 mとなることであり、 その効果は著しい。
図 6は、 電子タグの全体構成を示す図である。 通常、 示される回路全 体を 1つの I Cチップとして構成することができる。 アンテナ部分はチ ップと一体に形成することもできるが、 別体とすることもできる。
図 6 ( a ) は電子タグの回路構成を示している。 アンテナ 6 0 1から 入力されるエネルギーは電圧に変換されてコンデンサ 6 0 2に印加され る。 コンデンサ 6 0 2にはダイォード 6 0 8とダイオード 6 0 3によつ て電荷が蓄積され、電荷をエネルギー蓄積器 6 0 4に転送される。一方、 クロック回路 6 0 5はアンテナからの信号からク口ック信号を抽出する。 また、 パワーオンリセッ ト回路 6 0 9はメモリ回路 6 0 6を初期値にセ ッ トさせる役割をもつ。 メモリ回路 6 0 6の出力はエネルギー蓄積器 6 0 4の状態を変位させて、 アンテナ 6 0 1の入力インピーダンスを変化 させ、 リーダに変化を検出させる役割をもつ。 チップ内のグランド 6 0 7はアンテナ端子の一部として接続させられる。
図 6 ( b ) は電子タグの入力部分の素子の構造を示している断面図で ある。 アンテナ 6 0 1からの端子とグランド 6 0 7の端子はチップの表 面および裏面から取り出しができている。 コンデンサ 6 0 2とダイォー ド 6 0 8は配線 6 1 1で接続され、 ダイォードの M〇 Sゲートと ドレイ ンは配線 6 1 2で接続されている。 各素子の直下は酸化膜 107があつ て、 ダイォード 608のドレインには酸化膜の貫通孔 6 1 0があって、 グランド 60 7の取り出しが行われる。 この素子構造により、 図 6のダ ィォード 603 , 608や容量 602を構成することにより、 低消費電 力の回路を構成できる。 さらに、 図 6の他の回路 604〜 606 , 6 0 9も同様の素子構造とすることができる。 なお、 エネルギー蓄積器 6 0 4としてはコンデンサが利用できる。
図 7に図 6で示す回路の一部である倍圧整流回路の構成を示す。 入力 端子 Aは容量 602に接続されていて、 容量は MO S FET 603およ び M〇 S F ET 6 08に接続されている。 MO S FET 603、 6 0 8 は、 ダイオード接続されたものである。 ダイオード 60 3の力ソードが 出力端子 Bとなる。 入力端子に印加した高周波電圧は容量およびダイォ ードによって、 電圧が倍化されて、 出力に電圧を発生させる。 ， 図 8に、 他の整流回路の例である 2段型倍圧整流回路の構成を示す。 図 6における図 7相当の整流回路部分を、 図 8の構成で置き代えること ができる。 入力端子 Aは容量 802に接続されていて、 容量は MO S F ET 8 03および M〇 S F ET 808に接続されている。 MO S F E T 803、 808は、 ダイオード接続されたものである。 一方、 入力端子 Aには他の 8 1 0が接続されており、 その出力は MO S FET 8 1 2お よび MO S F ET 81 3に接続されている。 M〇 S F ET 81 2、 8 1 3は、 ダイォード接続されたものである。 MO S FET 8 13のソース は本整流回路の出力端子 Bである。 M〇 S F E T 80 3の出力には、 コ ンデンサ 8 1 1が接続されている。 この整流回路はコンデンサ 8 1 1に 一段目の倍圧整流回路の出力電圧を維持し、 さらに 2段目の倍圧整流回 路により、 電圧を付け加えるものである。 本実施例において電子タグの通信距離拡大が図れるのは次のような 事由によるものである。まず、電子タグの通信距離を拡大するためには、 電子タグチップの消費電力を低減することが重要である。 高い周波数で 動作する部分は整流回路ゃク口ック回路であり、 搬送周波数で動作する 回路である。 一方、 内部のメモリ回路は搬送波の一万分の一程度の低周 波数で動作している。 電子タグチップの消費電力は動作周波数と寄生容 量の積に比 f列するために、 消費電力を低減するためには、 高周波で動作 する整流回路やクロック回路の各素子のグランドとの寄生容量を低減す ることが有効である。 半導体チップでは基板がグランドとなっている場 合が圧倒的に多いため、 グランドとの寄生効果は無視することができな レ、。寄生容量は素子面積が同じであれば誘電率と空乏層の厚さで決まる。 誘電率はシリコンと酸化膜では約 3倍、 空乏層の厚さは約 2 0倍異なる とすると通常のシリコン基板と S Ο I基板では約 6 0倍寄生容量が異な り、 圧倒的に S Ο I基板の方が寄生容量低減に効果的である。 寄生容量 の低減はすなわち、 電子タグチップの消費電力の低減を意味している。 消費電力の低減は通信距離の拡大を意味している。
図 9は本発明の実施例に係わり、 図 7、 8のダイオード接続 M O S F Ε Τ (たとえば、 M O S F E T 7 0 3 , 8 0 3 ) の構成例を示す図面で ある。 アノード 1 0 1はポリシリコン 1 0 2および、 ドレイン拡散層 1 0 6に接続されている。 ゲート酸化膜 1 0 3はダイオードの順方向電圧 を決めるた'めに重要な役割を果す。 ダイオード電流はソース拡散層 1 0 8を介してァノード 1 0 1からカソード 1 0 4へ流れる。 ダイォードは 素子分離膜 1 0 5により分離される。 酸化膜 1 0 7は S〇 I ウェハの埋 め込み酸化膜を示している。 ボディ層 1 0 9はダイオードの順方向電圧 を決めるために重要な役割を果す。 ボディ層 1 0 9はドレイン拡散層 1 0 6と接続することにより、 ダイオードの順方向電圧を低下する作用を もたらすことができる。ボディ層 1 0 9とソース拡散層 1 0 8の間には、 アノード 1 0 1がマイナス電圧、 力ソード 1 0 4がプラス電圧というダ ィオードにとって逆電圧のとき、 空乏層 1 1 0が発生する。 空乏層は寄 生容量として作用し、 高周波でダイオードを用いるときには、 リーク電 流を発生させる要因となる。 酸化膜 1 0 7の下には従来シリ コン層が存 在していたが、 本発明ではドレイン拡散層 1 0 6、 ボディ層 1 0 9、 ソ ース拡散層 1 0 8とシリコン層を介してグランドと寄生容量結合しない ようにシリ コン層を除去している。
ドレイン拡散層 1 0 6、ソース拡散層 1 0 8に設けられた η+層の深さ は 0.01 ミクロンから 3 ミクロンの範囲であってよく、 n +層と酸化膜と の距離は 0.01 ミクロンから 3 ミクロンの範囲であってよい。 これは、 酸化膜の厚さによつて寄生容量の低減が自由に制御できるために、 n + 層の深さ、 n +層と酸化膜との距離等の条件は素子の耐圧などの観点か ら選択性を保持しておく必要があるからである。 グランドとの寄生容量 を低減するためには酸化膜 1 0 7の厚さを大きくすることが有効である。 図 1 0は本発明での別のダイォード構造を示す図面である。 図 9と同 —の構成には同一の符号を付しており、 説明を省略する。 S〇 I上の M O S トランジスタの構造には大きく、 完全空乏層型のトランジスタと部 分空乏型のトランジスタが存在する。 本発明はどちらの場合にも有効で ある。 完全空乏型では、 ボディ層 1 0 9に中性領域が存在せずに、 トラ ンジスタのスレツショルド特性を向上させることが可能である。 また、 部分空乏型ではボディ電圧を制御することも可能であり、 これもスレツ ショルド電圧を低減することができる。 特開 2 0 0 0— 2 9 9 4 4 0の ようにソース拡散層 1 0 8、 ドレイン拡散層 1 0 6が酸化膜 1 0 7と接 2005/002837
3 していない場合でも本発明は有効である。 このときは図 1 0のように、 空乏層 1 4 0 2がソース拡散層 1 0 8の底面に発生する。 この空乏層 1 4 0 2は酸化膜 1 0 7に到達したときにはあたかも酸化膜 1 0 7が増大 したような効果をもたらして、 寄生容量の低減につながるが、 従来のよ うにシリコン基板が存在すると、 シリ コン基板を介してグランドと結合 し、 リーク電流の要因となってしまう。 本発明のようにシリ コン基板を 除去してダイォードを構成することは電子タグの I Cチップの低電力化 に有効である。
図 1 1は本発明の別のダイォード構造を示す図面である。 図 9と同一 の構成には同一の符号を付しており、 説明を省略する。 先に述べたよう に、 電子タグの I Cチップにおいてはダイオードの寄生容量を低減する ことが重要である。 寄生容量を低減する他の手段として、 容量を形成す る電極の対向面積を低減することによって低減することが可能となる。 図 1 1の例においては、 ゲート酸化膜 4 0 2はダイオードの順方向電圧 を決めるために重要な役割を果す。 ダイオード電流はソース拡散層 1 0 8を介してアノード 1 0 1力 らカソード 1 0 4へ流れる。 ゲート酸化膜 4 0 2はソース拡散層 1 0 8、 ドレイン拡散層 1 0 6の壁面に形成され ていることが特徴である。 そのために、 空乏層 4 0 4の対向面積を低減 することが可能となって、 空乏層による寄生容量の低減を図ることが可 能となる。
図 1 2にて、 本発明の製造工程を示す。 ここでは図 6に示したデバイ スの製造工程を例に取る。 同様の符号は同様の構成を示すものとする。 図 1 2 ( a ) は裏面にシリコン基板 3 0 1をもち、 酸化膜 1 0 7が挟 まれているウェハにアンテナ 6 0 1からの端子が形成できている。 コン デンサ 6 0 2とダイオード 6 0 8は配線 6 1 1で接続され、 ダイォード 5002837
の MO Sゲートとドレインは配線 6 1 2で接続されている構造が完成し た直後の断面図を示している。
図 1 2 (b) は図 1 2 (a) で完成したウェハの主面側に接着剤 1 2 0 0と補強基板 1 20 1により、 強固に補強した構造が完成した工程直 後の断面図を示している。
図 1 2 ( c) は図 1 2 (b) に続けて、 裏面を水酸化カリゥム、 アン モニァ、 シドラジンなど、 シリ コンは溶解するが、 酸化シリ コンは溶解 しないエッチヤントによって、 裏面のシリコン基板 3 0 1を除去したェ 程の直後の断面図を示している。 ウェハの主面側は支持基板 1 20 1や 接着剤 1 20 0によって保護されているために、 これらのエツチャント から保護されている。
図 1 3は、 両面電極構造の電子タグの全体図である。 図 1 3 (a) は 断面図を示し、 図 1 3 (b) は平面図を示す。
上側アンテナ 1 3 0 1および下側アンテナ 1 3 0 2は上側電極 1 3 0 2と下側電極 1 3 04をもつ両面電極チップ 1 3 0 5を挟みこむよう にして接続される。
両面電極構造にすると電子タグチップの表おょぴ裏には各一つの電 極をもつのみでよいため、 位置ずれや回転、 チップの上下反転に対し、 許容度が出てくる。 そのために、 複数の小型チップをまとめて扱って、 同時に組み立てをすることが可能となり、 経済的に電子タグを製造する ことができる。
図 1 4は本発明の裏面電極取り出しダイォード接続 MO S F ETを示 す図面である。 裏面のシリコン基板を除去したダイ一ド構造の断面図を 示している。 図 9と同一の構成には同一の符号を付しており、 説明を省 略する。 裏面引き出し線 5 0 1は酸化膜 1 0 7に貫通孔を形成してドレ ィン拡散層 1 0 6に接続して裏面に電極を取り出したものである。 この 裏面電極はアンテナの接続端子として使用して、 表面の電極とともに両 面電極の電子タグの I Cチップとして作用させることが可能となる。 図 1 5にて、 両面電力電極構造の製造工程を説明する。 図 1 3と同一 の構成には同一の符号を付しており、 説明を省略する。
図 1 5 ( a ) では真空吸着穴 1 6 0 2をもつ合わせジグ 1 6 0 1にお いて両面電極構造をもつ電子タグチップ 1 3 0 5を吸着した状態の断面 図を示している。 下側アンテナ 1 3 0 2に位置決めして、 両面電極チッ プを搭載した断面図が図 1 2 ( b ) である。 また、 図 1 2 ( c ) は上側 アンテナを両面電極の上に位置決めしている状態の断面図を示している。 図 1 6 ( d ) は上側アンテナを両面電極の上側電極に接続した工程直後 の断面図を示している。 これらの図では一個の両面電極の電子タグチッ プの組み立てのみを示しているが、 2個から 1 0 , 0 0 0個以上の複数 の電子タグチップを同時に組み立てることは経済的な組み立てをする上 で重要なことであり、 本発明はそのような経済的な電子タグの形成に効 果的である。 本発明の電子タグのチップ構造はシリコン一酸化膜ーシリ コンの構成のウェハから作成することを述べているが、 効果的には完成 したシリコンの裏面を絶縁物でカバーする構造においても類似の効果を もたらすものであって、 本発明はこのような構造の実現を妨げるもので はない。
図 1 6は本発明の M O S容量を示す図面である。 第 1の MOS容量電 極 3 0 1は N型拡散層 3 0 6に接続されており、 第 2の MOS容量電極 3 0 4はポリシリコン 3 0 2に接続され、 その下にゲート酸化膜 3 0 3 がある。 N型拡散層 3 0 6は分離酸化膜 3 0 5で分離されている。 N型 チャネル層 3 0 9と N 型拡散層 3 0 6の下には酸化膜 3 0 7が存在す る。 従来のシリコン基板は除去する。 このために、 第 1の MOS容量電 極 3 0 1を図 2での整流回路の容量の入力端子とした場合に、 N型拡散 層 3 0 6がマイナス電位となっても寄生効果が発生しない。 従って、 第 1の MOS容量電極 3 0 1がマイナス電位、 第 2の MOS容量電極 3 0 4がプラス電位となって、 MOS 容量として有効に機能する電位となつ ている。 シリコン基板が除去されているために、 N型拡散層 3 0 6や N 型チャネル層 3 0 9とグランドとの寄生容量は発生しないため、 電子タ グの I Cチップ用として低電力化を図ることができる。
図 1 7は配線による容量の構造を示す図面である。 この容量は半導体 製造工程の内の配線工程により形成されることを特徴とする。 アンテナ 接続端子 1 7 0 1があって、 これは第 1の配線容量側壁 1 7 0 2に接続 されている。 この側壁は第 2の配線容量側壁 1 7 0 3に対向しているよ うに形成されている。 配線の下には、 ダイオードが存在して、 第 2の配 線容量側壁 1 7 0 3は共通電極 1 7 0 9に接続される。 ダイォードは第 1のダイォード電極 1 7 0 5と第 1のダイオードど第 2のダイオード 1 7 0 7と第 2のダイォード電極から構成されている。 これらのダイォー ドの下には 化膜 1 7 0 4が存在する。 半導体の配線工程の微細化が進 展すると、 側壁を活用した配線容量をコンパク トに形成することができ る。 この配線による容量は極性の依存性がなく、 図 6〜図 8の電子タグ の I Cチップの整流回路を実現する容量として好ましい特性を得ること ができる。 また、 配線容量とダイオードの距離をとることによってグラ ンドとの寄生容量の少ない容量とすることができ、 電子タグの I Cチッ プの低消費電力化を図ることができる。 産業上の利用可能性 本願発明は、 電子タグ等に用いられる I cチップに利用されるもので ある。

Claims

請求の範囲
1 . 電子タグチップの整流回路を構成する M〇 Sダイォードまたは M O S容量の形成を S O I ウェハで行い、 裏面のシリコンを除去して形成さ れた半導体装置。
2 . 上記 M O Sダイオードの拡散層は S O I ウェハの埋め込み酸化膜に 達していることを特徴とする請求項 1記載の半導体装置。
3 . 上記 S O Iウェハの裏面より電極を取り出す事を特徴とする請求項 1記載の半導体装置。
4 . 上記 M O S容量の形成を配線の側壁で行うことを特徴とする請求項 1記载の半導体装置。 '
5 . 半導体素子で構成された整流回路を有し、 該整流回路の出力を電源 として動作する半導体装置において、
上記整流回路を構成する半導体素子は、 絶縁物単層で構成された支持 基板の上に配置されている半導体装置。
6 . 上記支持基板は、 素子形成面と反対側の面のシリコン部分を除去し た S O I基板である請求項 5記載の半導体装置。
7 . 上記半導体素子として、 少なくともコンデンサ素子とダイオード素 子を有する請求項 5記載の半導体装置。 9
8. アンテナ端子と、 該アンテナ端子に接続された整流回路と、 該整流 回路の出力を電源として電波により信号を放射する RF I Dタグにおい て、
上記整流回路を構成する半導体素子は、 絶縁物単層で構成された支持 基板の上に配置されている RF I Dタグ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277804A (ja) * 2007-04-04 2008-11-13 Semiconductor Energy Lab Co Ltd 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7298008B2 (en) * 2006-01-20 2007-11-20 International Business Machines Corporation Electrostatic discharge protection device and method of fabricating same
FR2917895B1 (fr) * 2007-06-21 2010-04-09 Commissariat Energie Atomique Procede de fabrication d'un assemblage de puces reliees mecaniquement au moyen d'une connexion souple
JP5155616B2 (ja) * 2007-07-25 2013-03-06 沖プリンテッドサーキット株式会社 Ｒｆｉｄタグ、ｒｆｉｄシステムおよびｒｆｉｄタグの製造方法
JP5103127B2 (ja) * 2007-10-05 2012-12-19 株式会社日立製作所 Ｒｆｉｄタグ
US8445947B2 (en) * 2008-07-04 2013-05-21 Stmicroelectronics (Rousset) Sas Electronic circuit having a diode-connected MOS transistor with an improved efficiency
JP5655534B2 (ja) * 2009-12-18 2015-01-21 日本電波工業株式会社 電圧制御可変容量及び電圧制御発振器
JP5519318B2 (ja) * 2010-02-19 2014-06-11 日立Ｇｅニュークリア・エナジー株式会社 芯線認識システムおよび芯線認識方法
JP5632663B2 (ja) * 2010-06-29 2014-11-26 ルネサスエレクトロニクス株式会社 半導体装置
US9947688B2 (en) 2011-06-22 2018-04-17 Psemi Corporation Integrated circuits with components on both sides of a selected substrate and methods of fabrication
US9705363B2 (en) * 2013-06-14 2017-07-11 Renesas Electronics Corporation Communication control device and mounting board
DE102013108518B4 (de) 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
US9502586B1 (en) * 2015-09-14 2016-11-22 Qualcomm Incorporated Backside coupled symmetric varactor structure
EP3843009A4 (en) * 2018-08-22 2022-05-11 Kyocera Corporation RFID LABEL SUBSTRATE,RFID LABEL AND RFID SYSTEM
CN109261477A (zh) * 2018-10-23 2019-01-25 浙江大学 一种具有刻蚀孔及分块式上电极的微机电压电超声波换能器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352470A (ja) * 1991-05-30 1992-12-07 Mitsubishi Electric Corp 半導体装置
JPH0664379A (ja) * 1992-08-12 1994-03-08 Oki Electric Ind Co Ltd Ｉｃカードおよびその製造方法
JP2001230425A (ja) * 2000-02-17 2001-08-24 Seiko Epson Corp Ｍｏｓダイオード回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3850855T2 (de) * 1987-11-13 1994-11-10 Nissan Motor Halbleitervorrichtung.
JPH05129423A (ja) * 1991-10-30 1993-05-25 Rohm Co Ltd 半導体装置及びその製造方法
KR100306988B1 (ko) * 1992-10-26 2001-12-15 윌리엄 비. 켐플러 장치패키지
JP3254113B2 (ja) 1994-08-30 2002-02-04 セイコーインスツルメンツ株式会社 加速度センサ
JPH1154548A (ja) 1997-08-04 1999-02-26 Mitsubishi Heavy Ind Ltd 非接触タグにおけるｉｃチップ電極接続構造
JP2000299440A (ja) 1999-04-15 2000-10-24 Hitachi Ltd 電界効果トランジスタ及びそれを用いた集積化電圧発生回路
US6368901B2 (en) * 1999-07-15 2002-04-09 Texas Instruments Incorporated Integrated circuit wireless tagging
GB2352931A (en) 1999-07-29 2001-02-07 Marconi Electronic Syst Ltd Piezoelectric tag
JP4433629B2 (ja) * 2001-03-13 2010-03-17 株式会社日立製作所 半導体装置及びその製造方法
JP2004362190A (ja) 2003-06-04 2004-12-24 Hitachi Ltd 半導体装置
JP4525002B2 (ja) 2003-06-06 2010-08-18 株式会社日立製作所 無線認識半導体装置および無線認識半導体装置製造方法
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352470A (ja) * 1991-05-30 1992-12-07 Mitsubishi Electric Corp 半導体装置
JPH0664379A (ja) * 1992-08-12 1994-03-08 Oki Electric Ind Co Ltd Ｉｃカードおよびその製造方法
JP2001230425A (ja) * 2000-02-17 2001-08-24 Seiko Epson Corp Ｍｏｓダイオード回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277804A (ja) * 2007-04-04 2008-11-13 Semiconductor Energy Lab Co Ltd 半導体装置

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