JP2002280562A - Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器 - Google Patents
Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器Info
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- JP2002280562A JP2002280562A JP2001078094A JP2001078094A JP2002280562A JP 2002280562 A JP2002280562 A JP 2002280562A JP 2001078094 A JP2001078094 A JP 2001078094A JP 2001078094 A JP2001078094 A JP 2001078094A JP 2002280562 A JP2002280562 A JP 2002280562A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【課題】 比較的容易に製造可能な完全空乏型のＳＯＩ
構造のＭＯＳ電界効果トランジスタを提供する。 【解決手段】 絶縁膜１２上にシリコン層１４を備える
ＳＯＩ構造のＭＯＳ電界効果トランジスタ２０である。
シリコン層１４の領域であってソース領域およびドレイ
ン領域を除いた領域であるボディー領域３２の上面およ
び側面には、ゲート絶縁膜３６が形成されており、その
ゲート絶縁膜３６を覆ってゲート電極４０が形成されて
いる。ボディー領域３２は、ソース領域２４とドレイン
領域２８とを結ぶ線にほぼ直交する横断面の形状におい
て、狭い幅Ｗで形成され、ボディー領域３２に中性領域
が存在しない完全空乏型となっている。
構造のＭＯＳ電界効果トランジスタを提供する。 【解決手段】 絶縁膜１２上にシリコン層１４を備える
ＳＯＩ構造のＭＯＳ電界効果トランジスタ２０である。
シリコン層１４の領域であってソース領域およびドレイ
ン領域を除いた領域であるボディー領域３２の上面およ
び側面には、ゲート絶縁膜３６が形成されており、その
ゲート絶縁膜３６を覆ってゲート電極４０が形成されて
いる。ボディー領域３２は、ソース領域２４とドレイン
領域２８とを結ぶ線にほぼ直交する横断面の形状におい
て、狭い幅Ｗで形成され、ボディー領域３２に中性領域
が存在しない完全空乏型となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタおよびその製造方法ならびに電
子機器に関する。
Ｓ電界効果トランジスタおよびその製造方法ならびに電
子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】ＳＯＩ
（Silicon On Insulator）構造の半導体装置は、バルク
ウエハ上に直接形成された従来の半導体装置（バルク型
の半導体装置）に比べ、寄生容量を大幅に低減でき、低
閾値電圧による低動作電圧化が可能である。寄生容量の
低減は低消費電力による動作や高速な動作を可能とし、
低閾値電圧による低動作電圧化は消費電力が動作電圧
（電源電圧）の２乗に比例することから低消費電力化に
大きく貢献する。このような利点から、ＳＯＩ構造の半
導体装置は、近年、特に注目されている。
（Silicon On Insulator）構造の半導体装置は、バルク
ウエハ上に直接形成された従来の半導体装置（バルク型
の半導体装置）に比べ、寄生容量を大幅に低減でき、低
閾値電圧による低動作電圧化が可能である。寄生容量の
低減は低消費電力による動作や高速な動作を可能とし、
低閾値電圧による低動作電圧化は消費電力が動作電圧
（電源電圧）の２乗に比例することから低消費電力化に
大きく貢献する。このような利点から、ＳＯＩ構造の半
導体装置は、近年、特に注目されている。
【０００３】このような特徴を持つＳＯＩ構造のＭＯＳ
電界効果トランジスタ（Field Effect Transistor：以
下、ＦＥＴと略す）は、シリコン基板の上に絶縁膜例え
ば埋め込み酸化膜（Buried OXide layer：以下、ＢＯＸ
層と略す）を形成し、ＢＯＸ層上のシリコン層にソース
領域およびドレイン領域が形成される。そして、そのシ
リコン層においてソース領域およびドレイン領域が形成
された以外の領域がボディー領域と呼ばれる。このボデ
ィー領域に、ソース領域とドレイン領域との間を移動す
るキャリアが存在する中性領域があるか否かによって、
その挙動及び特性が異なる。
電界効果トランジスタ（Field Effect Transistor：以
下、ＦＥＴと略す）は、シリコン基板の上に絶縁膜例え
ば埋め込み酸化膜（Buried OXide layer：以下、ＢＯＸ
層と略す）を形成し、ＢＯＸ層上のシリコン層にソース
領域およびドレイン領域が形成される。そして、そのシ
リコン層においてソース領域およびドレイン領域が形成
された以外の領域がボディー領域と呼ばれる。このボデ
ィー領域に、ソース領域とドレイン領域との間を移動す
るキャリアが存在する中性領域があるか否かによって、
その挙動及び特性が異なる。
【０００４】ボディー領域に中性領域が存在するものを
部分空乏型（Partially Depleted）とし、中性領域が存
在しないものを完全空乏型（Fully Depleted）として分
けることができる。この中性領域が存在するか否かは、
ボディー領域を形成するシリコン層の膜厚によって決ま
る。図１０（Ａ）、（Ｂ）、および（Ｃ）は、従来の、
バルク型ＭＯＳＦＥＴ７０、部分空乏型ＦＥＴ７４、お
よび完全空乏型ＦＥＴ７６を、模式的な断面図として示
している。
部分空乏型（Partially Depleted）とし、中性領域が存
在しないものを完全空乏型（Fully Depleted）として分
けることができる。この中性領域が存在するか否かは、
ボディー領域を形成するシリコン層の膜厚によって決ま
る。図１０（Ａ）、（Ｂ）、および（Ｃ）は、従来の、
バルク型ＭＯＳＦＥＴ７０、部分空乏型ＦＥＴ７４、お
よび完全空乏型ＦＥＴ７６を、模式的な断面図として示
している。
【０００５】部分空乏型のＳＯＩ構造のＭＯＳＦＥＴ７
４は、ボディー領域３２のシリコン層を薄膜化する必要
がないため膜厚の製造マージンがあり、バルク型のＭＯ
ＳＦＥＴ７０と同じプロセスを使うことができるという
利点を有する。その反面、ボディー領域３２がフローテ
ィング状態の場合に、中性領域に存在するキャリアに起
因する基板浮遊効果のため動作の不安定性を招くととも
に、寄生バイポーラの動作によってキンクが発生する場
合があるという欠点を有する。
４は、ボディー領域３２のシリコン層を薄膜化する必要
がないため膜厚の製造マージンがあり、バルク型のＭＯ
ＳＦＥＴ７０と同じプロセスを使うことができるという
利点を有する。その反面、ボディー領域３２がフローテ
ィング状態の場合に、中性領域に存在するキャリアに起
因する基板浮遊効果のため動作の不安定性を招くととも
に、寄生バイポーラの動作によってキンクが発生する場
合があるという欠点を有する。
【０００６】そこで、このような欠点がなく、しかも優
れた飽和特性を有し、低消費電力化に適している完全空
乏型のＳＯＩ構造のＭＯＳＦＥＴ７６を用いることが考
えられる。しかしながら、完全空乏型のＳＯＩ構造のＭ
ＯＳＦＥＴ７６は、部分空乏型のＳＯＩ構造のＭＯＳＦ
ＥＴ７４に比べ、非常に薄いシリコン層が必要となり、
製造が困難であるという問題がある。例えば、コンタク
トホールが、シリコン層とＢＯＸ層１４とを貫通してバ
ルクシリコンまで達してしまったりするといった問題が
発生することもある。
れた飽和特性を有し、低消費電力化に適している完全空
乏型のＳＯＩ構造のＭＯＳＦＥＴ７６を用いることが考
えられる。しかしながら、完全空乏型のＳＯＩ構造のＭ
ＯＳＦＥＴ７６は、部分空乏型のＳＯＩ構造のＭＯＳＦ
ＥＴ７４に比べ、非常に薄いシリコン層が必要となり、
製造が困難であるという問題がある。例えば、コンタク
トホールが、シリコン層とＢＯＸ層１４とを貫通してバ
ルクシリコンまで達してしまったりするといった問題が
発生することもある。
【０００７】本発明は、上記のような点に鑑みてなされ
たものであって、その目的は、比較的容易に製造可能な
完全空乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタ
およびその製造方法ならびに電子機器を提供することに
ある。
たものであって、その目的は、比較的容易に製造可能な
完全空乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタ
およびその製造方法ならびに電子機器を提供することに
ある。
【０００８】
【課題を解決するための手段】（１） 本発明に係るＳ
ＯＩ構造のＭＯＳ電界効果トランジスタは、絶縁膜上の
半導体層の両端に形成されたソース領域およびドレイン
領域と、前記ソース領域および前記ドレイン領域を除く
前記半導体層の領域であるボディー領域と、前記ボディ
ー領域上にゲート絶縁膜を介して形成されたゲート電極
と、を有するＳＯＩ構造のＭＯＳ電界効果トランジスタ
であって、前記ボディー領域は、前記ソース領域と前記
ドレイン領域とを結ぶ線にほぼ直交する横断面の形状に
おいて、完全空乏型としての動作が可能な狭い幅で形成
され、前記ゲート電極は、前記ボディー領域の上面およ
び側面をゲート絶縁膜を介して被覆することを特徴とし
ている。
ＯＩ構造のＭＯＳ電界効果トランジスタは、絶縁膜上の
半導体層の両端に形成されたソース領域およびドレイン
領域と、前記ソース領域および前記ドレイン領域を除く
前記半導体層の領域であるボディー領域と、前記ボディ
ー領域上にゲート絶縁膜を介して形成されたゲート電極
と、を有するＳＯＩ構造のＭＯＳ電界効果トランジスタ
であって、前記ボディー領域は、前記ソース領域と前記
ドレイン領域とを結ぶ線にほぼ直交する横断面の形状に
おいて、完全空乏型としての動作が可能な狭い幅で形成
され、前記ゲート電極は、前記ボディー領域の上面およ
び側面をゲート絶縁膜を介して被覆することを特徴とし
ている。
【０００９】本発明によれば、ソース領域およびドレイ
ン領域を除く半導体層の領域であるボディー領域が、完
全空乏型としての動作が可能となる狭い幅で形成されて
おり、上面および側面にはゲート絶縁膜とゲート電極と
が積層されている。したがって、ボディー領域の深さ方
向の厚さが極端に薄くない完全空乏型のＳＯＩ構造のＭ
ＯＳ電界効果トランジスタを形成することができる。ま
た、ボディー領域を幅方向に薄く形成することは、半導
体層のエッチングにより比較的容易に加工できるため、
製造が容易である。
ン領域を除く半導体層の領域であるボディー領域が、完
全空乏型としての動作が可能となる狭い幅で形成されて
おり、上面および側面にはゲート絶縁膜とゲート電極と
が積層されている。したがって、ボディー領域の深さ方
向の厚さが極端に薄くない完全空乏型のＳＯＩ構造のＭ
ＯＳ電界効果トランジスタを形成することができる。ま
た、ボディー領域を幅方向に薄く形成することは、半導
体層のエッチングにより比較的容易に加工できるため、
製造が容易である。
【００１０】（２） 本発明に係るＳＯＩ構造のＭＯＳ
電界効果トランジスタは、絶縁膜上の半導体層の両端に
形成されたソース領域およびドレイン領域と、前記ソー
ス領域および前記ドレイン領域を除く前記半導体層の領
域であるボディー領域と、前記ボディー領域上にゲート
絶縁膜を介して形成されたゲート電極と、を有するＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタであって、前記半
導体層は、前記ソース領域と前記ドレイン領域とを結ぶ
線にほぼ直交する横断面の形状において、完全空乏型と
しての動作が可能な狭い幅で形成された複数の区分領域
を備えて形成され、前記ボディー領域は前記各区分領域
に形成され、前記ゲート電極は、前記区分領域の上面お
よび側面をゲート絶縁膜を介して被覆することを特徴と
している。
電界効果トランジスタは、絶縁膜上の半導体層の両端に
形成されたソース領域およびドレイン領域と、前記ソー
ス領域および前記ドレイン領域を除く前記半導体層の領
域であるボディー領域と、前記ボディー領域上にゲート
絶縁膜を介して形成されたゲート電極と、を有するＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタであって、前記半
導体層は、前記ソース領域と前記ドレイン領域とを結ぶ
線にほぼ直交する横断面の形状において、完全空乏型と
しての動作が可能な狭い幅で形成された複数の区分領域
を備えて形成され、前記ボディー領域は前記各区分領域
に形成され、前記ゲート電極は、前記区分領域の上面お
よび側面をゲート絶縁膜を介して被覆することを特徴と
している。
【００１１】本発明によれば、完全空乏型としての動作
が可能となる狭い幅で形成された複数の区分領域を半導
体層が備えて形成されており、ボディー領域は各区分領
域に形成され、各区分領域の上面および側面にはゲート
絶縁膜とゲート電極とが積層されている。したがって、
ボディー領域の深さ方向の厚さが極端に薄くない完全空
乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタを形成
することができる。また、複数の区分領域を幅方向に薄
く形成することは、半導体層のエッチングにより比較的
容易に加工できるため、製造が容易である。さらに、ボ
ディー領域が複数の並行する各区分領域に形成されてい
るため、狭い幅の単独のボディー領域を備えて形成した
場合に比べて、電流容量が増加し、駆動能力の大きい完
全空乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタを
形成することができる。
が可能となる狭い幅で形成された複数の区分領域を半導
体層が備えて形成されており、ボディー領域は各区分領
域に形成され、各区分領域の上面および側面にはゲート
絶縁膜とゲート電極とが積層されている。したがって、
ボディー領域の深さ方向の厚さが極端に薄くない完全空
乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタを形成
することができる。また、複数の区分領域を幅方向に薄
く形成することは、半導体層のエッチングにより比較的
容易に加工できるため、製造が容易である。さらに、ボ
ディー領域が複数の並行する各区分領域に形成されてい
るため、狭い幅の単独のボディー領域を備えて形成した
場合に比べて、電流容量が増加し、駆動能力の大きい完
全空乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタを
形成することができる。
【００１２】（３） 本発明に係るＳＯＩ構造のＭＯＳ
電界効果トランジスタの製造方法は、半導体基板の表面
付近に埋め込み絶縁膜を形成する工程と、前記埋め込み
絶縁膜上の半導体層の一部にドーピングを行いソース領
域およびドレイン領域を形成する工程と、前記埋め込み
絶縁膜上の半導体層を、前記ソース領域と前記ドレイン
領域とを結ぶ線にほぼ直交する横断面の形状において、
完全空乏型としての動作が可能となる狭い幅にエッチン
グする工程と、前記ソース領域および前記ドレイン領域
を除く前記半導体層の上面および側面にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜を覆ってゲート電極
を形成する工程と、を有することを特徴としている。
電界効果トランジスタの製造方法は、半導体基板の表面
付近に埋め込み絶縁膜を形成する工程と、前記埋め込み
絶縁膜上の半導体層の一部にドーピングを行いソース領
域およびドレイン領域を形成する工程と、前記埋め込み
絶縁膜上の半導体層を、前記ソース領域と前記ドレイン
領域とを結ぶ線にほぼ直交する横断面の形状において、
完全空乏型としての動作が可能となる狭い幅にエッチン
グする工程と、前記ソース領域および前記ドレイン領域
を除く前記半導体層の上面および側面にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜を覆ってゲート電極
を形成する工程と、を有することを特徴としている。
【００１３】本発明によれば、半導体層が完全空乏型と
しての動作が可能となる狭い幅で形成され、ソース領域
およびドレイン領域を除く半導体層の上面および側面に
はゲート絶縁膜とゲート電極とが積層されたＳＯＩ構造
のＭＯＳ電界効果トランジスタを製造することができ
る。したがって、半導体層の深さ方向の厚さを極端に薄
く加工することなく完全空乏型のＳＯＩ構造のＭＯＳ電
界効果トランジスタを形成することができる。また、半
導体層を完全空乏型としての動作が可能となるように幅
方向に十分薄くする加工は、エッチングにより比較的容
易に行うことができる。
しての動作が可能となる狭い幅で形成され、ソース領域
およびドレイン領域を除く半導体層の上面および側面に
はゲート絶縁膜とゲート電極とが積層されたＳＯＩ構造
のＭＯＳ電界効果トランジスタを製造することができ
る。したがって、半導体層の深さ方向の厚さを極端に薄
く加工することなく完全空乏型のＳＯＩ構造のＭＯＳ電
界効果トランジスタを形成することができる。また、半
導体層を完全空乏型としての動作が可能となるように幅
方向に十分薄くする加工は、エッチングにより比較的容
易に行うことができる。
【００１４】（４） 本発明に係るＳＯＩ構造のＭＯＳ
電界効果トランジスタの製造方法は、半導体基板の表面
付近に埋め込み絶縁膜を形成する工程と、前記埋め込み
絶縁膜上の半導体層の一部にドーピングを行いソース領
域およびドレイン領域を形成する工程と、前記埋め込み
絶縁膜上の半導体層を、前記ソース領域と前記ドレイン
領域とを結ぶ線にほぼ直交する横断面の形状において、
完全空乏型としての動作が可能な狭い幅の複数の領域と
なるようエッチングして、複数の区分領域を形成する工
程と、前記ソース領域および前記ドレイン領域を除く前
記各区分領域の上面および側面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜を覆ってゲート電極を形成
する工程と、を有することを特徴としている。
電界効果トランジスタの製造方法は、半導体基板の表面
付近に埋め込み絶縁膜を形成する工程と、前記埋め込み
絶縁膜上の半導体層の一部にドーピングを行いソース領
域およびドレイン領域を形成する工程と、前記埋め込み
絶縁膜上の半導体層を、前記ソース領域と前記ドレイン
領域とを結ぶ線にほぼ直交する横断面の形状において、
完全空乏型としての動作が可能な狭い幅の複数の領域と
なるようエッチングして、複数の区分領域を形成する工
程と、前記ソース領域および前記ドレイン領域を除く前
記各区分領域の上面および側面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜を覆ってゲート電極を形成
する工程と、を有することを特徴としている。
【００１５】本発明によれば、完全空乏型としての動作
が可能となる狭い幅で形成された複数の区分領域を備
え、各区分領域の上面および側面がゲート絶縁膜とゲー
ト電極とで積層されたＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタを製造することができる。したがって、半導体
層の深さ方向の厚さを極端に薄くすることなく、完全空
乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタを製造
することができる。また、複数の区分領域を完全空乏型
としての動作が可能となるように幅方向に十分薄くする
加工は、半導体層の幅方向のエッチングにより比較的容
易に行うことができる。
が可能となる狭い幅で形成された複数の区分領域を備
え、各区分領域の上面および側面がゲート絶縁膜とゲー
ト電極とで積層されたＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタを製造することができる。したがって、半導体
層の深さ方向の厚さを極端に薄くすることなく、完全空
乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタを製造
することができる。また、複数の区分領域を完全空乏型
としての動作が可能となるように幅方向に十分薄くする
加工は、半導体層の幅方向のエッチングにより比較的容
易に行うことができる。
【００１６】（５） 本発明に係る電子機器は、（１）
または（２）に記載された電界効果トランジスタを用い
た半導体装置を備えることを特徴としている。
または（２）に記載された電界効果トランジスタを用い
た半導体装置を備えることを特徴としている。
【００１７】本発明によれば、寄生容量を大幅に低減で
き、低閾値電圧による低動作電圧化が可能なＳＯＩ構造
のＭＯＳ電界効果トランジスタを用いた半導体装置をこ
れらの回路に用いることによって、バルクウエハ上に直
接形成された従来の半導体装置を用いる場合に比べ、低
消費電力の電子機器を構成することができる。
き、低閾値電圧による低動作電圧化が可能なＳＯＩ構造
のＭＯＳ電界効果トランジスタを用いた半導体装置をこ
れらの回路に用いることによって、バルクウエハ上に直
接形成された従来の半導体装置を用いる場合に比べ、低
消費電力の電子機器を構成することができる。
【００１８】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を参照しながら、さらに具体的に説明す
る。
ついて、図面を参照しながら、さらに具体的に説明す
る。
【００１９】１． ＜第１実施形態＞ １．１ ＳＯＩ構造のＭＯＳ電界効果トランジスタ 図１（Ａ）は、本実施形態のＭＯＳ電界効果トランジス
タ２０を隣接して２つ形成した状態を示す模式的な平面
図であり、図１（Ｂ）は、図１（Ａ）に示した線Ｂ−ｂ
に沿った位置における模式的な断面図である。また、図
２は、図１（Ａ）に示した線Ｔ−ｔに沿った位置におけ
る模式的な断面図である。
タ２０を隣接して２つ形成した状態を示す模式的な平面
図であり、図１（Ｂ）は、図１（Ａ）に示した線Ｂ−ｂ
に沿った位置における模式的な断面図である。また、図
２は、図１（Ａ）に示した線Ｔ−ｔに沿った位置におけ
る模式的な断面図である。
【００２０】これらの図に示すように、本実施形態のＭ
ＯＳ電界効果トランジスタ２０は、絶縁膜１２例えば酸
化シリコン膜上に、半導体層としてのシリコン層１４を
備えるＳＯＩ（Silicon On Insulator）構造の半導体装
置である。シリコン層１４の両端には、ソース領域２４
およびドレイン領域２８が形成されており、シリコン層
１４の領域であってソース領域およびドレイン領域を除
いた領域がボディー領域３２となっている。ボディー領
域３２の上面および側面には、ゲート絶縁膜３６が形成
されており、そのゲート絶縁膜３６を覆ってゲート電極
４０が形成されている。ゲート絶縁膜３６は、例えば酸
化シリコン膜で形成されている。ゲート電極４０は、例
えば、多結晶シリコン、アルミニウム、または、タング
ステンで形成されている。
ＯＳ電界効果トランジスタ２０は、絶縁膜１２例えば酸
化シリコン膜上に、半導体層としてのシリコン層１４を
備えるＳＯＩ（Silicon On Insulator）構造の半導体装
置である。シリコン層１４の両端には、ソース領域２４
およびドレイン領域２８が形成されており、シリコン層
１４の領域であってソース領域およびドレイン領域を除
いた領域がボディー領域３２となっている。ボディー領
域３２の上面および側面には、ゲート絶縁膜３６が形成
されており、そのゲート絶縁膜３６を覆ってゲート電極
４０が形成されている。ゲート絶縁膜３６は、例えば酸
化シリコン膜で形成されている。ゲート電極４０は、例
えば、多結晶シリコン、アルミニウム、または、タング
ステンで形成されている。
【００２１】図１（Ｂ）から明らかなように、ボディー
領域３２は、ソース領域２４とドレイン領域２８とを結
ぶ線にほぼ直交する横断面の形状において、狭い幅Ｗで
形成されている。なお、図１（Ｂ）に示したボディー領
域３２において破線で囲んだ領域は空乏領域３４を示し
ている。本実施形態のＭＯＳ電界効果トランジスタ２０
は完全空乏型であるため、ボディー領域３２に中性領域
は存在しない。
領域３２は、ソース領域２４とドレイン領域２８とを結
ぶ線にほぼ直交する横断面の形状において、狭い幅Ｗで
形成されている。なお、図１（Ｂ）に示したボディー領
域３２において破線で囲んだ領域は空乏領域３４を示し
ている。本実施形態のＭＯＳ電界効果トランジスタ２０
は完全空乏型であるため、ボディー領域３２に中性領域
は存在しない。
【００２２】図３（Ａ）は、比較例として、部分空乏型
のＳＯＩ構造のＭＯＳ電界効果トランジスタ８０を示す
模式的な平面図であり、図３（Ｂ）は、図３（Ａ）に示
した線Ｂ−ｂに沿った位置における模式的な断面図であ
り、図１（Ａ）および図１（Ｂ）とほぼ同様な縮尺で示
している。対応する各部には本実施形態と同一の符号が
付してある。図３（Ｂ）に示したボディー領域３２にお
いて破線で囲んだ領域は空乏領域３４を示している。部
分空乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタ８
０では、空乏領域３４のさらに内側に中性領域８２が存
在する。
のＳＯＩ構造のＭＯＳ電界効果トランジスタ８０を示す
模式的な平面図であり、図３（Ｂ）は、図３（Ａ）に示
した線Ｂ−ｂに沿った位置における模式的な断面図であ
り、図１（Ａ）および図１（Ｂ）とほぼ同様な縮尺で示
している。対応する各部には本実施形態と同一の符号が
付してある。図３（Ｂ）に示したボディー領域３２にお
いて破線で囲んだ領域は空乏領域３４を示している。部
分空乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタ８
０では、空乏領域３４のさらに内側に中性領域８２が存
在する。
【００２３】これらの図の比較から明らかなように、本
実施形態のＳＯＩ構造のＭＯＳ電界効果トランジスタ２
０は、部分空乏型のＳＯＩ構造のＭＯＳ電界効果トラン
ジスタ８０に比べ、ソース領域２４とドレイン領域２８
とを結ぶ線にほぼ直交する横断面の形状において、ボデ
ィー領域３２が遥かに狭い幅で形成されている。そし
て、ボディー領域３２の上面および側面にはゲート絶縁
膜３６とゲート電極４０とが積層されて形成されてい
る。これによって、本実施形態におけるＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ２０は、完全空乏型のＭＯＳ
電界効果トランジスタとしての動作が可能となってい
る。
実施形態のＳＯＩ構造のＭＯＳ電界効果トランジスタ２
０は、部分空乏型のＳＯＩ構造のＭＯＳ電界効果トラン
ジスタ８０に比べ、ソース領域２４とドレイン領域２８
とを結ぶ線にほぼ直交する横断面の形状において、ボデ
ィー領域３２が遥かに狭い幅で形成されている。そし
て、ボディー領域３２の上面および側面にはゲート絶縁
膜３６とゲート電極４０とが積層されて形成されてい
る。これによって、本実施形態におけるＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ２０は、完全空乏型のＭＯＳ
電界効果トランジスタとしての動作が可能となってい
る。
【００２４】さらに、本実施形態におけるＳＯＩ構造の
ＭＯＳ電界効果トランジスタ２０は、シリコン層のエッ
チングにより比較的容易に加工してボディー領域３２を
幅方向に薄く形成することができるため、製造が容易で
ある。
ＭＯＳ電界効果トランジスタ２０は、シリコン層のエッ
チングにより比較的容易に加工してボディー領域３２を
幅方向に薄く形成することができるため、製造が容易で
ある。
【００２５】１．２ ＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの製造方法 ここで、本実施形態に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタ２０の製造方法について説明する。
ンジスタの製造方法 ここで、本実施形態に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタ２０の製造方法について説明する。
【００２６】まず、半導体基板としてのシリコン基板１
０の表面付近に埋め込み絶縁膜としての絶縁膜１２を形
成する。具体的には、例えば、シリコン基板１４に酸素
をイオン注入した後、高温で熱処理することによって絶
縁膜１２としての酸化シリコン膜層を形成する、いわゆ
るＳＩＭＯＸ（Separation by IMplanted OXygen）法に
よって行われる。図４（Ａ）および図４（Ｂ）は、この
ようにして絶縁膜を形成した状態を、完成後の模式的な
平面図である図１に示した線Ｔ−ｔおよび線Ｂ−ｂに沿
った位置に対応する断面図として示している。
０の表面付近に埋め込み絶縁膜としての絶縁膜１２を形
成する。具体的には、例えば、シリコン基板１４に酸素
をイオン注入した後、高温で熱処理することによって絶
縁膜１２としての酸化シリコン膜層を形成する、いわゆ
るＳＩＭＯＸ（Separation by IMplanted OXygen）法に
よって行われる。図４（Ａ）および図４（Ｂ）は、この
ようにして絶縁膜を形成した状態を、完成後の模式的な
平面図である図１に示した線Ｔ−ｔおよび線Ｂ−ｂに沿
った位置に対応する断面図として示している。
【００２７】次に、絶縁膜１２上のシリコン層１４の一
部にドーピングを行いソース領域２４およびドレイン領
域２８を形成する。このドーピングは、例えば、ゲート
絶縁膜３６およびゲート電極４０が形成される領域を予
めマスキングし、ＢＦ２＋のイオン注入によって行われ
る。
部にドーピングを行いソース領域２４およびドレイン領
域２８を形成する。このドーピングは、例えば、ゲート
絶縁膜３６およびゲート電極４０が形成される領域を予
めマスキングし、ＢＦ２＋のイオン注入によって行われ
る。
【００２８】次いで、絶縁膜１２上のシリコン層１４
を、ソース領域２４とドレイン領域２８とを結ぶ線にほ
ぼ直交する横断面の形状において、完全空乏型としての
動作が可能となる狭い幅にエッチングする。図５（Ａ）
および図５（Ｂ）は、このようにして狭い幅のシリコン
層１４を形成した状態を、完成後の模式的な平面図であ
る図１に示した線Ｔ−ｔおよび線Ｂ−ｂに沿った位置に
対応する断面図として示している。
を、ソース領域２４とドレイン領域２８とを結ぶ線にほ
ぼ直交する横断面の形状において、完全空乏型としての
動作が可能となる狭い幅にエッチングする。図５（Ａ）
および図５（Ｂ）は、このようにして狭い幅のシリコン
層１４を形成した状態を、完成後の模式的な平面図であ
る図１に示した線Ｔ−ｔおよび線Ｂ−ｂに沿った位置に
対応する断面図として示している。
【００２９】そして、ソース領域２４およびドレイン領
域２８を除いて、シリコン層１４の上面および側面にゲ
ート絶縁膜３６を形成する。これは、例えば、ソース領
域２４およびドレイン領域２８などをマスキングした
後、シリコン層１４を塩酸によって酸化することによっ
て行われる。
域２８を除いて、シリコン層１４の上面および側面にゲ
ート絶縁膜３６を形成する。これは、例えば、ソース領
域２４およびドレイン領域２８などをマスキングした
後、シリコン層１４を塩酸によって酸化することによっ
て行われる。
【００３０】最後に、ゲート絶縁膜３６を覆ってゲート
電極４０を形成する。これは、例えば、ゲート絶縁膜３
６を覆うように多結晶シリコンを積層させ、パターニン
グすることによって行われる。このようにして、図１
（Ａ）、図１（Ｂ）、および図２に示した本実施形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ２０を製
造することができる。
電極４０を形成する。これは、例えば、ゲート絶縁膜３
６を覆うように多結晶シリコンを積層させ、パターニン
グすることによって行われる。このようにして、図１
（Ａ）、図１（Ｂ）、および図２に示した本実施形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ２０を製
造することができる。
【００３１】以上のように、本実施形態によれば、シリ
コン層１４が完全空乏型としての動作が可能となる狭い
幅で形成され、ソース領域２４およびドレイン領域２８
を除くシリコン層１４の上面および側面にはゲート絶縁
膜３６とゲート電極４０とが積層されたＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ２０を製造することができ
る。したがって、シリコン層１４の深さ方向の厚さを極
端に薄く加工することなく完全空乏型のＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ２０を形成することができ
る。また、シリコン層１４を完全空乏型としての動作が
可能となるように幅方向に十分薄くする加工は、エッチ
ングにより比較的容易に行うことができる。
コン層１４が完全空乏型としての動作が可能となる狭い
幅で形成され、ソース領域２４およびドレイン領域２８
を除くシリコン層１４の上面および側面にはゲート絶縁
膜３６とゲート電極４０とが積層されたＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ２０を製造することができ
る。したがって、シリコン層１４の深さ方向の厚さを極
端に薄く加工することなく完全空乏型のＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ２０を形成することができ
る。また、シリコン層１４を完全空乏型としての動作が
可能となるように幅方向に十分薄くする加工は、エッチ
ングにより比較的容易に行うことができる。
【００３２】２． ＜第２実施形態＞ 第２実施形態は、狭い幅で形成された複数の区分領域を
半導体層が備えて形成されている点が第１実施形態と異
なる。以下においては、第１実施形態と相違する点を中
心に説明する。それ以外の点については、第１実施形態
と同様であるので説明を省略する。また、図面において
対応する部分には同一の符号を付す。
半導体層が備えて形成されている点が第１実施形態と異
なる。以下においては、第１実施形態と相違する点を中
心に説明する。それ以外の点については、第１実施形態
と同様であるので説明を省略する。また、図面において
対応する部分には同一の符号を付す。
【００３３】２．１ ＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタ 図６（Ａ）は、本実施形態のＭＯＳ電界効果トランジス
タ５０を示す模式的な平面図であり、図６（Ｂ）は、図
６（Ａ）に示した線Ｂ−ｂに沿った位置における模式的
な断面図である。また、図７は、図６（Ａ）に示した線
Ｔ−ｔに沿った位置における模式的な断面図である。
ンジスタ 図６（Ａ）は、本実施形態のＭＯＳ電界効果トランジス
タ５０を示す模式的な平面図であり、図６（Ｂ）は、図
６（Ａ）に示した線Ｂ−ｂに沿った位置における模式的
な断面図である。また、図７は、図６（Ａ）に示した線
Ｔ−ｔに沿った位置における模式的な断面図である。
【００３４】これらの図に示すように、本実施形態のＭ
ＯＳ電界効果トランジスタ５０は、半導体層としてのシ
リコン層１４が複数の区分領域５２を備えて形成されて
いる。各区分領域５２は、ボディー領域３２を備え、ソ
ース領域２４とドレイン領域２８とを結ぶ線にほぼ直交
する横断面の形状、すなわち図６（Ｂ）に示した形状に
おいて、完全空乏型としての動作が可能な狭い幅Ｗで形
成されている。
ＯＳ電界効果トランジスタ５０は、半導体層としてのシ
リコン層１４が複数の区分領域５２を備えて形成されて
いる。各区分領域５２は、ボディー領域３２を備え、ソ
ース領域２４とドレイン領域２８とを結ぶ線にほぼ直交
する横断面の形状、すなわち図６（Ｂ）に示した形状に
おいて、完全空乏型としての動作が可能な狭い幅Ｗで形
成されている。
【００３５】図６（Ｂ）に示したボディー領域３２にお
いて破線で囲んだ領域は空乏領域３４を示している。本
実施形態のＭＯＳ電界効果トランジスタ５０も完全空乏
型であるため、ボディー領域３２に中性領域は存在しな
い。
いて破線で囲んだ領域は空乏領域３４を示している。本
実施形態のＭＯＳ電界効果トランジスタ５０も完全空乏
型であるため、ボディー領域３２に中性領域は存在しな
い。
【００３６】また、図７に示したように、図６（Ａ）に
示した線Ｔ−ｔに沿った位置における、本実施形態のＭ
ＯＳ電界効果トランジスタ５０の断面形状は、第１実施
形態において図２に示したＭＯＳ電界効果トランジスタ
２０の断面形状とほぼ同様である。
示した線Ｔ−ｔに沿った位置における、本実施形態のＭ
ＯＳ電界効果トランジスタ５０の断面形状は、第１実施
形態において図２に示したＭＯＳ電界効果トランジスタ
２０の断面形状とほぼ同様である。
【００３７】このように、本実施形態のＭＯＳ電界効果
トランジスタ５０は、完全空乏型としての動作が可能と
なる狭い幅で形成された複数の区分領域５２をシリコン
層１４が備えて形成されており、ボディー領域３２は各
区分領域５２に形成され、各区分領域５２の上面および
側面にはゲート絶縁膜３６とゲート電極４０とが積層さ
れている。したがって、ボディー領域３２の深さ方向の
厚さが極端に薄くない完全空乏型のＳＯＩ構造のＭＯＳ
電界効果トランジスタとして形成することができる。ま
た、複数の区分領域５２を幅方向に薄く形成すること
は、シリコン層１４のエッチングにより比較的容易に行
えるため、製造が容易である。さらに、ボディー領域３
２が複数の並行する各区分領域５２に形成されているた
め、狭い幅の単独のボディー領域を備えて形成した場合
に比べて、電流容量が増加し、駆動能力の大きい完全空
乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタ５０を
形成することができる。
トランジスタ５０は、完全空乏型としての動作が可能と
なる狭い幅で形成された複数の区分領域５２をシリコン
層１４が備えて形成されており、ボディー領域３２は各
区分領域５２に形成され、各区分領域５２の上面および
側面にはゲート絶縁膜３６とゲート電極４０とが積層さ
れている。したがって、ボディー領域３２の深さ方向の
厚さが極端に薄くない完全空乏型のＳＯＩ構造のＭＯＳ
電界効果トランジスタとして形成することができる。ま
た、複数の区分領域５２を幅方向に薄く形成すること
は、シリコン層１４のエッチングにより比較的容易に行
えるため、製造が容易である。さらに、ボディー領域３
２が複数の並行する各区分領域５２に形成されているた
め、狭い幅の単独のボディー領域を備えて形成した場合
に比べて、電流容量が増加し、駆動能力の大きい完全空
乏型のＳＯＩ構造のＭＯＳ電界効果トランジスタ５０を
形成することができる。
【００３８】２．２ ＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの製造方法 本実施形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタ５０の製造方法は、以下の点を除いて第１実施形態
のＳＯＩ構造のＭＯＳ電界効果トランジスタ２０の製造
方法とほぼ同様である。
ンジスタの製造方法 本実施形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタ５０の製造方法は、以下の点を除いて第１実施形態
のＳＯＩ構造のＭＯＳ電界効果トランジスタ２０の製造
方法とほぼ同様である。
【００３９】すなわち、第１実施形態と同様に、絶縁膜
１２を形成し、シリコン層１４の一部にドーピングを行
いソース領域２４およびドレイン領域２８を形成する。
１２を形成し、シリコン層１４の一部にドーピングを行
いソース領域２４およびドレイン領域２８を形成する。
【００４０】その後、絶縁膜１２上のシリコン層１４
を、ソース領域２４とドレイン領域２８とを結ぶ線にほ
ぼ直交する横断面の形状において、完全空乏型としての
動作が可能な狭い幅の複数の領域となるようエッチング
して、複数の区分領域を形成する。図８（Ａ）および図
８（Ｂ）は、このようにして狭い幅の複数の区分領域を
備えるシリコン層１４を形成した状態を、完成後の模式
的な平面図である図６（Ａ）に示した線Ｔ−ｔおよび線
Ｂ−ｂに沿った位置に対応する断面図として示してい
る。
を、ソース領域２４とドレイン領域２８とを結ぶ線にほ
ぼ直交する横断面の形状において、完全空乏型としての
動作が可能な狭い幅の複数の領域となるようエッチング
して、複数の区分領域を形成する。図８（Ａ）および図
８（Ｂ）は、このようにして狭い幅の複数の区分領域を
備えるシリコン層１４を形成した状態を、完成後の模式
的な平面図である図６（Ａ）に示した線Ｔ−ｔおよび線
Ｂ−ｂに沿った位置に対応する断面図として示してい
る。
【００４１】そして、ソース領域２４およびドレイン領
域２８を除いて、各区分領域５２の上面および側面にゲ
ート絶縁膜３６を形成する。これは、例えば、ソース領
域２４およびドレイン領域２８などをマスキングした
後、シリコン層１４を塩酸によって酸化することによっ
て行われる。
域２８を除いて、各区分領域５２の上面および側面にゲ
ート絶縁膜３６を形成する。これは、例えば、ソース領
域２４およびドレイン領域２８などをマスキングした
後、シリコン層１４を塩酸によって酸化することによっ
て行われる。
【００４２】最後に、ゲート絶縁膜３６を覆ってゲート
電極４０を形成する。これは、例えば、ゲート絶縁膜３
６を覆うように多結晶シリコンを積層させ、パターニン
グすることによって行われる。このようにして、図６
（Ａ）、図６（Ｂ）、および図７に示した本実施形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５０を製
造することができる。
電極４０を形成する。これは、例えば、ゲート絶縁膜３
６を覆うように多結晶シリコンを積層させ、パターニン
グすることによって行われる。このようにして、図６
（Ａ）、図６（Ｂ）、および図７に示した本実施形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタ５０を製
造することができる。
【００４３】以上のように、本実施形態によれば、完全
空乏型としての動作が可能となる狭い幅で形成された複
数の区分領域５２を備え、各区分領域５２の上面および
側面がゲート絶縁膜３６とゲート電極４０とで積層され
たＳＯＩ構造のＭＯＳ電界効果トランジスタ５０を製造
することができる。したがって、シリコン層１４の深さ
方向の厚さを極端に薄くすることなく、完全空乏型のＳ
ＯＩ構造のＭＯＳ電界効果トランジスタ５０を製造する
ことができる。また、複数の区分領域５２を完全空乏型
としての動作が可能となるように幅方向に十分薄くする
加工は、シリコン層１４の幅方向のエッチングにより比
較的容易に行うことができる。
空乏型としての動作が可能となる狭い幅で形成された複
数の区分領域５２を備え、各区分領域５２の上面および
側面がゲート絶縁膜３６とゲート電極４０とで積層され
たＳＯＩ構造のＭＯＳ電界効果トランジスタ５０を製造
することができる。したがって、シリコン層１４の深さ
方向の厚さを極端に薄くすることなく、完全空乏型のＳ
ＯＩ構造のＭＯＳ電界効果トランジスタ５０を製造する
ことができる。また、複数の区分領域５２を完全空乏型
としての動作が可能となるように幅方向に十分薄くする
加工は、シリコン層１４の幅方向のエッチングにより比
較的容易に行うことができる。
【００４４】３． ＜電子機器＞ 図９（Ａ）、（Ｂ）、および（Ｃ）は、前述したいずれ
かの実施形態における、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタを用いて形成された半導体装置を備える電子
機器の例を示す外観図である。図９（Ａ）は携帯電話機
８８であり、図９（Ｂ）は腕時計９２であり、図９
（Ｃ）は、携帯情報機器９６である。
かの実施形態における、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタを用いて形成された半導体装置を備える電子
機器の例を示す外観図である。図９（Ａ）は携帯電話機
８８であり、図９（Ｂ）は腕時計９２であり、図９
（Ｃ）は、携帯情報機器９６である。
【００４５】これらの電子機器は、パルス波形成形回路
ならびに表示部９８の他に、図示しないが、表示情報出
力源、表示情報処理回路などの様々な回路や、それらの
回路に電力を供給する電源回路などからなる表示信号生
成部を含んで構成される。寄生容量を大幅に低減でき、
低閾値電圧による低動作電圧化が可能なＳＯＩ構造のＭ
ＯＳ電界効果トランジスタを用いた半導体装置をこれら
の回路に用いることによって、バルクウエハ上に直接形
成された従来の半導体装置を用いる場合に比べ、低消費
電力の電子機器を構成することができる。
ならびに表示部９８の他に、図示しないが、表示情報出
力源、表示情報処理回路などの様々な回路や、それらの
回路に電力を供給する電源回路などからなる表示信号生
成部を含んで構成される。寄生容量を大幅に低減でき、
低閾値電圧による低動作電圧化が可能なＳＯＩ構造のＭ
ＯＳ電界効果トランジスタを用いた半導体装置をこれら
の回路に用いることによって、バルクウエハ上に直接形
成された従来の半導体装置を用いる場合に比べ、低消費
電力の電子機器を構成することができる。
【００４６】なお、本実施形態のパルス波形成形回路が
使用される電子機器としては、携帯電話機、腕時計、お
よび携帯情報機器に限らず、ノート型パソコン、電子手
帳、ページャ、電卓、ＰＯＳ端末、ＩＣカード、ミニデ
ィスクプレーヤなど様々な電子機器が考えられる。
使用される電子機器としては、携帯電話機、腕時計、お
よび携帯情報機器に限らず、ノート型パソコン、電子手
帳、ページャ、電卓、ＰＯＳ端末、ＩＣカード、ミニデ
ィスクプレーヤなど様々な電子機器が考えられる。
【００４７】４． ＜変形例＞ ４．１ 前述した各実施形態では、絶縁膜およびゲート
絶縁膜が酸化シリコンで形成された例を示したが、これ
らは窒化シリコン、窒化チタン、またはポリイミド樹脂
などの他の種類の絶縁膜で形成されていてもよい。
絶縁膜が酸化シリコンで形成された例を示したが、これ
らは窒化シリコン、窒化チタン、またはポリイミド樹脂
などの他の種類の絶縁膜で形成されていてもよい。
【００４８】４．２ 前述した各実施形態では、半導体
基板および半導体層の材料としてシリコンを用いる例を
示したが、ゲルマニウム、ダイヤモンド、ガリウムヒ
素、インジウムリン、ガリウムリン、硫化カドミウム、
または炭化ケイ素などの他の半導体を用いることもでき
る。
基板および半導体層の材料としてシリコンを用いる例を
示したが、ゲルマニウム、ダイヤモンド、ガリウムヒ
素、インジウムリン、ガリウムリン、硫化カドミウム、
または炭化ケイ素などの他の半導体を用いることもでき
る。
【００４９】４．３ 本発明は前述した各実施形態に限
定されるものではなく、本発明の要旨の範囲内、また
は、特許請求の範囲の均等範囲内で、各種の変形実施が
可能である。
定されるものではなく、本発明の要旨の範囲内、また
は、特許請求の範囲の均等範囲内で、各種の変形実施が
可能である。
【図１】（Ａ）は第１実施形態のＭＯＳ電界効果トラン
ジスタを隣接して２つ形成した状態を示す模式的な平面
図であり、（Ｂ）は（Ａ）に示した線Ｂ−ｂに沿った位
置における模式的な断面図である。
ジスタを隣接して２つ形成した状態を示す模式的な平面
図であり、（Ｂ）は（Ａ）に示した線Ｂ−ｂに沿った位
置における模式的な断面図である。
【図２】図１（Ａ）に示した線Ｔ−ｔに沿った位置にお
ける模式的な断面図である。
ける模式的な断面図である。
【図３】（Ａ）は比較例として部分空乏型のＳＯＩ構造
のＭＯＳ電界効果トランジスタを示す模式的な平面図で
あり、（Ｂ）は（Ａ）に示した線Ｂ−ｂに沿った位置に
おける模式的な断面図である。
のＭＯＳ電界効果トランジスタを示す模式的な平面図で
あり、（Ｂ）は（Ａ）に示した線Ｂ−ｂに沿った位置に
おける模式的な断面図である。
【図４】（Ａ）および（Ｂ）は、第１実施形態のＭＯＳ
電界効果トランジスタの製造工程において、絶縁膜を形
成した状態を示す断面図である。
電界効果トランジスタの製造工程において、絶縁膜を形
成した状態を示す断面図である。
【図５】（Ａ）および（Ｂ）は、第１実施形態のＭＯＳ
電界効果トランジスタの製造工程において、シリコン層
をエッチングした後の状態を示す断面図である。
電界効果トランジスタの製造工程において、シリコン層
をエッチングした後の状態を示す断面図である。
【図６】（Ａ）は第２実施形態のＭＯＳ電界効果トラン
ジスタを示す模式的な平面図であり、（Ｂ）は（Ａ）に
示した線Ｂ−ｂに沿った位置における模式的な断面図で
ある。
ジスタを示す模式的な平面図であり、（Ｂ）は（Ａ）に
示した線Ｂ−ｂに沿った位置における模式的な断面図で
ある。
【図７】図６（Ａ）に示した線Ｔ−ｔに沿った位置にお
ける模式的な断面図である。
ける模式的な断面図である。
【図８】（Ａ）および（Ｂ）は、第２実施形態のＭＯＳ
電界効果トランジスタの製造工程において、シリコン層
をエッチングした後の状態を示す断面図である。
電界効果トランジスタの製造工程において、シリコン層
をエッチングした後の状態を示す断面図である。
【図９】（Ａ）、（Ｂ）、および（Ｃ）は、前述した実
施形態におけるＭＯＳ電界効果トランジスタを用いて形
成された半導体装置を備える電子機器の例を示す外観図
である。
施形態におけるＭＯＳ電界効果トランジスタを用いて形
成された半導体装置を備える電子機器の例を示す外観図
である。
【図１０】（Ａ）、（Ｂ）、および（Ｃ）は、従来の、
バルク型ＭＯＳＦＥＴ、部分空乏型ＦＥＴ、および完全
空乏型ＦＥＴを示す模式的な断面図である。
バルク型ＭＯＳＦＥＴ、部分空乏型ＦＥＴ、および完全
空乏型ＦＥＴを示す模式的な断面図である。
１０ シリコン基板（半導体基板） １２ 絶縁膜 １４ シリコン層（半導体層） ２０，５０ ＭＯＳ電界効果トランジスタ ２４ ソース領域 ２８ トレイン領域 ３２ ボディー領域 ３４ 空乏領域 ３６ ゲート絶縁膜 ４０ ゲート電極 ５２ 区分領域 ８８ 携帯電話（電子機器） ９２ 腕時計（電子機器） ９６ 携帯情報機器（電子機器） Ｗ 幅
フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB01 BB02 BB18 CC05 DD28 DD63 FF04 FF06 GG09 GG10 GG14 5F110 AA02 AA09 AA16 CC02 DD01 DD05 DD12 DD13 DD14 EE03 EE04 EE09 FF01 FF02 FF03 FF22 GG01 GG02 GG03 GG04 GG12 GG22 GG23 GG60 HJ01 HJ13
Claims (5)
- 【請求項１】 絶縁膜上の半導体層の両端に形成された
ソース領域およびドレイン領域と、前記ソース領域およ
び前記ドレイン領域を除く前記半導体層の領域であるボ
ディー領域と、前記ボディー領域上にゲート絶縁膜を介
して形成されたゲート電極と、を有するＳＯＩ構造のＭ
ＯＳ電界効果トランジスタであって、 前記ボディー領域は、前記ソース領域と前記ドレイン領
域とを結ぶ線にほぼ直交する横断面の形状において、完
全空乏型としての動作が可能な狭い幅で形成され、 前記ゲート電極は、前記ボディー領域の上面および側面
をゲート絶縁膜を介して被覆することを特徴とするＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタ。 - 【請求項２】 絶縁膜上の半導体層の両端に形成された
ソース領域およびドレイン領域と、前記ソース領域およ
び前記ドレイン領域を除く前記半導体層の領域であるボ
ディー領域と、前記ボディー領域上にゲート絶縁膜を介
して形成されたゲート電極と、を有するＳＯＩ構造のＭ
ＯＳ電界効果トランジスタであって、 前記半導体層は、前記ソース領域と前記ドレイン領域と
を結ぶ線にほぼ直交する横断面の形状において、完全空
乏型としての動作が可能な狭い幅で形成された複数の区
分領域を備えて形成され、 前記ボディー領域は前記各区分領域に形成され、 前記ゲート電極は、前記区分領域の上面および側面をゲ
ート絶縁膜を介して被覆することを特徴とするＳＯＩ構
造のＭＯＳ電界効果トランジスタ。 - 【請求項３】 半導体基板の表面付近に埋め込み絶縁膜
を形成する工程と、 前記埋め込み絶縁膜上の半導体層の一部にドーピングを
行いソース領域およびドレイン領域を形成する工程と、 前記埋め込み絶縁膜上の半導体層を、前記ソース領域と
前記ドレイン領域とを結ぶ線にほぼ直交する横断面の形
状において、完全空乏型としての動作が可能となる狭い
幅にエッチングする工程と、 前記ソース領域および前記ドレイン領域を除く前記半導
体層の上面および側面にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜を覆ってゲート電極を形成する工程
と、 を有することを特徴とするＳＯＩ構造のＭＯＳ電界効果
トランジスタの製造方法。 - 【請求項４】 半導体基板の表面付近に埋め込み絶縁膜
を形成する工程と、 前記埋め込み絶縁膜上の半導体層の一部にドーピングを
行いソース領域およびドレイン領域を形成する工程と、 前記埋め込み絶縁膜上の半導体層を、前記ソース領域と
前記ドレイン領域とを結ぶ線にほぼ直交する横断面の形
状において、完全空乏型としての動作が可能な狭い幅の
複数の領域となるようエッチングして、複数の区分領域
を形成する工程と、 前記ソース領域および前記ドレイン領域を除く前記各区
分領域の上面および側面にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜を覆ってゲート電極を形成する工程
と、 を有することを特徴とするＳＯＩ構造のＭＯＳ電界効果
トランジスタの製造方法。 - 【請求項５】 請求項１または請求項２に記載された電
界効果トランジスタを用いた半導体装置を備えることを
特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078094A JP2002280562A (ja) | 2001-03-19 | 2001-03-19 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078094A JP2002280562A (ja) | 2001-03-19 | 2001-03-19 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280562A true JP2002280562A (ja) | 2002-09-27 |
Family
ID=18934756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001078094A Withdrawn JP2002280562A (ja) | 2001-03-19 | 2001-03-19 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002280562A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090992A1 (ja) * | 2003-04-09 | 2004-10-21 | Nec Corporation | 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 |
| KR100666368B1 (ko) | 2005-08-09 | 2007-01-09 | 삼성전자주식회사 | 트랜지스터 및 그 제조 방법 |
| KR100973092B1 (ko) | 2003-07-21 | 2010-07-29 | 매그나칩 반도체 유한회사 | 실리콘 온 인슐레이터 웨이퍼를 이용한 수직구조의 모스커패시터의 제조방법 |
| JP2013536577A (ja) * | 2010-08-02 | 2013-09-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 集積フィンベースの電界効果トランジスタ（ＦｉｎＦＥＴ）およびその製造方法 |
| JP2014535159A (ja) * | 2011-09-29 | 2014-12-25 | インテル・コーポレーション | 半導体用途のための陽性金属含有層 |
-
2001
- 2001-03-19 JP JP2001078094A patent/JP2002280562A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090992A1 (ja) * | 2003-04-09 | 2004-10-21 | Nec Corporation | 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 |
| JPWO2004090992A1 (ja) * | 2003-04-09 | 2006-07-06 | 日本電気株式会社 | 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 |
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| KR100973092B1 (ko) | 2003-07-21 | 2010-07-29 | 매그나칩 반도체 유한회사 | 실리콘 온 인슐레이터 웨이퍼를 이용한 수직구조의 모스커패시터의 제조방법 |
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| KR101605643B1 (ko) | 2011-09-29 | 2016-03-22 | 인텔 코포레이션 | 반도체 응용을 위한 양전성 금속 포함 층을 포함하는 장치 및 그 제조방법 |
| US9390932B2 (en) | 2011-09-29 | 2016-07-12 | Intel Corporation | Electropositive metal containing layers for semiconductor applications |
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