JP2002158293A - 半導体装置及び携帯電子機器 - Google Patents
半導体装置及び携帯電子機器Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 ＤＴＭＯＳ及び基板バイアス可変トランジス
タを有する低消費電力で信頼性の高い半導体装置及びそ
れを用いた携帯電子機器を提供すること。 【解決手段】 半導体基板１１上に３層のウェル領域１
２，１４，１６；１３，１５，１６を形成し、浅いウエ
ル領域１６，１７にＤＴＭＯＳ２９，３０と基板バイア
ストランジスタ２７，２８を設ける。ＰＮＰ、ＮＰＮま
たはＮＰＮＰ構造となる境界に、広い幅の素子分離領域
１８１，１８２，１８３を設け、両側のウエル領域の導
電型が同一のときには、狭い幅の素子分離領域１８を設
ける。これにより、各導電型の基板バイアス可変トラン
ジスタ２７，２８が設けられた各導電型の複数のウェル
領域を電気的に互いに独立させることができ、消費電力
を低減できる。また、ラッチアップ現象を抑制できる。
タを有する低消費電力で信頼性の高い半導体装置及びそ
れを用いた携帯電子機器を提供すること。 【解決手段】 半導体基板１１上に３層のウェル領域１
２，１４，１６；１３，１５，１６を形成し、浅いウエ
ル領域１６，１７にＤＴＭＯＳ２９，３０と基板バイア
ストランジスタ２７，２８を設ける。ＰＮＰ、ＮＰＮま
たはＮＰＮＰ構造となる境界に、広い幅の素子分離領域
１８１，１８２，１８３を設け、両側のウエル領域の導
電型が同一のときには、狭い幅の素子分離領域１８を設
ける。これにより、各導電型の基板バイアス可変トラン
ジスタ２７，２８が設けられた各導電型の複数のウェル
領域を電気的に互いに独立させることができ、消費電力
を低減できる。また、ラッチアップ現象を抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び携
帯電子機器に関し、より具体的には、動的閾値トランジ
スタ及び基板バイアス可変トランジスタを有する半導体
装置と、この半導体装置を用いた携帯電子機器に関す
る。
帯電子機器に関し、より具体的には、動的閾値トランジ
スタ及び基板バイアス可変トランジスタを有する半導体
装置と、この半導体装置を用いた携帯電子機器に関す
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor）を用いたＣＭＯＳ(相補
型ＭＯＳ)回路において消費電力を減少させるには、電
源電圧を下げることが最も有効である。しかし、単に電
源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下
し、回路の動作速度が遅くなる。この現象は、電源電圧
がトランジスタの閾値の３倍以下になると顕著になるこ
とが知られている。この現象を防ぐためには、閾値を低
くすればよいが、そうするとＭＯＳＦＥＴのオフ時のリ
ーク電流が増大するという問題が生じることとなる。そ
のため前記問題が生じない範囲で閾値の下限が規定され
る。閾値の下限は、電源電圧の下限に対応しているた
め、低消費電力化の限界を規定することとなる。
tor Field Effect Transistor）を用いたＣＭＯＳ(相補
型ＭＯＳ)回路において消費電力を減少させるには、電
源電圧を下げることが最も有効である。しかし、単に電
源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下
し、回路の動作速度が遅くなる。この現象は、電源電圧
がトランジスタの閾値の３倍以下になると顕著になるこ
とが知られている。この現象を防ぐためには、閾値を低
くすればよいが、そうするとＭＯＳＦＥＴのオフ時のリ
ーク電流が増大するという問題が生じることとなる。そ
のため前記問題が生じない範囲で閾値の下限が規定され
る。閾値の下限は、電源電圧の下限に対応しているた
め、低消費電力化の限界を規定することとなる。
【０００３】従来、前記問題を緩和するために、バルク
基板を用いたダイナミック閾値動作トランジスタ（以
下、ＤＴＭＯＳと言う。）が提案されている（特開平１
０−２２４６２号公報、Novel Bulk Threshold Voltage
MOSFET(B-DTMOS) with Advanced Isolation(SITOS) an
d Gate to Shallow Well Contact(SSS-C) Processes fo
r Ultra Low Power Dual Gate CMOS, H.Kotaki et al.,
IEDM Tech. Dig., p459, 1996）。前記ＤＴＭＯＳは、
オン時に実効的な閾値が低下するため、低電源電圧で高
駆動電流が得られるという特徴を持つ。ＤＴＭＯＳの実
効的な閾値が、オン時に低下するのは、ゲート電極とウ
ェル領域が電気的に短絡されているからである。
基板を用いたダイナミック閾値動作トランジスタ（以
下、ＤＴＭＯＳと言う。）が提案されている（特開平１
０−２２４６２号公報、Novel Bulk Threshold Voltage
MOSFET(B-DTMOS) with Advanced Isolation(SITOS) an
d Gate to Shallow Well Contact(SSS-C) Processes fo
r Ultra Low Power Dual Gate CMOS, H.Kotaki et al.,
IEDM Tech. Dig., p459, 1996）。前記ＤＴＭＯＳは、
オン時に実効的な閾値が低下するため、低電源電圧で高
駆動電流が得られるという特徴を持つ。ＤＴＭＯＳの実
効的な閾値が、オン時に低下するのは、ゲート電極とウ
ェル領域が電気的に短絡されているからである。
【０００４】以下、Ｎ型のＤＴＭＯＳの動作原理を説明
する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすること
で同様の動作をする。前記Ｎ型のＭＯＳＦＥＴにおい
て、ゲート電極の電位がローレベルにあるとき（オフ
時）はＰ型のウェル領域の電位もローレベルにあり、実
効的な閾値は通常のＭＯＳＦＥＴの場合と変わりない。
したがって、オフ電流値（オフリーク）は通常のＭＯＳ
ＦＥＴの場合と同じである。
する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすること
で同様の動作をする。前記Ｎ型のＭＯＳＦＥＴにおい
て、ゲート電極の電位がローレベルにあるとき（オフ
時）はＰ型のウェル領域の電位もローレベルにあり、実
効的な閾値は通常のＭＯＳＦＥＴの場合と変わりない。
したがって、オフ電流値（オフリーク）は通常のＭＯＳ
ＦＥＴの場合と同じである。
【０００５】一方、ゲート電極の電位がハイレベルにあ
る時（オン時）はＰ型のウェル領域の電位もハイレベル
になり、基板バイアス効果により実効的な閾値が低下
し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加
する。このため、低電源電圧で低リーク電流を維持しな
がら大きな駆動電流を得ることができる。
る時（オン時）はＰ型のウェル領域の電位もハイレベル
になり、基板バイアス効果により実効的な閾値が低下
し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加
する。このため、低電源電圧で低リーク電流を維持しな
がら大きな駆動電流を得ることができる。
【０００６】ＤＴＭＯＳはゲート電極とウェル領域が電
気的に短絡されている。このため、ゲート電極の電位が
変化すると、ウェルの電位も同様に変化する。したがっ
て、各ＤＴＭＯＳのウェル領域は、隣接するＭＯＳＦＥ
Ｔのウェル領域と互いに電気的に分離されていなければ
ならない。そのため、ウェル領域は、互いに極性の異な
る浅いウェル領域と深いウェル領域とからなる。なおか
つ、各ＤＴＭＯＳの浅いウェル領域は、素子分離領域に
より互いに電気的に分離されている。
気的に短絡されている。このため、ゲート電極の電位が
変化すると、ウェルの電位も同様に変化する。したがっ
て、各ＤＴＭＯＳのウェル領域は、隣接するＭＯＳＦＥ
Ｔのウェル領域と互いに電気的に分離されていなければ
ならない。そのため、ウェル領域は、互いに極性の異な
る浅いウェル領域と深いウェル領域とからなる。なおか
つ、各ＤＴＭＯＳの浅いウェル領域は、素子分離領域に
より互いに電気的に分離されている。
【０００７】低電圧駆動でオフリークを抑え、かつ高駆
動電流を得るための従来の方法としては、スタンドバイ
時とアクティブ時でウェルバイアスを変化させる方法も
ある（特開平６−２１６３４６号公報、特開平１０−３
４０９９８号公報）。
動電流を得るための従来の方法としては、スタンドバイ
時とアクティブ時でウェルバイアスを変化させる方法も
ある（特開平６−２１６３４６号公報、特開平１０−３
４０９９８号公報）。
【０００８】以下、スタンドバイ時とアクティブ時でウ
ェルバイアスを変化させるＭＯＳＦＥＴを、基板バイア
ス可変トランジスタと記述する。
ェルバイアスを変化させるＭＯＳＦＥＴを、基板バイア
ス可変トランジスタと記述する。
【０００９】以下、Ｎ型の基板バイアス可変トランジス
タの動作原理を説明する。なお、Ｐ型の基板バイアス可
変トランジスタは、極性を逆にすることで同様の動作を
する。Ｎ型の基板バイアス可変トランジスタにおいて、
回路がアクティブ状態にあるときは、バイアス発生回路
よりＰ型のウェル領域に０Ｖまたは正の電圧を印加する
（ソースの電位を基準とする）。Ｐ型のウェル領域に正
の電圧を印加した場合は、基板バイアス効果により実効
的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場
合に比べて増加する。また、回路がスタンドバイ状態に
あるときは、バイアス発生回路よりＰ型のウェル領域に
負の電圧を印加する。これにより、基板バイアス効果に
より実効的な閾値が増大し、オフリークは通常のＭＯＳ
ＦＥＴまたはＤＴＭＯＳに比べて減少する。
タの動作原理を説明する。なお、Ｐ型の基板バイアス可
変トランジスタは、極性を逆にすることで同様の動作を
する。Ｎ型の基板バイアス可変トランジスタにおいて、
回路がアクティブ状態にあるときは、バイアス発生回路
よりＰ型のウェル領域に０Ｖまたは正の電圧を印加する
（ソースの電位を基準とする）。Ｐ型のウェル領域に正
の電圧を印加した場合は、基板バイアス効果により実効
的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場
合に比べて増加する。また、回路がスタンドバイ状態に
あるときは、バイアス発生回路よりＰ型のウェル領域に
負の電圧を印加する。これにより、基板バイアス効果に
より実効的な閾値が増大し、オフリークは通常のＭＯＳ
ＦＥＴまたはＤＴＭＯＳに比べて減少する。
【００１０】通常、基板バイアス可変トランジスタを用
いた回路では、回路ブロック毎にアクティブ状態かスタ
ンドバイ状態かが選択される。これは、各素子毎にバイ
アス発生回路を設けた場合、素子数と回路面積が著しく
増大するためである。以上の理由から、回路ブロック内
では、Ｎ型ＭＯＳＦＥＴのＰ型のウェル領域は共通であ
る（Ｐ型ＭＯＳＦＥＴのＮ型のウェル領域も同様であ
る）。したがって、アクティブ状態にある回路ブロック
内では、全てのＮ型ＭＯＳＦＥＴのウェル領域に０Ｖま
たは正の電圧が印加されており、通常のＭＯＳＦＥＴま
たはＤＴＭＯＳに比べてオフリークが増大する（Ｐ型Ｍ
ＯＳＦＥＴも同様である）。
いた回路では、回路ブロック毎にアクティブ状態かスタ
ンドバイ状態かが選択される。これは、各素子毎にバイ
アス発生回路を設けた場合、素子数と回路面積が著しく
増大するためである。以上の理由から、回路ブロック内
では、Ｎ型ＭＯＳＦＥＴのＰ型のウェル領域は共通であ
る（Ｐ型ＭＯＳＦＥＴのＮ型のウェル領域も同様であ
る）。したがって、アクティブ状態にある回路ブロック
内では、全てのＮ型ＭＯＳＦＥＴのウェル領域に０Ｖま
たは正の電圧が印加されており、通常のＭＯＳＦＥＴま
たはＤＴＭＯＳに比べてオフリークが増大する（Ｐ型Ｍ
ＯＳＦＥＴも同様である）。
【００１１】基板バイアス可変トランジスタを用いた回
路では、回路ブロック内のＭＯＳＦＥＴのウェル領域は
共通にしなければならない。そのため素子分離領域の底
面の深さは、ＭＯＳＦＥＴのソース領域及びドレイン領
域と浅いウェル領域との接合の深さよりも深く、かつ、
ウェル領域の下端の深さより浅く設定される。
路では、回路ブロック内のＭＯＳＦＥＴのウェル領域は
共通にしなければならない。そのため素子分離領域の底
面の深さは、ＭＯＳＦＥＴのソース領域及びドレイン領
域と浅いウェル領域との接合の深さよりも深く、かつ、
ウェル領域の下端の深さより浅く設定される。
【００１２】前記ＤＴＭＯＳと前記基板バイアス可変ト
ランジスタを組み合わせて、それぞれの長所を生かす技
術が開示されている（特開平１０−３４０９９８号公
報）。
ランジスタを組み合わせて、それぞれの長所を生かす技
術が開示されている（特開平１０−３４０９９８号公
報）。
【００１３】この技術で作成された素子の断面図を図１
１に示す。図１１中、３１１は半導体Ｐ型基板、３１２
はＮ型の深いウェル領域、３１３はＰ型の深いウェル領
域、３１４はＮ型の浅いウェル領域、３１５はＰ型の浅
いウェル領域、３１６は素子分離領域、３１７はＮ型Ｍ
ＯＳＦＥＴのソース領域、３１８はＮ型ＭＯＳＦＥＴの
ドレイン領域、３１９はＰ型ＭＯＳＦＥＴのソース領
域、３２０はＰ型ＭＯＳＦＥＴのドレイン領域、３２１
はＮ型の浅いウェル領域にコンタクトをとるためのＮ＋
拡散層、３２２はＰ型の浅いウェル領域にコンタクトを
とるためのＰ＋拡散層、３２３はゲート絶縁膜、３２４
はゲート電極、３２５はＰ型の基板バイアス可変トラン
ジスタ、３２６はＮ型の基板バイアス可変トランジス
タ、３２７はＮ型のＤＴＭＯＳ、３２８はＰ型のＤＴＭ
ＯＳ、３２９はＰ型の基板バイアス可変トランジスタへ
のウェルバイアス入力、３３０はＮ型の基板バイアス可
変トランジスタへのウェルバイアス入力、３３１はＰ型
の深いウェル領域の固定バイアス入力をそれぞれ示して
いる。なお、図示してはいないが、Ｎ型のＤＴＭＯＳ３
２７ではゲート電極３２４とＰ型の浅いウェル領域３１
５が、Ｐ型のＤＴＭＯＳ３２８ではゲート電極３２４と
Ｎ型の浅いウェル領域３１４が、それぞれ電気的に短絡
されている。
１に示す。図１１中、３１１は半導体Ｐ型基板、３１２
はＮ型の深いウェル領域、３１３はＰ型の深いウェル領
域、３１４はＮ型の浅いウェル領域、３１５はＰ型の浅
いウェル領域、３１６は素子分離領域、３１７はＮ型Ｍ
ＯＳＦＥＴのソース領域、３１８はＮ型ＭＯＳＦＥＴの
ドレイン領域、３１９はＰ型ＭＯＳＦＥＴのソース領
域、３２０はＰ型ＭＯＳＦＥＴのドレイン領域、３２１
はＮ型の浅いウェル領域にコンタクトをとるためのＮ＋
拡散層、３２２はＰ型の浅いウェル領域にコンタクトを
とるためのＰ＋拡散層、３２３はゲート絶縁膜、３２４
はゲート電極、３２５はＰ型の基板バイアス可変トラン
ジスタ、３２６はＮ型の基板バイアス可変トランジス
タ、３２７はＮ型のＤＴＭＯＳ、３２８はＰ型のＤＴＭ
ＯＳ、３２９はＰ型の基板バイアス可変トランジスタへ
のウェルバイアス入力、３３０はＮ型の基板バイアス可
変トランジスタへのウェルバイアス入力、３３１はＰ型
の深いウェル領域の固定バイアス入力をそれぞれ示して
いる。なお、図示してはいないが、Ｎ型のＤＴＭＯＳ３
２７ではゲート電極３２４とＰ型の浅いウェル領域３１
５が、Ｐ型のＤＴＭＯＳ３２８ではゲート電極３２４と
Ｎ型の浅いウェル領域３１４が、それぞれ電気的に短絡
されている。
【００１４】ＤＴＭＯＳ３２７及び３２８では、浅いウ
ェル領域３１４及び３１５の電位がゲート電極３２４の
電位に応じて変動する。浅いウェル領域３１４及び３１
５の電位の変動が他の素子の浅いウェル領域３１４及び
３１５に影響を与えるのを防ぐため、浅いウェル領域３
１４及び３１５の下には、その浅いウェル領域３１４及
び３１５とは反対導電型の深いウェル領域３１３及び３
１２を形成する。かつ、素子分離領域３１６を互いに隣
接する素子の浅いウェル領域３１４及び３１５を電気的
に分離するに足る深さで形成する。これにより、浅いウ
ェル領域３１４及び３１５は、隣接する素子の浅いウェ
ル領域３１４及び３１５と電気的に分離される。一方、
１つの回路ブロック内にある基板バイアス可変トランジ
スタ３２６の浅いウェル領域は共通でなくてはならな
い。そのため、図１１中Ｎ型基板バイアス可変トランジ
スタ３２６のＰ型の浅いウェル領域３１５の下部にはＰ
型の深いウェル領域３１３が形成されており、このＰ型
の深いウェル領域３１３がＰ型の浅いウェル領域３１５
と一体となって共通のウェル領域を構成している。この
Ｐ型の共通ウェル領域３１３，３１５にはＮ型の基板バ
イアス可変トランジスタ３２６へのウェルバイアス入力
３３０を介してアクティブ時とスタンドバイ時で異なる
電位が与えられる。他の回路ブロックもしくはＤＴＭＯ
Ｓ部の素子に影響を与えないために、更に基板深くにＮ
型の深いウェル領域３１２を形成している。これによ
り、Ｐ型の深いウェル領域３１３を電気的に分離してい
る。図１１中、Ｐ型基板バイアス可変トランジスタ３２
５の浅いウェル領域３１４の下部にはＮ型の深いウェル
領域３１２が形成されており、このＮ型の深いウェル領
域３１２がＮ型の浅いウェル領域３１４と一体となって
共通のウェル領域３１２，３１４を構成している。この
Ｎ型の共通ウェル領域３１２，３１４にはＰ型の基板バ
イアス可変トランジスタ３２５へのウェルバイアス入力
３２９を介してアクティブ時とスタンドバイ時で異なる
電位が与えられる。
ェル領域３１４及び３１５の電位がゲート電極３２４の
電位に応じて変動する。浅いウェル領域３１４及び３１
５の電位の変動が他の素子の浅いウェル領域３１４及び
３１５に影響を与えるのを防ぐため、浅いウェル領域３
１４及び３１５の下には、その浅いウェル領域３１４及
び３１５とは反対導電型の深いウェル領域３１３及び３
１２を形成する。かつ、素子分離領域３１６を互いに隣
接する素子の浅いウェル領域３１４及び３１５を電気的
に分離するに足る深さで形成する。これにより、浅いウ
ェル領域３１４及び３１５は、隣接する素子の浅いウェ
ル領域３１４及び３１５と電気的に分離される。一方、
１つの回路ブロック内にある基板バイアス可変トランジ
スタ３２６の浅いウェル領域は共通でなくてはならな
い。そのため、図１１中Ｎ型基板バイアス可変トランジ
スタ３２６のＰ型の浅いウェル領域３１５の下部にはＰ
型の深いウェル領域３１３が形成されており、このＰ型
の深いウェル領域３１３がＰ型の浅いウェル領域３１５
と一体となって共通のウェル領域を構成している。この
Ｐ型の共通ウェル領域３１３，３１５にはＮ型の基板バ
イアス可変トランジスタ３２６へのウェルバイアス入力
３３０を介してアクティブ時とスタンドバイ時で異なる
電位が与えられる。他の回路ブロックもしくはＤＴＭＯ
Ｓ部の素子に影響を与えないために、更に基板深くにＮ
型の深いウェル領域３１２を形成している。これによ
り、Ｐ型の深いウェル領域３１３を電気的に分離してい
る。図１１中、Ｐ型基板バイアス可変トランジスタ３２
５の浅いウェル領域３１４の下部にはＮ型の深いウェル
領域３１２が形成されており、このＮ型の深いウェル領
域３１２がＮ型の浅いウェル領域３１４と一体となって
共通のウェル領域３１２，３１４を構成している。この
Ｎ型の共通ウェル領域３１２，３１４にはＰ型の基板バ
イアス可変トランジスタ３２５へのウェルバイアス入力
３２９を介してアクティブ時とスタンドバイ時で異なる
電位が与えられる。
【００１５】図１２及び１３は、この従来の半導体装置
の深いウェル領域３１２，３１３の形成手順を示す。図
１２に示すように、フォトレジスト３３２をマスクとし
て、Ｐ型の深いウェル領域３１３を形成するための不純
物注入を行い、次いで、更に深くＮ型の深いウェル領域
３１２を形成するための不純物注入を行う。次に、図１
３に示すように、フォトレジスト３３２をマスクとし
て、Ｎ型の深いウェル領域３１２’を形成するための不
純物注入を行う。このとき、Ｎ型の深いウェル領域３１
２’の深さは、Ｐ型の深いウェル領域３１３の深さと同
程度にする。以上の工程で、Ｎ型の深いウェル領域３１
２と３１２’は一体化し、Ｐ型の深いウェル領域３１２
が電気的に分離される。
の深いウェル領域３１２，３１３の形成手順を示す。図
１２に示すように、フォトレジスト３３２をマスクとし
て、Ｐ型の深いウェル領域３１３を形成するための不純
物注入を行い、次いで、更に深くＮ型の深いウェル領域
３１２を形成するための不純物注入を行う。次に、図１
３に示すように、フォトレジスト３３２をマスクとし
て、Ｎ型の深いウェル領域３１２’を形成するための不
純物注入を行う。このとき、Ｎ型の深いウェル領域３１
２’の深さは、Ｐ型の深いウェル領域３１３の深さと同
程度にする。以上の工程で、Ｎ型の深いウェル領域３１
２と３１２’は一体化し、Ｐ型の深いウェル領域３１２
が電気的に分離される。
【００１６】このようにして、基板バイアス可変トラン
ジスタ３２５，３２６とＤＴＭＯＳ３２７，３２８を同
一基板３１１上に形成し、それぞれの長所を生かした回
路を実現することができる。
ジスタ３２５，３２６とＤＴＭＯＳ３２７，３２８を同
一基板３１１上に形成し、それぞれの長所を生かした回
路を実現することができる。
【００１７】
【発明が解決しようとする課題】図１１に示すように、
ＤＴＭＯＳ３２７，３２８と基板バイアス可変トランジ
スタ３２５，３２６を組み合わせた従来の半導体装置
（特開平１０−３４０９９８号公報）では、Ｐ型の深い
ウェル領域３１３，３１３，…は電気的に分離すること
ができるが、Ｎ型の深いウェル領域３１２は１枚の基板
３１１内で共通になっている。したがって、同一基板３
１１内にＮ型の基板バイアス可変トランジスタ３２６，
３２６…の回路ブロックを複数作成することはできる
が、Ｐ型の基板バイアス可変トランジスタ３２５…の回
路ブロックを複数作成することはできない。そのため、
Ｐ型の基板バイアス可変トランジスタ３２５…の回路ブ
ロックを、アクティブ状態の回路ブロックとスタンドバ
イ状態の回路ブロックに適切に分けることができない。
例えば、Ｐ型の基板バイアス可変トランジスタ３２５，
３２５…の一部のみアクティブ状態にする必要がある場
合でも、Ｐ型の基板バイアス可変トランジスタ３２５，
３２５…の全体がアクティブ状態になってしまい、リー
ク電流が増加する。このため、消費電力が増加すること
となる。
ＤＴＭＯＳ３２７，３２８と基板バイアス可変トランジ
スタ３２５，３２６を組み合わせた従来の半導体装置
（特開平１０−３４０９９８号公報）では、Ｐ型の深い
ウェル領域３１３，３１３，…は電気的に分離すること
ができるが、Ｎ型の深いウェル領域３１２は１枚の基板
３１１内で共通になっている。したがって、同一基板３
１１内にＮ型の基板バイアス可変トランジスタ３２６，
３２６…の回路ブロックを複数作成することはできる
が、Ｐ型の基板バイアス可変トランジスタ３２５…の回
路ブロックを複数作成することはできない。そのため、
Ｐ型の基板バイアス可変トランジスタ３２５…の回路ブ
ロックを、アクティブ状態の回路ブロックとスタンドバ
イ状態の回路ブロックに適切に分けることができない。
例えば、Ｐ型の基板バイアス可変トランジスタ３２５，
３２５…の一部のみアクティブ状態にする必要がある場
合でも、Ｐ型の基板バイアス可変トランジスタ３２５，
３２５…の全体がアクティブ状態になってしまい、リー
ク電流が増加する。このため、消費電力が増加すること
となる。
【００１８】また、前記従来の半導体装置では、Ｎ型の
深いウェル領域３１２は基板３１１内で一体であるか
ら、基板３１１全体の面積に匹敵する大面積のＰＮ接合
をもつ。すなわち、非常に大きな静電容量が寄生してい
る。したがって、Ｐ型の基板バイアス可変トランジスタ
３２５，３２５…の回路ブロックにおいてアクティブ・
スタンドバイの切り替えを行うと、Ｎ型の深いウェル領
域３１２全体のバイアスが変化して、多量の電荷を充放
電することになる。このため、消費電力が増加すること
となる。
深いウェル領域３１２は基板３１１内で一体であるか
ら、基板３１１全体の面積に匹敵する大面積のＰＮ接合
をもつ。すなわち、非常に大きな静電容量が寄生してい
る。したがって、Ｐ型の基板バイアス可変トランジスタ
３２５，３２５…の回路ブロックにおいてアクティブ・
スタンドバイの切り替えを行うと、Ｎ型の深いウェル領
域３１２全体のバイアスが変化して、多量の電荷を充放
電することになる。このため、消費電力が増加すること
となる。
【００１９】更にまた、前記従来の半導体装置では、Ｐ
型の基板バイアス可変トランジスタ３２５，３２５…を
アクティブ状態にすると（すなわち、Ｎ型の深いウェル
領域３１２に電源電圧よりも低い電位を与えると）、ラ
ッチアップ現象を誘発しやすくする可能性がある。Ｐ型
ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４、Ｐ型
の深いウェル領域３１３、Ｎ型の深いウェル領域３１
２、及びＮ型ＤＴＭＯＳ３２４のＰ型の浅いウェル領域
３１５を通る経路からなるＮＰＮＰ構造において、Ｐ型
ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４に接地
電位以下のバイアスがかかった場合（アンダーシュー
ト）を考える。ＤＴＭＯＳ３２８はゲート電極３２４と
浅いウェル領域３１４が電気的に接続されているので、
ゲート電極３２４を通じてＰ型ＤＴＭＯＳ３２８のＮ型
の浅いウェル領域３１４に接地電位以下のバイアスがか
かりうる。このとき、Ｐ型ＤＴＭＯＳ３２８のＮ型の浅
いウェル領域３１４と、Ｐ型の深いウェル領域３１３と
の間の接合には順方向電圧がかかるので、Ｐ型の深いウ
ェル領域３１３には電子が注入される。Ｐ型の深いウェ
ル領域３１３に注入された電子は、Ｎ型の深いウェル領
域３１２に到達し、Ｎ型の深いウェル領域３１２の電位
を下げる。Ｎ型の深いウェル領域３１２の電位が下がる
と、Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１
５からＮ型の深いウェル領域３１２にホールが注入され
る。Ｎ型の深いウェル領域３１２に注入されたホール
は、Ｐ型の深いウェル領域３１３に到達し、Ｐ型の深い
ウェル領域３１３の電位を上げる。Ｐ型の深いウェル領
域３１３の電位が上がると、Ｐ型ＤＴＭＯＳ３２８のＮ
型の浅いウェル領域３１４からＰ型の深いウェル領域３
１３への電子注入がますます増加する。以上の過程が繰
り返されて（正の帰還がかかり）、前記ＮＰＮＰ構造に
異常電流が流れ、ラッチアップ現象が発生する。ここ
で、最初からＮ型の深いウェル領域３１２に電源電圧よ
り低い電圧がかかっていれば（すなわち、Ｐ型の基板バ
イアス可変トランジスタ３２５がアクティブ状態にあれ
ば）、よりラッチアップ現象が起こりやすい。また、Ｐ
型の基板バイアス可変トランジスタ３２５がスタンドバ
イ状態になっても（すなわち、Ｎ型の深いウェル領域３
１２に電源電圧より高い電位を与えても）、ラッチアッ
プ現象を誘発しやすくする可能性がある。この場合は、
Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１５と
Ｎ型の深いウェル領域３１２との接合、及びＰ型の深い
ウェル領域３１３とＮ型の深いウェル領域３１２との接
合に大きな逆バイアスがかかる。そのため、Ｎ型ＤＴＭ
ＯＳ３２７のＰ型の浅いウェル領域３１５とＰ型の深い
ウェル領域３１３との間でパンチスルーが起こり、前記
ＮＰＮＰ構造でラッチアップ現象が起こる引きがねとな
る。なお、ラッチアップの経路としては、前記の他に、
Ｎ型ＤＴＭＯＳ３２７のドレイン領域３１８、Ｎ型ＤＴ
ＭＯＳ３２７のＰ型の浅いウェル領域３１５、Ｎ型の深
いウェル領域３１２及びＰ型の深いウェル領域３１３を
通る経路からなるＮＰＮＰ構造なども挙げられる。この
ように、Ｎ型の深いウェル領域３１２のバイアスが大き
く変化すると、ラッチアップ現象の制御が難しくなる。
このため、素子の信頼性が低下することとなる。
型の基板バイアス可変トランジスタ３２５，３２５…を
アクティブ状態にすると（すなわち、Ｎ型の深いウェル
領域３１２に電源電圧よりも低い電位を与えると）、ラ
ッチアップ現象を誘発しやすくする可能性がある。Ｐ型
ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４、Ｐ型
の深いウェル領域３１３、Ｎ型の深いウェル領域３１
２、及びＮ型ＤＴＭＯＳ３２４のＰ型の浅いウェル領域
３１５を通る経路からなるＮＰＮＰ構造において、Ｐ型
ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４に接地
電位以下のバイアスがかかった場合（アンダーシュー
ト）を考える。ＤＴＭＯＳ３２８はゲート電極３２４と
浅いウェル領域３１４が電気的に接続されているので、
ゲート電極３２４を通じてＰ型ＤＴＭＯＳ３２８のＮ型
の浅いウェル領域３１４に接地電位以下のバイアスがか
かりうる。このとき、Ｐ型ＤＴＭＯＳ３２８のＮ型の浅
いウェル領域３１４と、Ｐ型の深いウェル領域３１３と
の間の接合には順方向電圧がかかるので、Ｐ型の深いウ
ェル領域３１３には電子が注入される。Ｐ型の深いウェ
ル領域３１３に注入された電子は、Ｎ型の深いウェル領
域３１２に到達し、Ｎ型の深いウェル領域３１２の電位
を下げる。Ｎ型の深いウェル領域３１２の電位が下がる
と、Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１
５からＮ型の深いウェル領域３１２にホールが注入され
る。Ｎ型の深いウェル領域３１２に注入されたホール
は、Ｐ型の深いウェル領域３１３に到達し、Ｐ型の深い
ウェル領域３１３の電位を上げる。Ｐ型の深いウェル領
域３１３の電位が上がると、Ｐ型ＤＴＭＯＳ３２８のＮ
型の浅いウェル領域３１４からＰ型の深いウェル領域３
１３への電子注入がますます増加する。以上の過程が繰
り返されて（正の帰還がかかり）、前記ＮＰＮＰ構造に
異常電流が流れ、ラッチアップ現象が発生する。ここ
で、最初からＮ型の深いウェル領域３１２に電源電圧よ
り低い電圧がかかっていれば（すなわち、Ｐ型の基板バ
イアス可変トランジスタ３２５がアクティブ状態にあれ
ば）、よりラッチアップ現象が起こりやすい。また、Ｐ
型の基板バイアス可変トランジスタ３２５がスタンドバ
イ状態になっても（すなわち、Ｎ型の深いウェル領域３
１２に電源電圧より高い電位を与えても）、ラッチアッ
プ現象を誘発しやすくする可能性がある。この場合は、
Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１５と
Ｎ型の深いウェル領域３１２との接合、及びＰ型の深い
ウェル領域３１３とＮ型の深いウェル領域３１２との接
合に大きな逆バイアスがかかる。そのため、Ｎ型ＤＴＭ
ＯＳ３２７のＰ型の浅いウェル領域３１５とＰ型の深い
ウェル領域３１３との間でパンチスルーが起こり、前記
ＮＰＮＰ構造でラッチアップ現象が起こる引きがねとな
る。なお、ラッチアップの経路としては、前記の他に、
Ｎ型ＤＴＭＯＳ３２７のドレイン領域３１８、Ｎ型ＤＴ
ＭＯＳ３２７のＰ型の浅いウェル領域３１５、Ｎ型の深
いウェル領域３１２及びＰ型の深いウェル領域３１３を
通る経路からなるＮＰＮＰ構造なども挙げられる。この
ように、Ｎ型の深いウェル領域３１２のバイアスが大き
く変化すると、ラッチアップ現象の制御が難しくなる。
このため、素子の信頼性が低下することとなる。
【００２０】本発明は、前記問題を解決するべくなされ
たものであり、その目的は、低消費電力で信頼性の高
い、ＤＴＭＯＳ及び基板バイアス可変トランジスタを有
する半導体装置及びそれを用いた携帯電子機器を提供す
ることにある。
たものであり、その目的は、低消費電力で信頼性の高
い、ＤＴＭＯＳ及び基板バイアス可変トランジスタを有
する半導体装置及びそれを用いた携帯電子機器を提供す
ることにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、半導体基板と、前記半導体
基板内に形成された第１導電型の１番目に深いウェル領
域と、前記第１導電型の１番目に深いウェル領域上に形
成された第１導電型の２番目に深いウェル領域と、前記
第１導電型の２番目に深いウェル領域上に形成された第
２導電型の浅いウェル領域と、前記第２導電型の浅いウ
ェル領域上に形成され、ゲート電極と前記第２導電型の
浅いウェル領域とが電気的に接続された第１導電型の動
的閾値トランジスタと、前記第１導電型の１番目に深い
ウェル領域上に形成された第２導電型の２番目に深いウ
ェル領域と、前記第２導電型の２番目に深いウェル領域
上に形成された第２導電型の浅いウェル領域と、前記第
２導電型の浅いウェル領域上に形成された第１導電型の
電界効果トランジスタと、前記第２導電型の浅いウェル
領域上に形成され、前記第１導電型の電界効果トランジ
スタの基板バイアスを変化させるための入力端子と、前
記半導体基板内に形成された第２導電型の１番目に深い
ウェル領域と、前記第２導電型の１番目に深いウェル領
域上に形成された第２導電型の２番目に深いウェル領域
と、前記第２導電型の２番目に深いウェル領域上に形成
された第１導電型の浅いウェル領域と、前記第１導電型
の浅いウェル領域上に形成され、ゲート電極と前記第１
導電型の浅いウェル領域とが電気的に接続された第２導
電型の動的閾値トランジスタと、前記第２導電型の１番
目に深いウェル領域上に形成された第１導電型の２番目
に深いウェル領域と、前記第１導電型の２番目に深いウ
ェル領域上に形成された第１導電型の浅いウェル領域
と、前記第１導電型の浅いウェル領域上に形成された第
２導電型の電界効果トランジスタと、前記第１導電型の
浅いウェル領域上に形成され、前記第２導電型の電界効
果トランジスタの基板バイアスを変化させるための入力
端子と、前記第１導電型の２番目に深いウェル領域と前
記第２導電型の浅いウェル領域との接合の深さよりも深
く、かつ、前記第１導電型の１番目に深いウェル領域と
前記第２導電型の２番目に深いウェル領域との接合の深
さよりも浅い素子分離領域と、前記第２導電型の２番目
に深いウェル領域と前記第１導電型の浅いウェル領域と
の接合の深さよりも深く、かつ、前記第２導電型の１番
目に深いウェル領域と前記第１導電型の２番目に深いウ
ェル領域との接合の深さよりも浅い素子分離領域とを備
えることを特徴としている。
め、本発明の半導体装置は、半導体基板と、前記半導体
基板内に形成された第１導電型の１番目に深いウェル領
域と、前記第１導電型の１番目に深いウェル領域上に形
成された第１導電型の２番目に深いウェル領域と、前記
第１導電型の２番目に深いウェル領域上に形成された第
２導電型の浅いウェル領域と、前記第２導電型の浅いウ
ェル領域上に形成され、ゲート電極と前記第２導電型の
浅いウェル領域とが電気的に接続された第１導電型の動
的閾値トランジスタと、前記第１導電型の１番目に深い
ウェル領域上に形成された第２導電型の２番目に深いウ
ェル領域と、前記第２導電型の２番目に深いウェル領域
上に形成された第２導電型の浅いウェル領域と、前記第
２導電型の浅いウェル領域上に形成された第１導電型の
電界効果トランジスタと、前記第２導電型の浅いウェル
領域上に形成され、前記第１導電型の電界効果トランジ
スタの基板バイアスを変化させるための入力端子と、前
記半導体基板内に形成された第２導電型の１番目に深い
ウェル領域と、前記第２導電型の１番目に深いウェル領
域上に形成された第２導電型の２番目に深いウェル領域
と、前記第２導電型の２番目に深いウェル領域上に形成
された第１導電型の浅いウェル領域と、前記第１導電型
の浅いウェル領域上に形成され、ゲート電極と前記第１
導電型の浅いウェル領域とが電気的に接続された第２導
電型の動的閾値トランジスタと、前記第２導電型の１番
目に深いウェル領域上に形成された第１導電型の２番目
に深いウェル領域と、前記第１導電型の２番目に深いウ
ェル領域上に形成された第１導電型の浅いウェル領域
と、前記第１導電型の浅いウェル領域上に形成された第
２導電型の電界効果トランジスタと、前記第１導電型の
浅いウェル領域上に形成され、前記第２導電型の電界効
果トランジスタの基板バイアスを変化させるための入力
端子と、前記第１導電型の２番目に深いウェル領域と前
記第２導電型の浅いウェル領域との接合の深さよりも深
く、かつ、前記第１導電型の１番目に深いウェル領域と
前記第２導電型の２番目に深いウェル領域との接合の深
さよりも浅い素子分離領域と、前記第２導電型の２番目
に深いウェル領域と前記第１導電型の浅いウェル領域と
の接合の深さよりも深く、かつ、前記第２導電型の１番
目に深いウェル領域と前記第１導電型の２番目に深いウ
ェル領域との接合の深さよりも浅い素子分離領域とを備
えることを特徴としている。
【００２２】本明細書において、第１導電型とは、Ｐ型
またはＮ型を意味する。また、第２導電型とは、第１導
電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味す
る。
またはＮ型を意味する。また、第２導電型とは、第１導
電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味す
る。
【００２３】前記発明の半導体装置は、動的閾値トラン
ジスタと、基板バイアス可変トランジスタである電界効
果トランジスタとを含む半導体装置において、３層のウ
ェル領域と、前記の深さを有する素子分離領域とによっ
て、各導電型の基板バイアス可変トランジスタが設けら
れた各導電型の複数のウェル領域を電気的に互いに独立
させたものである。
ジスタと、基板バイアス可変トランジスタである電界効
果トランジスタとを含む半導体装置において、３層のウ
ェル領域と、前記の深さを有する素子分離領域とによっ
て、各導電型の基板バイアス可変トランジスタが設けら
れた各導電型の複数のウェル領域を電気的に互いに独立
させたものである。
【００２４】したがって、前記発明によれば、前記第１
導電型の電界効果トランジスタが設けられた第２導電型
のウェル領域を、容易に他の第２導電型のウェル領域と
分断することができる。また、前記第２導電型の電界効
果トランジスタが設けられた第１導電型のウェル領域
を、容易に他の第１導電型のウェル領域と分断すること
ができる。
導電型の電界効果トランジスタが設けられた第２導電型
のウェル領域を、容易に他の第２導電型のウェル領域と
分断することができる。また、前記第２導電型の電界効
果トランジスタが設けられた第１導電型のウェル領域
を、容易に他の第１導電型のウェル領域と分断すること
ができる。
【００２５】したがって、前記発明によれば、基板バイ
アス可変トランジスタの回路ブロックを任意の数形成す
ることができて、アクティブ状態にすべき回路ブロック
とスタンドバイ状態にすべき回路ブロックとを適切に分
けることができ、半導体装置の消費電力を減少すること
ができる。
アス可変トランジスタの回路ブロックを任意の数形成す
ることができて、アクティブ状態にすべき回路ブロック
とスタンドバイ状態にすべき回路ブロックとを適切に分
けることができ、半導体装置の消費電力を減少すること
ができる。
【００２６】また、前記発明によれば、基板バイアス可
変トランジスタが設けられたウェル領域と反対導電型の
ウェル領域とのＰＮ接合面積を従来に比べて減少するこ
とができて、半導体装置の消費電力を減少することがで
きる。
変トランジスタが設けられたウェル領域と反対導電型の
ウェル領域とのＰＮ接合面積を従来に比べて減少するこ
とができて、半導体装置の消費電力を減少することがで
きる。
【００２７】更にまた、前記動的閾値トランジスタが設
けられる部分の深いウェル領域の電位を固定することが
できるから、ラッチアップ現象を容易に抑制することが
可能である。
けられる部分の深いウェル領域の電位を固定することが
できるから、ラッチアップ現象を容易に抑制することが
可能である。
【００２８】１実施の形態では、前記第１導電型の１番
目に深いウェル領域上に形成された第２導電型の２番目
に深いウェル領域と、前記第２導電型の２番目に深いウ
ェル領域上に形成された第２導電型の浅いウェル領域
と、前記第２導電型の浅いウェル領域上に形成された第
１導電型の電界効果トランジスタと、前記第２導電型の
浅いウェル領域上に形成され、前記第１導電型の電界効
果トランジスタの基板バイアスを変化させるための入力
端子とからなる第１導電型の回路ブロック、あるいは、
前記第２導電型の１番目に深いウェル領域上に形成され
た第１導電型の２番目に深いウェル領域と、前記第１導
電型の２番目に深いウェル領域上に形成された第１導電
型の浅いウェル領域と、前記第１導電型の浅いウェル領
域上に形成された第２導電型の電界効果トランジスタ
と、前記第１導電型の浅いウェル領域上に形成され、前
記第２導電型の電界効果トランジスタの基板バイアスを
変化させるための入力端子とからなる第２導電型の回路
ブロックの少なくとも一方を複数個備える。
目に深いウェル領域上に形成された第２導電型の２番目
に深いウェル領域と、前記第２導電型の２番目に深いウ
ェル領域上に形成された第２導電型の浅いウェル領域
と、前記第２導電型の浅いウェル領域上に形成された第
１導電型の電界効果トランジスタと、前記第２導電型の
浅いウェル領域上に形成され、前記第１導電型の電界効
果トランジスタの基板バイアスを変化させるための入力
端子とからなる第１導電型の回路ブロック、あるいは、
前記第２導電型の１番目に深いウェル領域上に形成され
た第１導電型の２番目に深いウェル領域と、前記第１導
電型の２番目に深いウェル領域上に形成された第１導電
型の浅いウェル領域と、前記第１導電型の浅いウェル領
域上に形成された第２導電型の電界効果トランジスタ
と、前記第１導電型の浅いウェル領域上に形成され、前
記第２導電型の電界効果トランジスタの基板バイアスを
変化させるための入力端子とからなる第２導電型の回路
ブロックの少なくとも一方を複数個備える。
【００２９】前記実施の形態によれば、第１導電型の基
板バイアス可変トランジスタからなる回路ブロックを複
数個設け、それぞれの回路ブロックを必要に応じてスタ
ンドバイ状態もしくはアクティブ状態にすることができ
る。また、第２導電型の基板バイアス可変トランジスタ
からなる回路ブロックを複数個設け、それぞれの回路を
必要に応じてスタンドバイ状態もしくはアクティブ状態
にすることができる。
板バイアス可変トランジスタからなる回路ブロックを複
数個設け、それぞれの回路ブロックを必要に応じてスタ
ンドバイ状態もしくはアクティブ状態にすることができ
る。また、第２導電型の基板バイアス可変トランジスタ
からなる回路ブロックを複数個設け、それぞれの回路を
必要に応じてスタンドバイ状態もしくはアクティブ状態
にすることができる。
【００３０】１実施の形態では、前記第１導電型の動的
閾値トランジスタと前記第２導電型の動的閾値トランジ
スタ、または前記第１導電型の電界効果トランジスタと
前記第２導電型の電界効果トランジスタ、または前記第
１導電型の動的閾値トランジスタと前記第２導電型の電
界効果トランジスタ、または前記第１導電型の電界効果
トランジスタと前記第２導電型の動的閾値トランジスタ
で相補型回路を構成する。
閾値トランジスタと前記第２導電型の動的閾値トランジ
スタ、または前記第１導電型の電界効果トランジスタと
前記第２導電型の電界効果トランジスタ、または前記第
１導電型の動的閾値トランジスタと前記第２導電型の電
界効果トランジスタ、または前記第１導電型の電界効果
トランジスタと前記第２導電型の動的閾値トランジスタ
で相補型回路を構成する。
【００３１】前記実施の形態によれば、相補型回路を構
成しているので、消費電力をより一層低減できる。
成しているので、消費電力をより一層低減できる。
【００３２】１実施の形態では、前記素子分離領域の幅
は少なくとも２種類有り、一方の側にある浅いウェル領
域が第１導電型で、他方の側にある浅いウェル領域の導
電型が第２導電型で、かつ、前記一方の側にある２番目
に深いウェル領域が第２導電型で、他方の側にある２番
目に深いウェル領域の導電型が第１導電型である前記素
子分離領域の幅をＡ、両側にある浅いウェル領域の導電
型が同一で、かつ、両側にある２番目に深いウェル領域
の導電型が互いに異なる前記素子分離領域の幅をＢ、両
側にある浅いウェル領域の導電型が同一で、かつ、両側
にある２番目に深いウェル領域の導電型が同一である前
記素子分離領域の幅をＣとするとき、 Ａ＞Ｃ、Ｂ＞Ｃ である。
は少なくとも２種類有り、一方の側にある浅いウェル領
域が第１導電型で、他方の側にある浅いウェル領域の導
電型が第２導電型で、かつ、前記一方の側にある２番目
に深いウェル領域が第２導電型で、他方の側にある２番
目に深いウェル領域の導電型が第１導電型である前記素
子分離領域の幅をＡ、両側にある浅いウェル領域の導電
型が同一で、かつ、両側にある２番目に深いウェル領域
の導電型が互いに異なる前記素子分離領域の幅をＢ、両
側にある浅いウェル領域の導電型が同一で、かつ、両側
にある２番目に深いウェル領域の導電型が同一である前
記素子分離領域の幅をＣとするとき、 Ａ＞Ｃ、Ｂ＞Ｃ である。
【００３３】前記実施の形態によれば、広い幅Ａ，Ｂの
素子分離領域と狭い幅Ｃの素子分離領域を設け、素子分
離領域の両側で浅いウェル領域の導電型が異なり、また
は２番目に深いウェル領域の導電型が異なる場合に、広
い幅Ａ，Ｂの素子分離領域を設けているので、ウェル領
域間のパンチスルーと、不純物の拡散による素子の閾値
シフトを抑制することができる。しかも、両側のウェル
領域の導電型が同一のときには、素子分離領域の幅Ｃを
狭くしているので、素子間のマージンを小さくできる。
素子分離領域と狭い幅Ｃの素子分離領域を設け、素子分
離領域の両側で浅いウェル領域の導電型が異なり、また
は２番目に深いウェル領域の導電型が異なる場合に、広
い幅Ａ，Ｂの素子分離領域を設けているので、ウェル領
域間のパンチスルーと、不純物の拡散による素子の閾値
シフトを抑制することができる。しかも、両側のウェル
領域の導電型が同一のときには、素子分離領域の幅Ｃを
狭くしているので、素子間のマージンを小さくできる。
【００３４】本発明の半導体装置は、半導体基板と、前
記半導体基板内に形成された第１導電型の深いウェル領
域と、前記第１導電型の深いウェル領域上に形成された
第１導電型の浅いウェル領域と、前記第１導電型の深い
ウェル領域上に形成された第１の第２導電型の深いウェ
ル領域と、前記第１導電型の深いウェル領域上に形成さ
れた第２導電型の浅いウェル領域と、前記第２導電型の
浅いウェル領域上に形成され、ゲート電極と前記第２導
電型の浅いウェル領域とが電気的に接続された第１導電
型の動的閾値トランジスタと、前記第２導電型の深いウ
ェル領域上に形成された第２の第２導電型の浅いウェル
領域と、前記第２の第２導電型の浅いウェル領域上に形
成された第１導電型の電界効果トランジスタと、前記第
１導電型の深いウェル領域と前記第２導電型の浅いウェ
ル領域との接合の深さよりも深く、かつ、前記第１導電
型の深いウェル領域と前記第２導電型の深いウェル領域
との接合の深さよりも浅い少なくとも２種類の幅を有す
る素子分離領域とを備え、両側にある浅いウェル領域の
導電型が同一で、かつ、両側にある深いウェル領域の導
電型が互いに異なる前記素子分離領域の幅をＢ、両側に
ある浅いウェル領域の導電型が同一で、かつ、両側にあ
る深いウェル領域の導電型が同一である前記素子分離領
域の幅をＣとするとき、 Ｂ＞Ｃ である。また、本発明の半導体装置は、半導体基板と、
前記半導体基板内に形成された第１導電型の深いウェル
領域と、前記第１導電型の深いウェル領域上に形成され
た第１の第１導電型の浅いウェル領域と、前記第１の第
１導電型の浅いウェル領域上に形成された第２導電型の
電界効果トランジスタと、前記第１導電型の深いウェル
領域上に形成された第１の第２導電型の浅いウェル領域
と、前記第１の第２導電型の浅いウェル領域上に形成さ
れ、ゲート電極と前記第２導電型の浅いウェル領域とが
電気的に接続された第１導電型の動的閾値トランジスタ
と、前記第１導電型の深いウェル領域上に形成された第
２導電型の深いウェル領域と、前記第２導電型の深いウ
ェル領域上に形成された第２の第２導電型の浅いウェル
領域と、前記第２の第２導電型の浅いウェル領域上に形
成された第１導電型の電界効果トランジスタと、前記第
２導電型の深いウェル領域上に形成された第２の第１導
電型の浅いウェル領域と、前記第２の第１導電型の浅い
ウェル領域上に形成され、ゲート電極と前記第２の第１
導電型の浅いウェル領域とが電気的に接続された第２導
電型の動的閾値トランジスタと、前記第１導電型の深い
ウェル領域と前記第１の第２導電型の浅いウェル領域と
の接合の深さ、及び、前記第２導電型の深いウェル領域
と前記第２の第１導電型の浅いウェル領域との接合の深
さよりも深く、かつ、前記第１導電型の深いウェル領域
と前記第２導電型の深いウェル領域との接合の深さより
も浅い少なくとも２種類の幅を有する素子分離領域とを
備え、一方の側にある浅いウェル領域が第１導電型で、
他方の側にある浅いウェル領域の導電型が第２導電型
で、かつ、一方の側にある深いウェル領域が第２導電型
で、他方の側にある深いウェル領域の導電型が第１導電
型である前記素子分離領域の幅をＡ、両側にある浅いウ
ェル領域の導電型が同一で、かつ、両側にある深いウェ
ル領域の導電型が互いに異なる前記素子分離領域の幅を
Ｂ、両側にある浅いウェル領域の導電型が同一で、か
つ、両側にある深いウェル領域の導電型が同一である前
記素子分離領域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃで
ある。
記半導体基板内に形成された第１導電型の深いウェル領
域と、前記第１導電型の深いウェル領域上に形成された
第１導電型の浅いウェル領域と、前記第１導電型の深い
ウェル領域上に形成された第１の第２導電型の深いウェ
ル領域と、前記第１導電型の深いウェル領域上に形成さ
れた第２導電型の浅いウェル領域と、前記第２導電型の
浅いウェル領域上に形成され、ゲート電極と前記第２導
電型の浅いウェル領域とが電気的に接続された第１導電
型の動的閾値トランジスタと、前記第２導電型の深いウ
ェル領域上に形成された第２の第２導電型の浅いウェル
領域と、前記第２の第２導電型の浅いウェル領域上に形
成された第１導電型の電界効果トランジスタと、前記第
１導電型の深いウェル領域と前記第２導電型の浅いウェ
ル領域との接合の深さよりも深く、かつ、前記第１導電
型の深いウェル領域と前記第２導電型の深いウェル領域
との接合の深さよりも浅い少なくとも２種類の幅を有す
る素子分離領域とを備え、両側にある浅いウェル領域の
導電型が同一で、かつ、両側にある深いウェル領域の導
電型が互いに異なる前記素子分離領域の幅をＢ、両側に
ある浅いウェル領域の導電型が同一で、かつ、両側にあ
る深いウェル領域の導電型が同一である前記素子分離領
域の幅をＣとするとき、 Ｂ＞Ｃ である。また、本発明の半導体装置は、半導体基板と、
前記半導体基板内に形成された第１導電型の深いウェル
領域と、前記第１導電型の深いウェル領域上に形成され
た第１の第１導電型の浅いウェル領域と、前記第１の第
１導電型の浅いウェル領域上に形成された第２導電型の
電界効果トランジスタと、前記第１導電型の深いウェル
領域上に形成された第１の第２導電型の浅いウェル領域
と、前記第１の第２導電型の浅いウェル領域上に形成さ
れ、ゲート電極と前記第２導電型の浅いウェル領域とが
電気的に接続された第１導電型の動的閾値トランジスタ
と、前記第１導電型の深いウェル領域上に形成された第
２導電型の深いウェル領域と、前記第２導電型の深いウ
ェル領域上に形成された第２の第２導電型の浅いウェル
領域と、前記第２の第２導電型の浅いウェル領域上に形
成された第１導電型の電界効果トランジスタと、前記第
２導電型の深いウェル領域上に形成された第２の第１導
電型の浅いウェル領域と、前記第２の第１導電型の浅い
ウェル領域上に形成され、ゲート電極と前記第２の第１
導電型の浅いウェル領域とが電気的に接続された第２導
電型の動的閾値トランジスタと、前記第１導電型の深い
ウェル領域と前記第１の第２導電型の浅いウェル領域と
の接合の深さ、及び、前記第２導電型の深いウェル領域
と前記第２の第１導電型の浅いウェル領域との接合の深
さよりも深く、かつ、前記第１導電型の深いウェル領域
と前記第２導電型の深いウェル領域との接合の深さより
も浅い少なくとも２種類の幅を有する素子分離領域とを
備え、一方の側にある浅いウェル領域が第１導電型で、
他方の側にある浅いウェル領域の導電型が第２導電型
で、かつ、一方の側にある深いウェル領域が第２導電型
で、他方の側にある深いウェル領域の導電型が第１導電
型である前記素子分離領域の幅をＡ、両側にある浅いウ
ェル領域の導電型が同一で、かつ、両側にある深いウェ
ル領域の導電型が互いに異なる前記素子分離領域の幅を
Ｂ、両側にある浅いウェル領域の導電型が同一で、か
つ、両側にある深いウェル領域の導電型が同一である前
記素子分離領域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃで
ある。
【００３５】前記実施の形態によれば、広い幅Ａ，Ｂの
素子分離領域と狭い幅Ｃの素子分離領域を設け、素子分
離領域の両側で浅いウェル領域の導電型が異なり、また
は２番目に深いウェル領域の導電型が異なる場合に、広
い幅Ａ，Ｂの素子分離領域を設けているので、ウェル領
域間のパンチスルーと、不純物の拡散による素子の閾値
シフトを抑制することができる。しかも、両側のウェル
領域の導電型が同一のときには、素子分離領域の幅Ｃを
狭くしているので、素子間のマージンを小さくできる。
素子分離領域と狭い幅Ｃの素子分離領域を設け、素子分
離領域の両側で浅いウェル領域の導電型が異なり、また
は２番目に深いウェル領域の導電型が異なる場合に、広
い幅Ａ，Ｂの素子分離領域を設けているので、ウェル領
域間のパンチスルーと、不純物の拡散による素子の閾値
シフトを抑制することができる。しかも、両側のウェル
領域の導電型が同一のときには、素子分離領域の幅Ｃを
狭くしているので、素子間のマージンを小さくできる。
【００３６】これにより、少なくとも二層以上のウェル
構造をもつ半導体装置において、ウェル領域間のパンチ
スルーと、不純物の拡散による素子の閾値シフトを抑制
することが可能となる。
構造をもつ半導体装置において、ウェル領域間のパンチ
スルーと、不純物の拡散による素子の閾値シフトを抑制
することが可能となる。
【００３７】１実施の形態では、Ａ＝Ｂである。
【００３８】この場合、素子分離領域の幅の種類が少な
くなり、製造が容易になる。
くなり、製造が容易になる。
【００３９】１実施の形態では、０．１８μｍ＜Ａ＜
０．７μｍである。
０．７μｍである。
【００４０】こうすると、ウェル領域間のパンチスルー
と、不純物の拡散による素子の閾値シフトとを確実に抑
制しつつ、ウェル領域間のマージンを許容される範囲内
に収めることができる。
と、不純物の拡散による素子の閾値シフトとを確実に抑
制しつつ、ウェル領域間のマージンを許容される範囲内
に収めることができる。
【００４１】１実施の形態では、前記素子分離領域はＳ
ＴＩ（Shallow Trench Isolation）からなる。
ＴＩ（Shallow Trench Isolation）からなる。
【００４２】前記実施の形態では、素子分離領域がＳＴ
Ｉからなるので、さまざまな幅の素子分離領域が容易に
形成でき、ひいては、半導体装置を容易に形成できる。
Ｉからなるので、さまざまな幅の素子分離領域が容易に
形成でき、ひいては、半導体装置を容易に形成できる。
【００４３】１実施の形態の携帯電子機器は、前記半導
体装置を備える。
体装置を備える。
【００４４】前記携帯電子機器は、前記消費電力の少な
い半導体装置を備えるので、電池寿命を大幅にのばすこ
とができる。
い半導体装置を備えるので、電池寿命を大幅にのばすこ
とができる。
【００４５】
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。
により詳細に説明する。
【００４６】本発明に使用することができる半導体基板
は、特に限定されないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の導電型を有してい
ても良い。
は、特に限定されないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の導電型を有してい
ても良い。
【００４７】図１は、本発明の１実施の形態の半導体装
置の断面の模式図であり，図２は、前記半導体装置の平
面の模式図である。
置の断面の模式図であり，図２は、前記半導体装置の平
面の模式図である。
【００４８】図１に示すように、本半導体装置では、Ｐ
型シリコン基板１１内に、Ｎ型の非常に深いつまり１番
目に深いウェル領域１２とＰ型の非常に深いつまり１番
目に深いウェル領域１３が形成されている。
型シリコン基板１１内に、Ｎ型の非常に深いつまり１番
目に深いウェル領域１２とＰ型の非常に深いつまり１番
目に深いウェル領域１３が形成されている。
【００４９】Ｎ型の非常に深いウェル領域１２内には、
Ｎ型の深いつまり２番目に深いウェル領域１４が形成さ
れている。Ｎ型の深いウェル領域１４内には、Ｐ型の浅
いウェル領域１７が形成されている。Ｐ型の浅いウェル
領域１７にはＮ型のソース領域１９及びＮ型のドレイン
領域２０が形成されている。また、Ｎ型のソース領域１
９とＮ型のドレイン領域２０との間のチャネル領域上に
は、ゲート絶縁膜２５を介してゲート電極２６が形成さ
れ、Ｎ型のＤＴＭＯＳ２９，２９を構成している。な
お、図示はしていないが、ＤＴＭＯＳ２９はゲート電極
２６とＰ型の浅いウェル領域１７が電気的に接続されて
いる。素子分離領域１８は、互いに隣接する素子のＰ型
の浅いウェル領域１７，１７を電気的に分離するに足る
深さを持っている。したがって、各ＤＴＭＯＳ２９，２
９のＰ型の浅いウェル領域１７，１７は、互いに電気的
に分離されている。なお、Ｎ型の非常に深いウェル領域
１２は、Ｎ型の深いウェル領域１４、Ｎ型の浅いウェル
領域１６及びＮ型の不純物の濃い領域２３を介して、Ｎ
型の非常に深いつまり１番目に深いウェル領域１２への
バイアス入力端子３１に接続されている。通常、Ｎ型の
非常に深いウェル領域１２へのバイアス入力端子３１に
は、電源電圧が与えられる。
Ｎ型の深いつまり２番目に深いウェル領域１４が形成さ
れている。Ｎ型の深いウェル領域１４内には、Ｐ型の浅
いウェル領域１７が形成されている。Ｐ型の浅いウェル
領域１７にはＮ型のソース領域１９及びＮ型のドレイン
領域２０が形成されている。また、Ｎ型のソース領域１
９とＮ型のドレイン領域２０との間のチャネル領域上に
は、ゲート絶縁膜２５を介してゲート電極２６が形成さ
れ、Ｎ型のＤＴＭＯＳ２９，２９を構成している。な
お、図示はしていないが、ＤＴＭＯＳ２９はゲート電極
２６とＰ型の浅いウェル領域１７が電気的に接続されて
いる。素子分離領域１８は、互いに隣接する素子のＰ型
の浅いウェル領域１７，１７を電気的に分離するに足る
深さを持っている。したがって、各ＤＴＭＯＳ２９，２
９のＰ型の浅いウェル領域１７，１７は、互いに電気的
に分離されている。なお、Ｎ型の非常に深いウェル領域
１２は、Ｎ型の深いウェル領域１４、Ｎ型の浅いウェル
領域１６及びＮ型の不純物の濃い領域２３を介して、Ｎ
型の非常に深いつまり１番目に深いウェル領域１２への
バイアス入力端子３１に接続されている。通常、Ｎ型の
非常に深いウェル領域１２へのバイアス入力端子３１に
は、電源電圧が与えられる。
【００５０】また、Ｎ型の非常に深いウェル領域１２内
には、Ｐ型の深いつまり２番目に深いウェル領域１５が
形成されている。Ｐ型の深いウェル領域１５内には、Ｐ
型の浅いウェル領域１７が形成されている。Ｐ型の浅い
ウェル領域１７にはＮ型のソース領域１９及びＮ型のド
レイン領域２０が形成されている。また、Ｎ型のソース
領域１９とＮ型のドレイン領域２０との間のチャネル領
域上には、ゲート絶縁膜２５を介してゲート電極２６が
形成され、Ｎ型の基板バイアス可変トランジスタ２７，
２７を構成している。Ｐ型の深いウェル領域１５とＰ型
の浅いウェル領域１７とは一体となっており、素子分離
領域１８では分離されない。したがって、Ｎ型の基板バ
イアス可変トランジスタ２７，２７はＰ型のウェル領域
１５，１７を共有する。なお、Ｐ型の深いウェル領域１
５及びＰ型の浅いウェル領域１７は、Ｐ型の不純物の濃
い領域２４を介して、Ｎ型の基板バイアス可変トランジ
スタ２７へのウェルバイアス入力端子３４に接続されて
いる。Ｎ型の基板バイアス可変トランジスタ２７，２７
へのウェルバイアス入力端子３４には図示しないバイア
ス発生回路から、アクティブ時には０Ｖまたは正の電圧
が、スタンドバイ時には負の電圧が、それぞれ印加され
る。
には、Ｐ型の深いつまり２番目に深いウェル領域１５が
形成されている。Ｐ型の深いウェル領域１５内には、Ｐ
型の浅いウェル領域１７が形成されている。Ｐ型の浅い
ウェル領域１７にはＮ型のソース領域１９及びＮ型のド
レイン領域２０が形成されている。また、Ｎ型のソース
領域１９とＮ型のドレイン領域２０との間のチャネル領
域上には、ゲート絶縁膜２５を介してゲート電極２６が
形成され、Ｎ型の基板バイアス可変トランジスタ２７，
２７を構成している。Ｐ型の深いウェル領域１５とＰ型
の浅いウェル領域１７とは一体となっており、素子分離
領域１８では分離されない。したがって、Ｎ型の基板バ
イアス可変トランジスタ２７，２７はＰ型のウェル領域
１５，１７を共有する。なお、Ｐ型の深いウェル領域１
５及びＰ型の浅いウェル領域１７は、Ｐ型の不純物の濃
い領域２４を介して、Ｎ型の基板バイアス可変トランジ
スタ２７へのウェルバイアス入力端子３４に接続されて
いる。Ｎ型の基板バイアス可変トランジスタ２７，２７
へのウェルバイアス入力端子３４には図示しないバイア
ス発生回路から、アクティブ時には０Ｖまたは正の電圧
が、スタンドバイ時には負の電圧が、それぞれ印加され
る。
【００５１】Ｐ型の非常に深いつまり１番目に深いウェ
ル領域１３内には、Ｐ型の深いつまり２番目に深いウェ
ル領域１５が形成されている。Ｐ型の深いウェル領域１
５内には、Ｎ型の浅いウェル領域１６が形成されてい
る。Ｎ型の浅いウェル領域１６にはＰ型のソース領域２
１及びＰ型のドレイン領域２２が形成されている。ま
た、Ｐ型のソース領域２１とＰ型のドレイン領域２２と
の間のチャネル領域上には、ゲート絶縁膜２５を介して
ゲート電極２６が形成されて、Ｐ型のＤＴＭＯＳ３０を
構成している。なお、図示はしていないが、ＤＴＭＯＳ
３０はゲート電極２６とＮ型の浅いウェル領域１６が電
気的に接続されている。素子分離領域１８は、互いに隣
接する素子のＮ型の浅いウェル領域１６，１６を電気的
に分離するに足る深さを持っている。したがって、各Ｄ
ＴＭＯＳ３０のＮ型の浅いウェル領域１６は、互いに電
気的に分離されている。なお、Ｐ型の非常に深いつまり
１番目に深いウェル領域１３は、Ｐ型の深いつまり２番
目に深いウェル領域１５、Ｐ型の浅いウェル領域１７及
びＰ型の不純物の濃い領域２４を介して、Ｐ型の非常に
深いウェル領域１３へのバイアス入力端子３２に接続さ
れている。通常、Ｐ型の非常に深いウェル領域１３への
バイアス入力端子３２には、０Ｖが与えられる。
ル領域１３内には、Ｐ型の深いつまり２番目に深いウェ
ル領域１５が形成されている。Ｐ型の深いウェル領域１
５内には、Ｎ型の浅いウェル領域１６が形成されてい
る。Ｎ型の浅いウェル領域１６にはＰ型のソース領域２
１及びＰ型のドレイン領域２２が形成されている。ま
た、Ｐ型のソース領域２１とＰ型のドレイン領域２２と
の間のチャネル領域上には、ゲート絶縁膜２５を介して
ゲート電極２６が形成されて、Ｐ型のＤＴＭＯＳ３０を
構成している。なお、図示はしていないが、ＤＴＭＯＳ
３０はゲート電極２６とＮ型の浅いウェル領域１６が電
気的に接続されている。素子分離領域１８は、互いに隣
接する素子のＮ型の浅いウェル領域１６，１６を電気的
に分離するに足る深さを持っている。したがって、各Ｄ
ＴＭＯＳ３０のＮ型の浅いウェル領域１６は、互いに電
気的に分離されている。なお、Ｐ型の非常に深いつまり
１番目に深いウェル領域１３は、Ｐ型の深いつまり２番
目に深いウェル領域１５、Ｐ型の浅いウェル領域１７及
びＰ型の不純物の濃い領域２４を介して、Ｐ型の非常に
深いウェル領域１３へのバイアス入力端子３２に接続さ
れている。通常、Ｐ型の非常に深いウェル領域１３への
バイアス入力端子３２には、０Ｖが与えられる。
【００５２】また、Ｐ型の非常に深いウェル領域１３内
には、Ｎ型の深いつまり２番目に深いウェル領域１４が
形成されている。Ｎ型の深いウェル領域１４内には、Ｎ
型の浅いウェル領域１６が形成されている。Ｎ型の浅い
ウェル領域１６にはＰ型のソース領域２１及びＰ型のド
レイン領域２２が形成されている。また、Ｐ型のソース
領域２１とＰ型のドレイン領域２２との間のチャネル領
域上には、ゲート絶縁膜２５を介してゲート電極２６が
形成されて、Ｐ型の基板バイアス可変トランジスタ２８
が構成されている。Ｎ型の深いウェル領域１４とＮ型の
浅いウェル領域１６とは一体となっており、素子分離領
域１８では分離されない。したがって、Ｐ型の基板バイ
アス可変トランジスタ２８はＮ型のウェル領域１４，１
６を共有する。なお、Ｎ型の深いウェル領域１４及びＮ
型の浅いウェル領域１６は、Ｎ型の不純物の濃い領域２
３を介して、Ｐ型の基板バイアス可変トランジスタ２８
へのウェルバイアス入力端子３３に接続されている。Ｐ
型の基板バイアス可変トランジスタ２８へのウェルバイ
アス入力端子３３には図示しないバイアス発生回路か
ら、アクティブ時には電源電圧または電源電圧より低い
電圧が、スタンドバイ時には電源電圧より高い電圧が、
それぞれ印加される（ＮＭＯＳのソース電位を０Ｖ、Ｐ
ＭＯＳのソース電位を電源電圧としている）。
には、Ｎ型の深いつまり２番目に深いウェル領域１４が
形成されている。Ｎ型の深いウェル領域１４内には、Ｎ
型の浅いウェル領域１６が形成されている。Ｎ型の浅い
ウェル領域１６にはＰ型のソース領域２１及びＰ型のド
レイン領域２２が形成されている。また、Ｐ型のソース
領域２１とＰ型のドレイン領域２２との間のチャネル領
域上には、ゲート絶縁膜２５を介してゲート電極２６が
形成されて、Ｐ型の基板バイアス可変トランジスタ２８
が構成されている。Ｎ型の深いウェル領域１４とＮ型の
浅いウェル領域１６とは一体となっており、素子分離領
域１８では分離されない。したがって、Ｐ型の基板バイ
アス可変トランジスタ２８はＮ型のウェル領域１４，１
６を共有する。なお、Ｎ型の深いウェル領域１４及びＮ
型の浅いウェル領域１６は、Ｎ型の不純物の濃い領域２
３を介して、Ｐ型の基板バイアス可変トランジスタ２８
へのウェルバイアス入力端子３３に接続されている。Ｐ
型の基板バイアス可変トランジスタ２８へのウェルバイ
アス入力端子３３には図示しないバイアス発生回路か
ら、アクティブ時には電源電圧または電源電圧より低い
電圧が、スタンドバイ時には電源電圧より高い電圧が、
それぞれ印加される（ＮＭＯＳのソース電位を０Ｖ、Ｐ
ＭＯＳのソース電位を電源電圧としている）。
【００５３】次に、本実施の形態の半導体装置を、図２
を用いて説明する。なお、図２では回路を構成するため
の個々の配線やバイアス発生回路は省略している。半導
体基板上には、Ｎ型の非常に深いウェル領域が形成され
た領域５１と、Ｐ型の非常に深いウェル領域が形成され
た領域５２がある。Ｎ型の非常に深いウェル領域が形成
された領域５１内には、Ｎ型の基板バイアス可変トラン
ジスタからなるブロック５３と、Ｎ型のＤＴＭＯＳから
なるブロック５４が形成されている。Ｐ型の非常に深い
ウェル領域が形成された領域５２内には、Ｐ型の基板バ
イアス可変トランジスタからなるブロック５５と、Ｐ型
のＤＴＭＯＳからなるブロック５６が形成されている。
を用いて説明する。なお、図２では回路を構成するため
の個々の配線やバイアス発生回路は省略している。半導
体基板上には、Ｎ型の非常に深いウェル領域が形成され
た領域５１と、Ｐ型の非常に深いウェル領域が形成され
た領域５２がある。Ｎ型の非常に深いウェル領域が形成
された領域５１内には、Ｎ型の基板バイアス可変トラン
ジスタからなるブロック５３と、Ｎ型のＤＴＭＯＳから
なるブロック５４が形成されている。Ｐ型の非常に深い
ウェル領域が形成された領域５２内には、Ｐ型の基板バ
イアス可変トランジスタからなるブロック５５と、Ｐ型
のＤＴＭＯＳからなるブロック５６が形成されている。
【００５４】Ｎ型の基板バイアス可変トランジスタから
なるブロック５３は、基板バイアストランジスタの共通
ウェル領域を結ぶ上部配線５７で、他のＮ型の基板バイ
アス可変トランジスタからなるブロック５３と接続され
ていてもよい。こうして互いに接続されたＮ型の基板バ
イアス可変トランジスタからなる複数のブロック５３，
５３は、Ｎ型の基板バイアス可変トランジスタからなる
１つの回路ブロックとして機能する。この回路ブロック
の共通ウェル領域には、図示しないバイアス発生回路か
ら、アクティブ時には０Ｖまたは正の電圧が与えられ、
スタンドバイ時には負の電圧が与えられる。
なるブロック５３は、基板バイアストランジスタの共通
ウェル領域を結ぶ上部配線５７で、他のＮ型の基板バイ
アス可変トランジスタからなるブロック５３と接続され
ていてもよい。こうして互いに接続されたＮ型の基板バ
イアス可変トランジスタからなる複数のブロック５３，
５３は、Ｎ型の基板バイアス可変トランジスタからなる
１つの回路ブロックとして機能する。この回路ブロック
の共通ウェル領域には、図示しないバイアス発生回路か
ら、アクティブ時には０Ｖまたは正の電圧が与えられ、
スタンドバイ時には負の電圧が与えられる。
【００５５】Ｐ型の基板バイアス可変トランジスタから
なるブロック５５は、基板バイアストランジスタの共通
ウェル領域を結ぶ上部配線５７で、他のＰ型の基板バイ
アス可変トランジスタからなるブロック５５と接続され
ていてもよい。こうして互いに接続されたＰ型の基板バ
イアス可変トランジスタからなるブロック５５，５５
は、Ｐ型の基板バイアス可変トランジスタからなる１つ
の回路ブロックとして機能する。この回路ブロックの共
通ウェル領域には、図示しないバイアス発生回路から、
アクティブ時には電源電圧または電源電圧より低い電圧
が与えられ、スタンドバイ時には電源電圧より高い電圧
が与えられる。
なるブロック５５は、基板バイアストランジスタの共通
ウェル領域を結ぶ上部配線５７で、他のＰ型の基板バイ
アス可変トランジスタからなるブロック５５と接続され
ていてもよい。こうして互いに接続されたＰ型の基板バ
イアス可変トランジスタからなるブロック５５，５５
は、Ｐ型の基板バイアス可変トランジスタからなる１つ
の回路ブロックとして機能する。この回路ブロックの共
通ウェル領域には、図示しないバイアス発生回路から、
アクティブ時には電源電圧または電源電圧より低い電圧
が与えられ、スタンドバイ時には電源電圧より高い電圧
が与えられる。
【００５６】図１で示すウェル構造を用い、更に図２で
示すように配置することにより、基板バイアス可変トラ
ンジスタとＤＴＭＯＳが混在する回路において、容易に
複数の基板バイアス可変トランジスタの回路ブロックを
形成することができる。また、Ｎ型の素子とＰ型の素子
を上部配線で接続して相補型（ＣＭＯＳ）回路を組むこ
とができる。
示すように配置することにより、基板バイアス可変トラ
ンジスタとＤＴＭＯＳが混在する回路において、容易に
複数の基板バイアス可変トランジスタの回路ブロックを
形成することができる。また、Ｎ型の素子とＰ型の素子
を上部配線で接続して相補型（ＣＭＯＳ）回路を組むこ
とができる。
【００５７】次に、前記半導体装置の作成手順を図１，
２を参照して述べる。
２を参照して述べる。
【００５８】まず、半導体基板１１上に、素子分離領域
１８，１８１，１８２，１８３を形成する。前記素子分
離領域１８，１８１，１８２，１８３は、例えばＳＴＩ
（Shallow Trench Isolation）法を用いて形成すること
ができる。前記ＳＴＩ法を用いれば、さまざまな幅の素
子分離領域を同時に形成するのが容易である。しかし、
素子分離領域１８，１８１，１８２，１８３の形成方法
はＳＴＩ法に限らず、素子分離領域１８，１８１，１８
２，１８３が浅いウェル領域を電気的に分離する機能を
もてばよい。例えば、素子分離領域１８，１８１，１８
２，１８３に埋めこまれる物質は、シリコン酸化膜、シ
リコン窒化膜の他に、ポリシリコンやアモルファスシリ
コンなどの導電性物質でもよい。ただし、ポリシリコン
やアモルファスシリコンなどの導電性物質を埋めこむ場
合は、素子分離領域１８，１８１，１８２，１８３の側
壁をあらかじめ酸化しておくなどして、素子分離領域１
８，１８１，１８２，１８３の絶縁性を確保しておく必
要がある。
１８，１８１，１８２，１８３を形成する。前記素子分
離領域１８，１８１，１８２，１８３は、例えばＳＴＩ
（Shallow Trench Isolation）法を用いて形成すること
ができる。前記ＳＴＩ法を用いれば、さまざまな幅の素
子分離領域を同時に形成するのが容易である。しかし、
素子分離領域１８，１８１，１８２，１８３の形成方法
はＳＴＩ法に限らず、素子分離領域１８，１８１，１８
２，１８３が浅いウェル領域を電気的に分離する機能を
もてばよい。例えば、素子分離領域１８，１８１，１８
２，１８３に埋めこまれる物質は、シリコン酸化膜、シ
リコン窒化膜の他に、ポリシリコンやアモルファスシリ
コンなどの導電性物質でもよい。ただし、ポリシリコン
やアモルファスシリコンなどの導電性物質を埋めこむ場
合は、素子分離領域１８，１８１，１８２，１８３の側
壁をあらかじめ酸化しておくなどして、素子分離領域１
８，１８１，１８２，１８３の絶縁性を確保しておく必
要がある。
【００５９】前記素子分離領域１８，１８１，１８２，
１８３の深さは、互いに隣り合う素子の浅いウェル領域
１６，１７を電気的に分離し、かつ深いウェル領域１
４，１５は電気的に分離しないように設定される。素子
分離領域１８，１８１，１８２，１８３の深さは、例え
ば、０．２〜２μｍとするのが好ましい。
１８３の深さは、互いに隣り合う素子の浅いウェル領域
１６，１７を電気的に分離し、かつ深いウェル領域１
４，１５は電気的に分離しないように設定される。素子
分離領域１８，１８１，１８２，１８３の深さは、例え
ば、０．２〜２μｍとするのが好ましい。
【００６０】前記素子分離領域１８，１８１，１８２，
１８３の幅は、以下のように設定される。素子分離領域
１８１のように、その素子分離領域１８１の両側で深い
ウェル領域１４，１５の導電型が異なる場合、例えば、
Ｎ型ＤＴＭＯＳ２９とＮ型基板バイアス可変トランジス
タ２７との境界では、Ｎ型ＤＴＭＯＳ２９側の深いウェ
ル領域１４がＮ型で、Ｎ型基板バイアス可変トランジス
タ２７側の深いウェル領域１５がＰ型となる。この場
合、Ｎ型ＤＴＭＯＳ２９のＰ型の浅いウェル領域１７
と、Ｎ型基板バイアス可変トランジスタ２７のＰ型の深
いウェル領域１５との間のパンチスルーが問題となる。
更に、Ｎ型ＤＴＭＯＳ２９のＮ型の深いウェル領域１４
にある不純物が拡散し、Ｎ型基板バイアス可変トランジ
スタ２７の閾値が変化する可能性がある。別の例として
は、Ｎ型ＤＴＭＯＳ２９とＰ型ＤＴＭＯＳ３０との境界
が挙げられ、同様な問題が起こる。この場合、境界にあ
る素子分離領域１８２の両側では、浅いウェル領域１
６，１７の導電型が互いに反対であり、かつ、深いウェ
ル領域１５，１４の導電型も互いに反対である。その
他、Ｐ型ＤＴＭＯＳ３０とＰ型基板バイアス可変トラン
ジスタ２８との境界、Ｐ型ＤＴＭＯＳ３０とＮ型基板バ
イアス可変トランジスタ２７との境界、Ｎ型ＤＴＭＯＳ
２９とＰ型基板バイアス可変トランジスタ２８との境
界、及びＮ型基板バイアス可変トランジスタ２７とＰ型
基板バイアス可変トランジスタ２８との境界において
も、同様な問題が起こる。そのため、素子分離領域１８
１，１８３の両側で深いウェル領域１４，１５の導電型
が反対である場合、及び、素子分離領域１８２の両側で
浅いウェル領域１６，１７の導電型が反対で、かつ深い
ウェル領域１４，１５の導電型も反対である場合は、素
子分離領域１８１，１８２，１８３の幅は、上述のパン
チスルー及び閾値の変化が起こらない程度に広い必要が
ある。例えば、深いウェル領域の不純物注入飛程を、
０．３μｍ程度と非常に浅くしたとしても、不純物は注
入時に横方向にも広がり、更にはその後の熱拡散によ
り、さらに横方向に拡散する。上記の注入条件でも、素
子分離領域の幅が０．１８μｍ未満の時は、閾値の変化
を抑制することができなかった。また、素子分離領域の
幅が０．７μｍ以上では、素子分離に要するマージンが
無視できなくなる。したがって、上述のパンチスルー及
び閾値の変化が起こらないためには、素子分離領域１８
１，１８２，１８３の幅は０．１８μｍ〜０．７μｍと
するのが好ましい。素子分離領域１８の両側で、浅いウ
ェル領域１６または１７の導電型が同じで、かつ、深い
ウェル領域１４または１５の導電型が同じ場合（浅いウ
ェル領域１６，１７と深いウェル領域の導電型は異なっ
ていても良い）は、素子分離領域１８の幅は小さい方
が、マージンを小さくすることができる。したがって、
加工の限界の寸法に近くする。この場合、素子分離領域
１８の幅は、例えば、０．０５〜０．３５μｍとするこ
とができる。
１８３の幅は、以下のように設定される。素子分離領域
１８１のように、その素子分離領域１８１の両側で深い
ウェル領域１４，１５の導電型が異なる場合、例えば、
Ｎ型ＤＴＭＯＳ２９とＮ型基板バイアス可変トランジス
タ２７との境界では、Ｎ型ＤＴＭＯＳ２９側の深いウェ
ル領域１４がＮ型で、Ｎ型基板バイアス可変トランジス
タ２７側の深いウェル領域１５がＰ型となる。この場
合、Ｎ型ＤＴＭＯＳ２９のＰ型の浅いウェル領域１７
と、Ｎ型基板バイアス可変トランジスタ２７のＰ型の深
いウェル領域１５との間のパンチスルーが問題となる。
更に、Ｎ型ＤＴＭＯＳ２９のＮ型の深いウェル領域１４
にある不純物が拡散し、Ｎ型基板バイアス可変トランジ
スタ２７の閾値が変化する可能性がある。別の例として
は、Ｎ型ＤＴＭＯＳ２９とＰ型ＤＴＭＯＳ３０との境界
が挙げられ、同様な問題が起こる。この場合、境界にあ
る素子分離領域１８２の両側では、浅いウェル領域１
６，１７の導電型が互いに反対であり、かつ、深いウェ
ル領域１５，１４の導電型も互いに反対である。その
他、Ｐ型ＤＴＭＯＳ３０とＰ型基板バイアス可変トラン
ジスタ２８との境界、Ｐ型ＤＴＭＯＳ３０とＮ型基板バ
イアス可変トランジスタ２７との境界、Ｎ型ＤＴＭＯＳ
２９とＰ型基板バイアス可変トランジスタ２８との境
界、及びＮ型基板バイアス可変トランジスタ２７とＰ型
基板バイアス可変トランジスタ２８との境界において
も、同様な問題が起こる。そのため、素子分離領域１８
１，１８３の両側で深いウェル領域１４，１５の導電型
が反対である場合、及び、素子分離領域１８２の両側で
浅いウェル領域１６，１７の導電型が反対で、かつ深い
ウェル領域１４，１５の導電型も反対である場合は、素
子分離領域１８１，１８２，１８３の幅は、上述のパン
チスルー及び閾値の変化が起こらない程度に広い必要が
ある。例えば、深いウェル領域の不純物注入飛程を、
０．３μｍ程度と非常に浅くしたとしても、不純物は注
入時に横方向にも広がり、更にはその後の熱拡散によ
り、さらに横方向に拡散する。上記の注入条件でも、素
子分離領域の幅が０．１８μｍ未満の時は、閾値の変化
を抑制することができなかった。また、素子分離領域の
幅が０．７μｍ以上では、素子分離に要するマージンが
無視できなくなる。したがって、上述のパンチスルー及
び閾値の変化が起こらないためには、素子分離領域１８
１，１８２，１８３の幅は０．１８μｍ〜０．７μｍと
するのが好ましい。素子分離領域１８の両側で、浅いウ
ェル領域１６または１７の導電型が同じで、かつ、深い
ウェル領域１４または１５の導電型が同じ場合（浅いウ
ェル領域１６，１７と深いウェル領域の導電型は異なっ
ていても良い）は、素子分離領域１８の幅は小さい方
が、マージンを小さくすることができる。したがって、
加工の限界の寸法に近くする。この場合、素子分離領域
１８の幅は、例えば、０．０５〜０．３５μｍとするこ
とができる。
【００６１】すなわち、前記素子分離領域１８２の幅を
Ａ、素子分離領域１８１，１８３の幅をＢ、素子分離領
域１８の幅をＣとすると、Ａ＝Ｂ＞Ｃとなっている。も
っとも、素子分離領域１８１，１８２，１８３の幅は同
一でなくてもよい。
Ａ、素子分離領域１８１，１８３の幅をＢ、素子分離領
域１８の幅をＣとすると、Ａ＝Ｂ＞Ｃとなっている。も
っとも、素子分離領域１８１，１８２，１８３の幅は同
一でなくてもよい。
【００６２】次に、前記半導体基板１１にウェルを形成
する手順を、図３〜８を用いて説明する。
する手順を、図３〜８を用いて説明する。
【００６３】図３に示すように、半導体基板１１には、
フォトレジスト３５をマスクとして、Ｎ型の非常に深い
ウェル領域１２が形成される。Ｎ型を与える不純物イオ
ンとしては31Ｐ+が挙げられる。例えば、不純物イオン
として31Ｐ+を使用した場合、注入エネルギーとして５
００〜３０００ＫｅＶ、注入量として５×１０11〜１×
１０14ｃｍ-2の条件で形成することができる。
フォトレジスト３５をマスクとして、Ｎ型の非常に深い
ウェル領域１２が形成される。Ｎ型を与える不純物イオ
ンとしては31Ｐ+が挙げられる。例えば、不純物イオン
として31Ｐ+を使用した場合、注入エネルギーとして５
００〜３０００ＫｅＶ、注入量として５×１０11〜１×
１０14ｃｍ-2の条件で形成することができる。
【００６４】次に、図４に示すように、フォトレジスト
３５をマスクとして、Ｐ型の非常に深いウェル領域１３
が形成される。Ｐ型を与える不純物イオンとしては11Ｂ
+が挙げられる。例えば、不純物イオンとして11Ｂ+イオ
ンを使用した場合、注入エネルギーとして２００〜２０
００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ
-2の条件で形成することができる。
３５をマスクとして、Ｐ型の非常に深いウェル領域１３
が形成される。Ｐ型を与える不純物イオンとしては11Ｂ
+が挙げられる。例えば、不純物イオンとして11Ｂ+イオ
ンを使用した場合、注入エネルギーとして２００〜２０
００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ
-2の条件で形成することができる。
【００６５】次に、図５に示すように、フォトレジスト
３５をマスクとして、Ｎ型の深いウェル領域１４が形成
される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙
げられる。例えば、不純物イオンとして31Ｐ+を使用し
た場合、注入エネルギーとして２４０〜１５００Ｋｅ
Ｖ、注入量として５×１０11〜１×１０14ｃｍ-2の条件
で形成することができる。
３５をマスクとして、Ｎ型の深いウェル領域１４が形成
される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙
げられる。例えば、不純物イオンとして31Ｐ+を使用し
た場合、注入エネルギーとして２４０〜１５００Ｋｅ
Ｖ、注入量として５×１０11〜１×１０14ｃｍ-2の条件
で形成することができる。
【００６６】次に、図６に示すように、フォトレジスト
３５をマスクとして、Ｐ型の深いウェル領域１５が形成
される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙
げられる。例えば、不純物イオンとして11Ｂ+イオンを
使用した場合、注入エネルギーとして１００〜１０００
ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の
条件で形成することができる。
３５をマスクとして、Ｐ型の深いウェル領域１５が形成
される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙
げられる。例えば、不純物イオンとして11Ｂ+イオンを
使用した場合、注入エネルギーとして１００〜１０００
ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の
条件で形成することができる。
【００６７】次に、図７に示すように、フォトレジスト
３５をマスクとして、Ｎ型の浅いウェル領域１６が形成
される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙
げられる。例えば、不純物イオンとして31Ｐ+を使用し
た場合、注入エネルギーとして１３０〜９００ＫｅＶ、
注入量として５×１０11〜１×１０14ｃｍ-2の条件で形
成することができる。
３５をマスクとして、Ｎ型の浅いウェル領域１６が形成
される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙
げられる。例えば、不純物イオンとして31Ｐ+を使用し
た場合、注入エネルギーとして１３０〜９００ＫｅＶ、
注入量として５×１０11〜１×１０14ｃｍ-2の条件で形
成することができる。
【００６８】次に、図８に示すように、フォトレジスト
３５をマスクとして、Ｐ型の浅いウェル領域１７が形成
される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙
げられる。例えば、不純物イオンとして11Ｂ+イオンを
使用した場合、注入エネルギーとして６０〜５００Ｋｅ
Ｖ、注入量として５×１０11〜１×１０14ｃｍ-2の条件
で形成することができる。
３５をマスクとして、Ｐ型の浅いウェル領域１７が形成
される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙
げられる。例えば、不純物イオンとして11Ｂ+イオンを
使用した場合、注入エネルギーとして６０〜５００Ｋｅ
Ｖ、注入量として５×１０11〜１×１０14ｃｍ-2の条件
で形成することができる。
【００６９】ウェル領域を形成するための不純物注入の
順番は前記の限りではなく、順番を入れ替えてもよい。
順番は前記の限りではなく、順番を入れ替えてもよい。
【００７０】なお、前記浅いウェル領域１６，１７と深
いウェル領域１４，１５との接合の深さ及び深いウェル
領域１４，１５と非常に深いウェル領域１２，１３との
接合の深さは、前記浅いウェル領域１６，１７への不純
物の注入条件、深いウェル領域１４，１５への不純物の
注入条件、非常に深いウェル領域１２，１３への不純物
の注入条件及びこれより後に行われる熱工程により決定
される。前記素子分離領域１８，１８１，１８２，１８
３の深さは、隣接する素子の浅いウェル領域１６，１７
が電気的に分離され、かつ深いウェル領域１４，１５は
電気的に分離されないように設定される。
いウェル領域１４，１５との接合の深さ及び深いウェル
領域１４，１５と非常に深いウェル領域１２，１３との
接合の深さは、前記浅いウェル領域１６，１７への不純
物の注入条件、深いウェル領域１４，１５への不純物の
注入条件、非常に深いウェル領域１２，１３への不純物
の注入条件及びこれより後に行われる熱工程により決定
される。前記素子分離領域１８，１８１，１８２，１８
３の深さは、隣接する素子の浅いウェル領域１６，１７
が電気的に分離され、かつ深いウェル領域１４，１５は
電気的に分離されないように設定される。
【００７１】更に、前記浅いウェル領域１６，１７の抵
抗を低減するため、浅いウェル領域１６，１７の不純物
イオンと同じ導電型の高濃度埋込領域を浅いウェル領域
中に形成しても良い。浅いウェル領域１６，１７の抵抗
が減少すると、ゲート電極２６への入力が速やかに浅い
ウェル領域１６，１７に伝播し、基板バイアス効果を十
分に得ることができ、ＤＴＭＯＳ２９，３０の動作の高
速化が実現される。高濃度埋込領域は、例えば、Ｐ型の
浅いウェル領域１７中に形成する場合は、不純物イオン
として11Ｂ+、注入エネルギーとして１００〜４００Ｋ
ｅＶ、注入量として１×１０12〜１×１０14ｃｍ-2の条
件で、またはＮ型の浅いウェル領域１６中に形成する場
合は、不純物イオンとして31Ｐ+、注入エネルギーとし
て２４０〜７５０ＫｅＶ、注入量として１×１０12〜１
×１０14ｃｍ-2の条件で、それぞれ形成することができ
る。
抗を低減するため、浅いウェル領域１６，１７の不純物
イオンと同じ導電型の高濃度埋込領域を浅いウェル領域
中に形成しても良い。浅いウェル領域１６，１７の抵抗
が減少すると、ゲート電極２６への入力が速やかに浅い
ウェル領域１６，１７に伝播し、基板バイアス効果を十
分に得ることができ、ＤＴＭＯＳ２９，３０の動作の高
速化が実現される。高濃度埋込領域は、例えば、Ｐ型の
浅いウェル領域１７中に形成する場合は、不純物イオン
として11Ｂ+、注入エネルギーとして１００〜４００Ｋ
ｅＶ、注入量として１×１０12〜１×１０14ｃｍ-2の条
件で、またはＮ型の浅いウェル領域１６中に形成する場
合は、不純物イオンとして31Ｐ+、注入エネルギーとし
て２４０〜７５０ＫｅＶ、注入量として１×１０12〜１
×１０14ｃｍ-2の条件で、それぞれ形成することができ
る。
【００７２】更にまた、基板表面領域で不純物濃度が薄
くなり過ぎるのを防ぐために、浅いウェル領域１６，１
７の不純物イオンと同じ導電型の不純物イオンを、浅い
ウェル領域１６，１７内にパンチスルーストッパー注入
しても良い。パンチスルーストッパー注入は、例えば、
Ｐ型の浅いウェル領域１７中に形成する場合は、不純物
イオンとして11Ｂ+、注入エネルギーとして１０〜６０
ＫｅＶ、注入量として５×１０11〜１×１０13ｃｍ-2の
条件で、またはＮ型の浅いウェル領域１６中に形成する
場合は、不純物イオンとして31Ｐ+、注入エネルギーと
して３０〜１５０ＫｅＶ、注入量として５×１０11〜１
×１０13ｃｍ-2の条件で、それぞれ行うことができる。
くなり過ぎるのを防ぐために、浅いウェル領域１６，１
７の不純物イオンと同じ導電型の不純物イオンを、浅い
ウェル領域１６，１７内にパンチスルーストッパー注入
しても良い。パンチスルーストッパー注入は、例えば、
Ｐ型の浅いウェル領域１７中に形成する場合は、不純物
イオンとして11Ｂ+、注入エネルギーとして１０〜６０
ＫｅＶ、注入量として５×１０11〜１×１０13ｃｍ-2の
条件で、またはＮ型の浅いウェル領域１６中に形成する
場合は、不純物イオンとして31Ｐ+、注入エネルギーと
して３０〜１５０ＫｅＶ、注入量として５×１０11〜１
×１０13ｃｍ-2の条件で、それぞれ行うことができる。
【００７３】次に、図１に示すゲート絶縁膜２５とゲー
ト電極２６がこの順で形成される。
ト電極２６がこの順で形成される。
【００７４】前記ゲート絶縁膜２５としては、絶縁性を
有する限りその材質は特に限定されない。ここで、シリ
コン基板を使用した場合は、シリコン酸化膜、シリコン
窒化膜またはそれらの積層体を使用することができる。
また、酸化アルミニウム膜、酸化チタニウム膜、酸化タ
ンタル膜などの高誘電膜またはそれらの積層体を使用す
ることもできる。ゲート絶縁膜２５は、シリコン酸化膜
を用いた場合、１〜１０ｎｍの厚さを有することが好ま
しい。ゲート絶縁膜２５は、ＣＶＤ（化学的気相成長
法）法、スパッタ法、熱酸化法等の方法で形成すること
ができる。
有する限りその材質は特に限定されない。ここで、シリ
コン基板を使用した場合は、シリコン酸化膜、シリコン
窒化膜またはそれらの積層体を使用することができる。
また、酸化アルミニウム膜、酸化チタニウム膜、酸化タ
ンタル膜などの高誘電膜またはそれらの積層体を使用す
ることもできる。ゲート絶縁膜２５は、シリコン酸化膜
を用いた場合、１〜１０ｎｍの厚さを有することが好ま
しい。ゲート絶縁膜２５は、ＣＶＤ（化学的気相成長
法）法、スパッタ法、熱酸化法等の方法で形成すること
ができる。
【００７５】次に、前記ゲート電極２６としては、導電
性を有する限りその材質は特に限定されない。ここで、
シリコン基板を使用した場合は、ポリシリコン、単結晶
シリコン等のシリコン膜が挙げられる。また、前記以外
にも、アルミニウム、銅等の金属膜が挙げられる。ゲー
ト電極は、０．１〜０．４μｍの厚さを有することが好
ましい。ゲート電極は、ＣＶＤ法、蒸着法等の方法で形
成することができる。
性を有する限りその材質は特に限定されない。ここで、
シリコン基板を使用した場合は、ポリシリコン、単結晶
シリコン等のシリコン膜が挙げられる。また、前記以外
にも、アルミニウム、銅等の金属膜が挙げられる。ゲー
ト電極は、０．１〜０．４μｍの厚さを有することが好
ましい。ゲート電極は、ＣＶＤ法、蒸着法等の方法で形
成することができる。
【００７６】更に、前記ゲート電極２６の側壁に、サイ
ドウォールスペーサーを形成しても良い。このサイドウ
ォールスペーサーの材質は絶縁膜である限りは特に限定
されず、酸化シリコン、窒化シリコン等が挙げられる。
ドウォールスペーサーを形成しても良い。このサイドウ
ォールスペーサーの材質は絶縁膜である限りは特に限定
されず、酸化シリコン、窒化シリコン等が挙げられる。
【００７７】次に、ＤＴＭＯＳ２９，３０には、図示し
ないが、ゲート−基板接続領域を形成する。ソース領域
１９，２１、ドレイン領域２０，２２及びチャネル領域
以外の領域において、ゲート電極２６と浅いウェル領域
１６，１７を電気的に接続するゲート−基板接続領域を
形成するために、ゲート電極２６及びゲート酸化膜の一
部を下地基板が露出するまでエッチングする。この露出
した領域には、不純物濃度が濃い領域（ＮＭＯＳの場合
はＰ型の不純物が濃い領域、ＰＭＯＳの場合はＮ型の不
純物が濃い領域）が形成される。後に行うシリサイド化
工程により、ゲート−基板接続領域において、ゲート電
極２６と浅いウェル領域１６，１７とが電気的に接続さ
れる。
ないが、ゲート−基板接続領域を形成する。ソース領域
１９，２１、ドレイン領域２０，２２及びチャネル領域
以外の領域において、ゲート電極２６と浅いウェル領域
１６，１７を電気的に接続するゲート−基板接続領域を
形成するために、ゲート電極２６及びゲート酸化膜の一
部を下地基板が露出するまでエッチングする。この露出
した領域には、不純物濃度が濃い領域（ＮＭＯＳの場合
はＰ型の不純物が濃い領域、ＰＭＯＳの場合はＮ型の不
純物が濃い領域）が形成される。後に行うシリサイド化
工程により、ゲート−基板接続領域において、ゲート電
極２６と浅いウェル領域１６，１７とが電気的に接続さ
れる。
【００７８】次に、前記浅いウェル領域１７，１６の表
面層には、その浅いウェル領域１７，１６とは反対導電
型のソース領域（ＮＭＯＳソース領域１９及びＰＭＯＳ
ソース領域２１）及びドレイン領域（ＮＭＯＳドレイン
領域２０及びＰＭＯＳドレイン領域２２）が形成され
る。
面層には、その浅いウェル領域１７，１６とは反対導電
型のソース領域（ＮＭＯＳソース領域１９及びＰＭＯＳ
ソース領域２１）及びドレイン領域（ＮＭＯＳドレイン
領域２０及びＰＭＯＳドレイン領域２２）が形成され
る。
【００７９】前記ソース領域１９，２１及びドレイン領
域２０，２２の形成方法は、例えば、ゲート電極２６を
マスクとして浅いウェル領域１７，１６とは反対導電型
の不純物イオンを注入することにより自己整合的に形成
することができる。前記ソース領域１９，２１及びドレ
イン領域２０，２２は、例えば、不純物イオンとして 75
Ａｓ+イオンを使用した場合、注入エネルギーとして３
〜１００ＫｅＶ、注入量として１×１０15〜１×１０16
ｃｍ-2の条件、または不純物イオンとして11Ｂ +イオン
を使用した場合、注入エネルギーとして１〜２０Ｋｅ
Ｖ、注入量として１×１０15〜１×１０16ｃｍ-2の条件
で形成することができる。なお、ゲート電極２６の下の
浅いウェル領域１６，１７の表面層はチャネル領域とし
て機能する。
域２０，２２の形成方法は、例えば、ゲート電極２６を
マスクとして浅いウェル領域１７，１６とは反対導電型
の不純物イオンを注入することにより自己整合的に形成
することができる。前記ソース領域１９，２１及びドレ
イン領域２０，２２は、例えば、不純物イオンとして 75
Ａｓ+イオンを使用した場合、注入エネルギーとして３
〜１００ＫｅＶ、注入量として１×１０15〜１×１０16
ｃｍ-2の条件、または不純物イオンとして11Ｂ +イオン
を使用した場合、注入エネルギーとして１〜２０Ｋｅ
Ｖ、注入量として１×１０15〜１×１０16ｃｍ-2の条件
で形成することができる。なお、ゲート電極２６の下の
浅いウェル領域１６，１７の表面層はチャネル領域とし
て機能する。
【００８０】更に、前記ソース領域１９，２１及びドレ
イン領域２０，２２は、図示しないが、ゲート電極２６
側にＬＤＤ（Lightly Doped Drain）領域を備えていて
もよい。ＬＤＤ領域の形成方法は、例えば、ゲート電極
２６をマスクとして浅いウェル領域１６，１７とは反対
導電型の不純物イオンを注入することにより自己整合的
に形成することができる。この場合、ソース領域１９，
２１及びドレイン領域２０，２２は、ＬＤＤ領域を形成
した後、ゲート電極２６の側壁に図示しないサイドウォ
ールスペーサーを形成し、ゲート電極２６とサイドウォ
ールスペーサーをマスクとしてイオン注入することによ
り自己整合的に形成することができる。前記ＬＤＤ領域
を形成するための不純物の注入は、例えば、不純物イオ
ンとして 75Ａｓ+イオンを使用した場合、注入エネルギ
ーとして３〜１００ＫｅＶ、注入量として５×１０13〜
１×１０15ｃｍ-2の条件、または不純物イオンとして11
Ｂ +イオンを使用した場合、注入エネルギーとして１〜
２０ＫｅＶ、注入量として１×１０13〜５×１０14ｃｍ
-2の条件で形成することができる。
イン領域２０，２２は、図示しないが、ゲート電極２６
側にＬＤＤ（Lightly Doped Drain）領域を備えていて
もよい。ＬＤＤ領域の形成方法は、例えば、ゲート電極
２６をマスクとして浅いウェル領域１６，１７とは反対
導電型の不純物イオンを注入することにより自己整合的
に形成することができる。この場合、ソース領域１９，
２１及びドレイン領域２０，２２は、ＬＤＤ領域を形成
した後、ゲート電極２６の側壁に図示しないサイドウォ
ールスペーサーを形成し、ゲート電極２６とサイドウォ
ールスペーサーをマスクとしてイオン注入することによ
り自己整合的に形成することができる。前記ＬＤＤ領域
を形成するための不純物の注入は、例えば、不純物イオ
ンとして 75Ａｓ+イオンを使用した場合、注入エネルギ
ーとして３〜１００ＫｅＶ、注入量として５×１０13〜
１×１０15ｃｍ-2の条件、または不純物イオンとして11
Ｂ +イオンを使用した場合、注入エネルギーとして１〜
２０ＫｅＶ、注入量として１×１０13〜５×１０14ｃｍ
-2の条件で形成することができる。
【００８１】なお、前記ソース領域１９，２１、ドレイ
ン領域２０，２２及びＬＤＤ領域形成用の不純物イオン
として前記11Ｂ+イオンや75Ａｓ+イオン以外にも、31Ｐ
+イオン、122Ｓｂ+イオン、115Ｉｎ+イオン、49ＢＦ2 +
イオン等も使用することができる。
ン領域２０，２２及びＬＤＤ領域形成用の不純物イオン
として前記11Ｂ+イオンや75Ａｓ+イオン以外にも、31Ｐ
+イオン、122Ｓｂ+イオン、115Ｉｎ+イオン、49ＢＦ2 +
イオン等も使用することができる。
【００８２】また、前記ソース領域１９，２１、ドレイ
ン領域２０，２２及びゲート電極２６は、それぞれの抵
抗を下げ、それぞれと接続する配線との導電性を向上さ
せるために、その表面層がシリサイド化される。このシ
リサイド化により、ゲート−基板接続領域においてゲー
ト電極２６と浅いウェル領域１６，１７が電気的に接続
される。シリサイドとしては、タングステンシリサイ
ド、チタンシリサイド等が挙げられる。
ン領域２０，２２及びゲート電極２６は、それぞれの抵
抗を下げ、それぞれと接続する配線との導電性を向上さ
せるために、その表面層がシリサイド化される。このシ
リサイド化により、ゲート−基板接続領域においてゲー
ト電極２６と浅いウェル領域１６，１７が電気的に接続
される。シリサイドとしては、タングステンシリサイ
ド、チタンシリサイド等が挙げられる。
【００８３】なお、図示しないが、ソース領域及びドレ
イン領域は積上げ型にしてもよい（特開２０００−８２
８１５号公報参照）。この場合は、ソース領域及びドレ
イン領域の面積を小さくでき、高集積化が可能となる。
イン領域は積上げ型にしてもよい（特開２０００−８２
８１５号公報参照）。この場合は、ソース領域及びドレ
イン領域の面積を小さくでき、高集積化が可能となる。
【００８４】この後、不純物の活性化アニールを行う。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、Ｎ
型の不純物が75Ａｓ+でＰ型の不純物が11Ｂ+である場合
は、75Ａｓ+を注入後に８００〜１０００℃で１０〜１
００分程度アニールし、その後11Ｂ+を注入してから８
００〜１０００℃で１０〜１００秒アニールすることが
できる。なお、浅いウェル領域、深いウェル領域及び非
常に深いウェル領域の不純物プロファイルをなだらかに
するために、ソース領域及びドレイン領域の不純物を注
入する前に別にアニールをしてもよい。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、Ｎ
型の不純物が75Ａｓ+でＰ型の不純物が11Ｂ+である場合
は、75Ａｓ+を注入後に８００〜１０００℃で１０〜１
００分程度アニールし、その後11Ｂ+を注入してから８
００〜１０００℃で１０〜１００秒アニールすることが
できる。なお、浅いウェル領域、深いウェル領域及び非
常に深いウェル領域の不純物プロファイルをなだらかに
するために、ソース領域及びドレイン領域の不純物を注
入する前に別にアニールをしてもよい。
【００８５】この後、公知の手法により、配線等を形成
することにより半導体装置を形成することができる。
することにより半導体装置を形成することができる。
【００８６】なお、前記では説明の便宜上、基板バイア
ス可変トランジスタ２７，２８とＤＴＭＯＳ２９，３０
のみを形成しているが、通常構造のＭＯＳＦＥＴが混在
していても良い。この場合は、通常のＭＯＳＦＥＴとす
べき素子においては浅いウェル領域の電位を固定すれば
よい。
ス可変トランジスタ２７，２８とＤＴＭＯＳ２９，３０
のみを形成しているが、通常構造のＭＯＳＦＥＴが混在
していても良い。この場合は、通常のＭＯＳＦＥＴとす
べき素子においては浅いウェル領域の電位を固定すれば
よい。
【００８７】前記半導体装置において、前記ＤＴＭＯＳ
２９，３０の浅いウェル領域１７，１６は、反対導電型
の深いウェル領域１４，１５と素子分離領域１８とによ
って、素子毎に電気的に分離されている。また、前記基
板バイアス可変トランジスタ２７，２８の共通ウェル領
域は、反対導電型の深いウェル領域１４，１５、反対導
電型の非常に深いウェル領域１２，１３及び素子分離領
域１８，１８１，１８３とによって、回路ブロック毎に
電気的に分離されている。更にまた、非常に深いウェル
領域１２，１３及びＤＴＭＯＳ２９，３０部の深いウェ
ル領域１４，１５の電位は固定されている。
２９，３０の浅いウェル領域１７，１６は、反対導電型
の深いウェル領域１４，１５と素子分離領域１８とによ
って、素子毎に電気的に分離されている。また、前記基
板バイアス可変トランジスタ２７，２８の共通ウェル領
域は、反対導電型の深いウェル領域１４，１５、反対導
電型の非常に深いウェル領域１２，１３及び素子分離領
域１８，１８１，１８３とによって、回路ブロック毎に
電気的に分離されている。更にまた、非常に深いウェル
領域１２，１３及びＤＴＭＯＳ２９，３０部の深いウェ
ル領域１４，１５の電位は固定されている。
【００８８】したがって、本実施の形態の半導体装置に
よれば、基板バイアス可変トランジスタ２７，２８の回
路ブロックを任意の数形成することができる。これによ
り、アクティブ状態にすべき回路ブロックとスタンドバ
イ状態にすべき回路ブロックとを適切に分けることがで
き、半導体装置の消費電力を減少することができる。
よれば、基板バイアス可変トランジスタ２７，２８の回
路ブロックを任意の数形成することができる。これによ
り、アクティブ状態にすべき回路ブロックとスタンドバ
イ状態にすべき回路ブロックとを適切に分けることがで
き、半導体装置の消費電力を減少することができる。
【００８９】更に、本実施の形態の半導体装置によれ
ば、基板バイアス可変トランジスタ２７，２８の共通ウ
ェルと、それに接する反対導電型のウェル領域とのＰＮ
接合の面積は、基板バイアス可変トランジスタ２７，２
８の回路ブロックの面積程度に抑えることができる。こ
れに対して、従来の半導体装置は、基板全体の面積に匹
敵する大面積のＰＮ接合をもつ。したがって、本実施の
形態の半導体装置では、従来例に比べて、基板バイアス
可変トランジスタ２７，２８の共通ウェルの電位が変化
した時の電荷の充放電が減少する。これにより、半導体
装置の消費電力を減少することができる。
ば、基板バイアス可変トランジスタ２７，２８の共通ウ
ェルと、それに接する反対導電型のウェル領域とのＰＮ
接合の面積は、基板バイアス可変トランジスタ２７，２
８の回路ブロックの面積程度に抑えることができる。こ
れに対して、従来の半導体装置は、基板全体の面積に匹
敵する大面積のＰＮ接合をもつ。したがって、本実施の
形態の半導体装置では、従来例に比べて、基板バイアス
可変トランジスタ２７，２８の共通ウェルの電位が変化
した時の電荷の充放電が減少する。これにより、半導体
装置の消費電力を減少することができる。
【００９０】更にまた、本実施の形態の半導体装置によ
れば、非常に深いウェル領域１２，１３及びＤＴＭＯＳ
２９，３０部の深いウェル領域１４，１５の電位が固定
されているため、ラッチアップ現象の制御が容易にな
る。これにより、半導体装置の信頼性が向上する。
れば、非常に深いウェル領域１２，１３及びＤＴＭＯＳ
２９，３０部の深いウェル領域１４，１５の電位が固定
されているため、ラッチアップ現象の制御が容易にな
る。これにより、半導体装置の信頼性が向上する。
【００９１】本実施の形態の半導体装置を用いて、ＣＭ
ＯＳ回路を組むこともできる。低電圧駆動で高駆動電流
が得られるＤＴＭＯＳ２９，３０と、オフリーク電流を
非常に小さくできる基板バイアス可変トランジスタ２
７，２８との、それぞれの利点を適切に組み合わせるこ
とにより、低消費電力かつ高速なＣＭＯＳ回路を実現す
ることができる。更に、基板バイアス可変トランジスタ
２７，２８の回路ブロックを複数形成し、アクティブ状
態にすべき回路ブロック以外はスタンドバイ状態にすれ
ば、ＣＭＯＳ回路をより低消費電力化することが可能と
なる。
ＯＳ回路を組むこともできる。低電圧駆動で高駆動電流
が得られるＤＴＭＯＳ２９，３０と、オフリーク電流を
非常に小さくできる基板バイアス可変トランジスタ２
７，２８との、それぞれの利点を適切に組み合わせるこ
とにより、低消費電力かつ高速なＣＭＯＳ回路を実現す
ることができる。更に、基板バイアス可変トランジスタ
２７，２８の回路ブロックを複数形成し、アクティブ状
態にすべき回路ブロック以外はスタンドバイ状態にすれ
ば、ＣＭＯＳ回路をより低消費電力化することが可能と
なる。
【００９２】図９は、他の実施の形態の半導体装置を示
す縦断面図である。この図９の半導体装置は、図１１に
示す従来の半導体装置とは、細幅の素子分離領域３１６
と広幅の素子分離領域５１６，６１６，７１６，８１６
とが混在している点のみが、異なる。したがって、図９
の半導体装置の構成部のうち、図１１に示す従来例の半
導体装置の構成部と同一構成部は、同一参照番号を付し
て、説明を省略する。
す縦断面図である。この図９の半導体装置は、図１１に
示す従来の半導体装置とは、細幅の素子分離領域３１６
と広幅の素子分離領域５１６，６１６，７１６，８１６
とが混在している点のみが、異なる。したがって、図９
の半導体装置の構成部のうち、図１１に示す従来例の半
導体装置の構成部と同一構成部は、同一参照番号を付し
て、説明を省略する。
【００９３】前記細幅の素子分離領域３１６の両側に
は、同じ導電型の浅いウェル領域３１４，３１５が存在
し、かつ、同じ導電型の深いウェル領域３１２，３２３
が存在する。前記広幅の素子分離領域５１６の両側で
は、浅いウェル領域３１４，３１５の導電型が反対で、
かつ、深いウェル領域３１３の導電型が同一になってい
る。また、前記広幅の素子分離領域６１６の両側では、
浅いウェル領域３１５の導電型が同じで、深いウェル領
域３１２，３１３の導電型が反対になっている。また、
前記広幅の素子分離領域７１６，８１６の両側では、浅
いウェル領域３１４，３１５の導電型が反対で、かつ、
深いウェル領域３１２，３１３の導電型も反対になって
いる。すなわち、前記素子分離領域７１６の幅をＡ、素
子分離領域５１６，６１６，８１６の幅をＢ、素子分離
領域３１６の幅をＣとすると、Ａ＝Ｂ＞Ｃとなってい
る。もっとも、素子分離領域５１６，６１６，７１６，
８１６の幅は同一でなくてもよい。
は、同じ導電型の浅いウェル領域３１４，３１５が存在
し、かつ、同じ導電型の深いウェル領域３１２，３２３
が存在する。前記広幅の素子分離領域５１６の両側で
は、浅いウェル領域３１４，３１５の導電型が反対で、
かつ、深いウェル領域３１３の導電型が同一になってい
る。また、前記広幅の素子分離領域６１６の両側では、
浅いウェル領域３１５の導電型が同じで、深いウェル領
域３１２，３１３の導電型が反対になっている。また、
前記広幅の素子分離領域７１６，８１６の両側では、浅
いウェル領域３１４，３１５の導電型が反対で、かつ、
深いウェル領域３１２，３１３の導電型も反対になって
いる。すなわち、前記素子分離領域７１６の幅をＡ、素
子分離領域５１６，６１６，８１６の幅をＢ、素子分離
領域３１６の幅をＣとすると、Ａ＝Ｂ＞Ｃとなってい
る。もっとも、素子分離領域５１６，６１６，７１６，
８１６の幅は同一でなくてもよい。
【００９４】このように、広幅の素子分離領域５１６，
６１６，７１６，８１６を設けることによって、パンチ
スルー及び閾値の変化を防ぐことができる。
６１６，７１６，８１６を設けることによって、パンチ
スルー及び閾値の変化を防ぐことができる。
【００９５】また、本実施の形態の半導体装置を、電池
駆動の携帯電子機器に組み込むことができる。携帯電子
機器としては、携帯情報端末、携帯電話、ゲーム機器な
どが挙げられる。図１０は、携帯電話の例を示してい
る。制御回路１１１には、本発明の半導体装置が組み込
まれている。なお、制御回路１１１は、本発明の半導体
装置からなる論理回路と、メモリとを混載したＬＳＩ
（大規模集積回路）から成っていてもよい。１１２は電
池、１１３はＲＦ（無線周波数）回路部、１１４は表示
部、１１５はアンテナ部、１１６は信号線、１１７は電
源線である。本発明の半導体装置を携帯電子機器に用い
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることが可能にな
る。それにより、電池寿命を大幅にのばすことが可能に
なる。
駆動の携帯電子機器に組み込むことができる。携帯電子
機器としては、携帯情報端末、携帯電話、ゲーム機器な
どが挙げられる。図１０は、携帯電話の例を示してい
る。制御回路１１１には、本発明の半導体装置が組み込
まれている。なお、制御回路１１１は、本発明の半導体
装置からなる論理回路と、メモリとを混載したＬＳＩ
（大規模集積回路）から成っていてもよい。１１２は電
池、１１３はＲＦ（無線周波数）回路部、１１４は表示
部、１１５はアンテナ部、１１６は信号線、１１７は電
源線である。本発明の半導体装置を携帯電子機器に用い
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることが可能にな
る。それにより、電池寿命を大幅にのばすことが可能に
なる。
【００９６】
【発明の効果】本発明の半導体装置は、動的閾値トラン
ジスタと基板バイアス可変トランジスタとを含む半導体
装置において、３層のウェル領域と素子分離領域を用い
て、各導電型の各々について、基板バイアス可変トラン
ジスタが設けられる複数のウェル領域を電気的に互いに
独立させることを可能にしたものである。
ジスタと基板バイアス可変トランジスタとを含む半導体
装置において、３層のウェル領域と素子分離領域を用い
て、各導電型の各々について、基板バイアス可変トラン
ジスタが設けられる複数のウェル領域を電気的に互いに
独立させることを可能にしたものである。
【００９７】したがって、本発明によれば、各導電型に
ついて、基板バイアス可変トランジスタの回路ブロック
を任意の数形成することができて、アクティブ状態にす
べき回路ブロックとスタンドバイ状態にすべき回路ブロ
ックとを適切に分けることができ、半導体装置の消費電
力を減少することができる。
ついて、基板バイアス可変トランジスタの回路ブロック
を任意の数形成することができて、アクティブ状態にす
べき回路ブロックとスタンドバイ状態にすべき回路ブロ
ックとを適切に分けることができ、半導体装置の消費電
力を減少することができる。
【００９８】また、本発明によれば、基板バイアス可変
トランジスタが設けられたウェル領域と反対導電型のウ
ェル領域とのＰＮ接合面積を減少することができて、半
導体装置の消費電力を減少することができる。
トランジスタが設けられたウェル領域と反対導電型のウ
ェル領域とのＰＮ接合面積を減少することができて、半
導体装置の消費電力を減少することができる。
【００９９】更にまた、ＤＴＭＯＳ部の深いウェル領域
の電位を固定することができるから、ラッチアップ現象
を容易に抑制することが可能である。
の電位を固定することができるから、ラッチアップ現象
を容易に抑制することが可能である。
【０１００】また、１実施の形態では、３層のウェル領
域をもつ半導体装置において、少なくとも２種類の幅を
有する素子分離領域を備え、一方の側にある浅いウェル
領域が第１導電型で、他方の側にある浅いウェル領域の
導電型が第２導電型で、かつ、前記一方の側にある２番
目に深いウェル領域が第２導電型で、他方の側にある２
番目に深いウェル領域の導電型が第１導電型である前記
素子分離領域の幅をＡ、両側にある浅いウェル領域の導
電型が同一で、かつ、両側にある２番目に深いウェル領
域の導電型が互いに異なる前記素子分離領域の幅をＢ、
両側にある浅いウェル領域の導電型が同一で、かつ、両
側にある２番目に深いウェル領域の導電型が同一である
前記素子分離領域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃ
であるので、３層構造のウェル領域を持っていても、広
幅Ａ，Ｂの素子分離領域で、ウェル領域間のパンチスル
ーや、不純物の拡散による素子の閾値シフトを抑制する
ことができ、かつ、細幅Ｃの素子分離領域でマージンを
小さくできる。
域をもつ半導体装置において、少なくとも２種類の幅を
有する素子分離領域を備え、一方の側にある浅いウェル
領域が第１導電型で、他方の側にある浅いウェル領域の
導電型が第２導電型で、かつ、前記一方の側にある２番
目に深いウェル領域が第２導電型で、他方の側にある２
番目に深いウェル領域の導電型が第１導電型である前記
素子分離領域の幅をＡ、両側にある浅いウェル領域の導
電型が同一で、かつ、両側にある２番目に深いウェル領
域の導電型が互いに異なる前記素子分離領域の幅をＢ、
両側にある浅いウェル領域の導電型が同一で、かつ、両
側にある２番目に深いウェル領域の導電型が同一である
前記素子分離領域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃ
であるので、３層構造のウェル領域を持っていても、広
幅Ａ，Ｂの素子分離領域で、ウェル領域間のパンチスル
ーや、不純物の拡散による素子の閾値シフトを抑制する
ことができ、かつ、細幅Ｃの素子分離領域でマージンを
小さくできる。
【０１０１】また、本発明の半導体装置は、少なくとも
２層以上のウェル構造をもつ半導体装置において、少な
くとも２種類の幅を有する素子分離領域を備え、一方の
側にある浅いウェル領域が第１導電型で、他方の側にあ
る浅いウェル領域の導電型が第２導電型で、かつ、前記
一方の側にある深いウェル領域が第２導電型で、他方の
側にある深いウェル領域の導電型が第１導電型である前
記素子分離領域の幅をＡ、両側にある浅いウェル領域の
導電型が同一で、かつ、両側にある深いウェル領域の導
電型が互いに異なる前記素子分離領域の幅をＢ、両側に
ある浅いウェル領域の導電型が同一で、かつ、両側にあ
る深いウェル領域の導電型が同一である前記素子分離領
域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃであるので、広
幅Ａ，Ｂの素子分離領域で、ウェル領域間のパンチスル
ーや、不純物の拡散による素子の閾値シフトを抑制する
ことができ、かつ、細幅Ｃの素子分離領域でマージンを
小さくできる。
２層以上のウェル構造をもつ半導体装置において、少な
くとも２種類の幅を有する素子分離領域を備え、一方の
側にある浅いウェル領域が第１導電型で、他方の側にあ
る浅いウェル領域の導電型が第２導電型で、かつ、前記
一方の側にある深いウェル領域が第２導電型で、他方の
側にある深いウェル領域の導電型が第１導電型である前
記素子分離領域の幅をＡ、両側にある浅いウェル領域の
導電型が同一で、かつ、両側にある深いウェル領域の導
電型が互いに異なる前記素子分離領域の幅をＢ、両側に
ある浅いウェル領域の導電型が同一で、かつ、両側にあ
る深いウェル領域の導電型が同一である前記素子分離領
域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃであるので、広
幅Ａ，Ｂの素子分離領域で、ウェル領域間のパンチスル
ーや、不純物の拡散による素子の閾値シフトを抑制する
ことができ、かつ、細幅Ｃの素子分離領域でマージンを
小さくできる。
【０１０２】また、本発明の携帯電子機器は、前記半導
体装置を用いているので、ＬＳＩ部等の消費電力を大幅
に減少して、電池寿命を大幅にのばすことができる。
体装置を用いているので、ＬＳＩ部等の消費電力を大幅
に減少して、電池寿命を大幅にのばすことができる。
【図１】 本発明の１実施の形態の半導体装置の縦断面
図である。
図である。
【図２】 前記実施の形態の半導体装置の平面図であ
る。
る。
【図３】 前記実施の形態の半導体装置の製造方法を説
明する図である。
明する図である。
【図４】 前記実施の形態の半導体装置の製造方法を説
明する図である。
明する図である。
【図５】 前記実施の形態の半導体装置の製造方法を説
明する図である。
明する図である。
【図６】 前記実施の形態の半導体装置の製造方法を説
明する図である。
明する図である。
【図７】 前記実施の形態の半導体装置の製造方法を説
明する図である。
明する図である。
【図８】 前記実施の形態の半導体装置の製造方法を説
明する図である。
明する図である。
【図９】 本発明の他の実施の形態の半導体装置の縦断
面図である。
面図である。
【図１０】 本発明のの他の実施の形態の携帯電子機器
の図である。
の図である。
【図１１】 従来の半導体装置の断面図である。
【図１２】 従来の半導体装置の製造方法を説明する図
である。
である。
【図１３】 従来の半導体装置の製造方法を説明する図
である。
である。
１１ 基板 １２，１３ 非常に深いウェル領域 １４，１５，３１２，３１３ 深いウェル領域 １６，１７，３１４，３１５ 浅いウェル領域 １８，１８１，１８２，１８３，３１６，５１６，６１
６，７１６，８１６素子分離領域 １９，２１ ソース領域 ２０，２２ ドレイン領域 ２５，３２３ ゲート絶縁膜 ２６，３２４ ゲート電極 ２７，２８，３２５，３２６ 基板バイアス可変トラ
ンジスタ ２９，３０，３２７，３２８ ＤＴＭＯＳ ３１，３２，３３，３４，３２９，３３０，３３１
バイアス入力端子
６，７１６，８１６素子分離領域 １９，２１ ソース領域 ２０，２２ ドレイン領域 ２５，３２３ ゲート絶縁膜 ２６，３２４ ゲート電極 ２７，２８，３２５，３２６ 基板バイアス可変トラ
ンジスタ ２９，３０，３２７，３２８ ＤＴＭＯＳ ３１，３２，３３，３４，３２９，３３０，３３１
バイアス入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F032 AA35 AA44 AA46 AA47 BA02 CA01 CA03 CA17 DA22 5F048 AA00 AA03 AA04 AA07 AC00 AC01 AC03 BA12 BB11 BB14 BC06 BE02 BE03 BE05 BE09 BF06 BG13 BH03 DA25 DA27
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板内に形成された第１導電型の１番目に深
いウェル領域と、 前記第１導電型の１番目に深いウェル領域上に形成され
た第１導電型の２番目に深いウェル領域と、 前記第１導電型の２番目に深いウェル領域上に形成され
た第２導電型の浅いウェル領域と、 前記第２導電型の浅いウェル領域上に形成され、ゲート
電極と前記第２導電型の浅いウェル領域とが電気的に接
続された第１導電型の動的閾値トランジスタと、 前記第１導電型の１番目に深いウェル領域上に形成され
た第２導電型の２番目に深いウェル領域と、 前記第２導電型の２番目に深いウェル領域上に形成され
た第２導電型の浅いウェル領域と、 前記第２導電型の浅いウェル領域上に形成された第１導
電型の電界効果トランジスタと、 前記第２導電型の浅いウェル領域上に形成され、前記第
１導電型の電界効果トランジスタの基板バイアスを変化
させるための入力端子と、 前記半導体基板内に形成された第２導電型の１番目に深
いウェル領域と、 前記第２導電型の１番目に深いウェル領域上に形成され
た第２導電型の２番目に深いウェル領域と、 前記第２導電型の２番目に深いウェル領域上に形成され
た第１導電型の浅いウェル領域と、 前記第１導電型の浅いウェル領域上に形成され、ゲート
電極と前記第１導電型の浅いウェル領域とが電気的に接
続された第２導電型の動的閾値トランジスタと、 前記第２導電型の１番目に深いウェル領域上に形成され
た第１導電型の２番目に深いウェル領域と、 前記第１導電型の２番目に深いウェル領域上に形成され
た第１導電型の浅いウェル領域と、 前記第１導電型の浅いウェル領域上に形成された第２導
電型の電界効果トランジスタと、 前記第１導電型の浅いウェル領域上に形成され、前記第
２導電型の電界効果トランジスタの基板バイアスを変化
させるための入力端子と、 前記第１導電型の２番目に深いウェル領域と前記第２導
電型の浅いウェル領域との接合の深さよりも深く、か
つ、前記第１導電型の１番目に深いウェル領域と前記第
２導電型の２番目に深いウェル領域との接合の深さより
も浅い素子分離領域と、 前記第２導電型の２番目に深いウェル領域と前記第１導
電型の浅いウェル領域との接合の深さよりも深く、か
つ、前記第２導電型の１番目に深いウェル領域と前記第
１導電型の２番目に深いウェル領域との接合の深さより
も浅い素子分離領域とを備えることを特徴とする半導体
装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記第１導電型の１番目に深いウェル領域上に形成され
た第２導電型の２番目に深いウェル領域と、前記第２導
電型の２番目に深いウェル領域上に形成された第２導電
型の浅いウェル領域と、前記第２導電型の浅いウェル領
域上に形成された第１導電型の電界効果トランジスタ
と、前記第２導電型の浅いウェル領域上に形成され、前
記第１導電型の電界効果トランジスタの基板バイアスを
変化させるための入力端子とからなる第１導電型の回路
ブロック、あるいは、 前記第２導電型の１番目に深いウェル領域上に形成され
た第１導電型の２番目に深いウェル領域と、前記第１導
電型の２番目に深いウェル領域上に形成された第１導電
型の浅いウェル領域と、前記第１導電型の浅いウェル領
域上に形成された第２導電型の電界効果トランジスタ
と、前記第１導電型の浅いウェル領域上に形成され、前
記第２導電型の電界効果トランジスタの基板バイアスを
変化させるための入力端子とからなる第２導電型の回路
ブロックの少なくとも一方を複数個備えることを特徴と
する半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、前記第１導電型の動的閾値トランジスタと前記
第２導電型の動的閾値トランジスタ、または前記第１導
電型の電界効果トランジスタと前記第２導電型の電界効
果トランジスタ、または前記第１導電型の動的閾値トラ
ンジスタと前記第２導電型の電界効果トランジスタ、ま
たは前記第１導電型の電界効果トランジスタと前記第２
導電型の動的閾値トランジスタで相補型回路を構成する
ことを特徴する半導体装置。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
半導体装置において、前記素子分離領域の幅は少なくと
も２種類有り、一方の側にある浅いウェル領域が第１導
電型で、他方の側にある浅いウェル領域の導電型が第２
導電型で、かつ、前記一方の側にある２番目に深いウェ
ル領域が第２導電型で、他方の側にある２番目に深いウ
ェル領域の導電型が第１導電型である前記素子分離領域
の幅をＡ、両側にある浅いウェル領域の導電型が同一
で、かつ、両側にある２番目に深いウェル領域の導電型
が互いに異なる前記素子分離領域の幅をＢ、両側にある
浅いウェル領域の導電型が同一で、かつ、両側にある２
番目に深いウェル領域の導電型が同一である前記素子分
離領域の幅をＣとするとき、 Ａ＞Ｃ、Ｂ＞Ｃ であることを特徴とする半導体装置。 - 【請求項５】 半導体基板と、 前記半導体基板内に形成された第１導電型の深いウェル
領域と、 前記第１導電型の深いウェル領域上に形成された第１導
電型の浅いウェル領域と、 前記第１導電型の深いウェル領域上に形成された第２導
電型の深いウェル領域と、 前記第１導電型の深いウェル領域上に形成された第１の
第２導電型の浅いウェル領域と、 前記第２導電型の浅いウェル領域上に形成され、ゲート
電極と前記第２導電型の浅いウェル領域とが電気的に接
続された第１導電型の動的閾値トランジスタと、 前記第２導電型の深いウェル領域上に形成された第２の
第２導電型の浅いウェル領域と、 前記第２の第２導電型の浅いウェル領域上に形成された
第１導電型の電界効果トランジスタと、 前記第１導電型の深いウェル領域と前記第２導電型の浅
いウェル領域との接合の深さよりも深く、かつ、前記第
１導電型の深いウェル領域と前記第２導電型の深いウェ
ル領域との接合の深さよりも浅い少なくとも２種類の幅
を有する素子分離領域とを備え、 両側にある浅いウェル領域の導電型が同一で、かつ、両
側にある深いウェル領域の導電型が互いに異なる前記素
子分離領域の幅をＢ、両側にある浅いウェル領域の導電
型が同一で、かつ、両側にある深いウェル領域の導電型
が同一である前記素子分離領域の幅をＣとするとき、 Ｂ＞Ｃ であることを特徴とする半導体装置。 - 【請求項６】 半導体基板と、 前記半導体基板内に形成された第１導電型の深いウェル
領域と、 前記第１導電型の深いウェル領域上に形成された第１の
第１導電型の浅いウェル領域と、 前記第１の第１導電型の浅いウェル領域上に形成された
第２導電型の電界効果トランジスタと、 前記第１導電型の深いウェル領域上に形成された第１の
第２導電型の浅いウェル領域と、 前記第１の第２導電型の浅いウェル領域上に形成され、
ゲート電極と前記第２導電型の浅いウェル領域とが電気
的に接続された第１導電型の動的閾値トランジスタと、 前記第１導電型の深いウェル領域上に形成された第２導
電型の深いウェル領域と、 前記第２導電型の深いウェル領域上に形成された第２の
第２導電型の浅いウェル領域と、 前記第２の第２導電型の浅いウェル領域上に形成された
第１導電型の電界効果トランジスタと、 前記第２導電型の深いウェル領域上に形成された第２の
第１導電型の浅いウェル領域と、 前記第２の第１導電型の浅いウェル領域上に形成され、
ゲート電極と前記第２の第１導電型の浅いウェル領域と
が電気的に接続された第２導電型の動的閾値トランジス
タと、 前記第１導電型の深いウェル領域と前記第１の第２導電
型の浅いウェル領域との接合の深さ、及び、前記第２導
電型の深いウェル領域と前記第２の第１導電型の浅いウ
ェル領域との接合の深さよりも深く、かつ、前記第１導
電型の深いウェル領域と前記第２導電型の深いウェル領
域との接合の深さよりも浅い少なくとも２種類の幅を有
する素子分離領域とを備え、 一方の側にある浅いウェル領域が第１導電型で、他方の
側にある浅いウェル領域の導電型が第２導電型で、か
つ、一方の側にある深いウェル領域が第２導電型で、他
方の側にある深いウェル領域の導電型が第１導電型であ
る前記素子分離領域の幅をＡ、両側にある浅いウェル領
域の導電型が同一で、かつ、両側にある深いウェル領域
の導電型が互いに異なる前記素子分離領域の幅をＢ、両
側にある浅いウェル領域の導電型が同一で、かつ、両側
にある深いウェル領域の導電型が同一である前記素子分
離領域の幅をＣとするとき、 Ａ＞Ｃ、Ｂ＞Ｃ であることを特徴とする半導体装置。 - 【請求項７】 請求項４または６に記載の半導体装置に
おいて、Ａ＝Ｂであることを特徴とする半導体装置。 - 【請求項８】 請求項４または６に記載の半導体装置に
おいて、０．１８μｍ＜Ａ＜０．７μｍであることを特
徴とする半導体装置。 - 【請求項９】 請求項１乃至８のいずれか１つに記載の
半導体装置において、前記素子分離領域はＳＴＩからな
ることを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至９のいずれか１つに記載
の半導体装置を備えたことを特徴とする携帯電子機器。
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