TW563243B - Semiconductor device and portable electronic apparatus - Google Patents

Semiconductor device and portable electronic apparatus Download PDF

Info

Publication number
TW563243B
TW563243B TW090128513A TW90128513A TW563243B TW 563243 B TW563243 B TW 563243B TW 090128513 A TW090128513 A TW 090128513A TW 90128513 A TW90128513 A TW 90128513A TW 563243 B TW563243 B TW 563243B
Authority
TW
Taiwan
Prior art keywords
type
well region
conductivity type
region
shallow
Prior art date
Application number
TW090128513A
Other languages
English (en)
Inventor
Akihide Shibata
Hiroshi Iwata
Seizo Kakimoto
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW563243B publication Critical patent/TW563243B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

563243 A7 B7 五、發明説明（1 ) 發明之技術領域 本發明乃有關於半導體裝置及可攜式電子機器，具體而 言’乃有關於具有動態臨限值電晶體與基板偏壓可變電晶 體之半導體裝置，以及使用此半導體裝置之可攜式電子機 器。 背景技術 在使用了 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體）之互 補型金屬氧化物半導體（互補型M〇S)電路上欲降低消耗電 力時，最有效的方式是降低電源電壓。但是，若單只降低 電源電壓時MOSFET的驅動電流將會下降，而電路的動作 速度會變慢。眾所周知，此現象在電源電壓變為電晶體之 臨限值的3倍以下時將會趨於明顯。為了防止此現象，可以 降低臨限值，但這樣會產生MOSFET關閉時之洩漏電流增 大的問題。因此臨限值的下限規定必須在不產生前述問題
下的範圍之内。臨限值的下限因為對應於電源電壓之下 限，故其乃規定了低消耗電力化之限度。 ν 以往，為了舒緩前述問題，而提案使用了大容量基板之 動態臨限值動作電晶體（以下稱DTMOS，）（特開平10-22462號公報，Novel Bulk Threshold Voltage MOSFET (B-DTMOS) with Advanced Isolation (SITOS)and Gate to Shallow Well Contact (SSS-C) Processes for Ultra Low Power Dual Gate CMOS, H.Kotaki et al., IEDM Tech· Dig·，p459，1996)。前述OTMOS因在導通時其有 -4· ^紙張尺度適用中國國家揉準(CNS) A4規格(210X297公釐) 563243 A7 _B7____ 五、發明説明（2 ) 效臨限值低下，故其具有可在低電源電壓之下獲得高驅動 電流的特徵。DTMOS之有效臨限值在導通時會低下乃是因 為閘極與井區域為電短路之故。 以下說明N型的DTMOS動作原理。此外，使P型DTM0S 的極性相反時可做出同樣動作。前述N塑MOSFET中，閘 極電位在低水準時（斷開時）P型井區域電位也為低水準，有 效的臨限值和一般的MOSFET時並無二致。因此斷開電流 值（斷開洩漏）與一般的MOSFET時相同。 另一方面，閘極之電位為高水华時（導通時）P型井區域電 位也變為高水準，因基板偏壓效果而其有臨限值低下，驅 動電流與一般的MOSFET時比較起來為增加。因此’可以 低電源電壓邊維持低漏洩電流而邊濩得大驅動電流。 DTMOS之閘極與井區域為電短路。因此，若閘極電位變 化則井之電位亦同樣變化。因此，各DTMOS之井區域必須 與相鄰之MOSFET的井區域為相互以電氣分離狀態。所以 井區域由極性互異之淺井區域與深井區域組成之。並且， 各DTMOS之淺井區域由元件分離區域而相互以電氣分離。 以低電壓驅動來抑制斷開洩漏，且獲得高驅動電流之以 往的方法中，也有在待機時與動作時使井偏壓變化之方法 (特開平6-216346號公報、特開平10-340998號公報）。 以下將待機時與動作時使井偏壓變化之MOSFET敘述為 基板偏壓可變電晶體。 以下說明N型之基板偏壓可變電晶體的動作原理。此外， P型之基板偏壓可變電晶體可使極性相反而有同樣的動作。 -5- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公釐）
563243 五、發明説明（3 A7 B7 在N型之基板偏壓可變電晶體中，若電路為動作狀態時，則 由偏壓產生電路而在P型的井區域上外加0V或正電壓（以源 極之電位為基準）。在!>型的井區域上外加正電壓時，因基 板偏壓效果而有效臨限值低下，驅動電流與與一般的 MOSFET時比較起來為増加。此外，電路為待機狀態時， 由偏壓產生電路而在p型的井區域上外加負電壓。由此，因 基板偏壓效果而有效臨限值増大，斷開電流與一般的 MOSFET或DTMOS比較起來為減少。 通常’在使用了基板偏愿可M晶趙的電路中，在每一 個電路區上選擇是動作狀態或是待機狀態。此乃因為在每 -元件上設置偏壓產生電路時，元件數與電路面積明顯增 大之故基於以上之理由，在電路區内N型之p 型井區域為共通（P型金屬氧化物半導體場㈣電晶體之_ 井區域也相同卜因此，在動作狀態下之電路區内於所有 _型則班丁之井區域上外加QV或正電壓，而與一般的 MOSFET或DTM0S比較起來其斷開μ增大㈣ MOSFET也相同）。 在使用了基板偏壓可變電晶體的電路中，電路區内之 MOSFET的井區域必須是共通的n元件分離區域底 部的深度設定為比MOSFET之源極區域及錄區域與淺井 區域之接合深度為深，且較井區域之下端深度淺。 其公開了-種組合前述dtGos與前述基板偏壓可變電晶 體，而將各自的長處予以發揮出來的技術（特開平1二 340998號公報）。
-6- 563243 A7 B7 五、發明説明（4 ) 以此技術所製作出之元件剖面圖如圖11所示。圖Η中， 311為半導體ρ型基板，312為^^型深井區域，313為？型深 井區域，314為Ν型淺井區域，315為Ρ型淺井區域，316為 元件分離區域，317為Ν型MOSFET的源極區域，318為Ν 型MOSFET的汲極區域，319為Ρ型MOSFET的源極區域， 320為Ρ型MOSFET的汲極區域，321乃接觸Ν型淺井區域 之Ν+擴散層，322乃接觸Ρ型淺井區域之Ρ +擴散層，323為 閘極絕緣膜，324為閘極，325為Ρ型的基板偏壓可變電晶 體’ 326為Ν型的基板偏壓可_變電晶體，327為Ν型 DTMOS，328為Ρ型DTMOS，329為對Ρ型的基板偏壓可 變電晶體之井偏壓輸入，330為對之基板偏壓可變電晶 體的井偏壓輸入，331表示Ρ型的深井區域之固定偏壓輸 入。此外未以圖示者有，Ν型DTMOS 327中閘極324與Ρ型 戈井區域315為電短路，而ρ型之328中閘極324與 Ν型淺井區域314為電短路。 在DTMOS 327與328中，淺井區域314及315之電位因閘 極324的電位而變動。為了防止淺井區域314與315之電位 變動對其他元件之淺井區域314與315造成影響，而在淺井 區域3 14與3 15之下方形成與該淺井區域3 14與3 15相反導電 型之深絲域313及312。且形成時其深度必須足夠將元件 分離區域316與相鄰元件之淺井區域314及315以電氣分離 之。由此，彡井區域314及315以電氣分離為相鄰之元件淺 的井區域與314及315。另-方面，在一個電路區内之基板 偏壓可變電晶體326的淺井區域必須是共通的。因此，圖η 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公袭*)
563243 A7 B7 五 發明説明（5 )
中N型基板偏壓可變電晶體326的!>型淺井區域315下方形成 了 P型深井區域313，此P型深井區域313與P型淺井區域 315為一體而組成了共通的井區域。此p型共通的井區域 3 13、3 15中透過對N型基板偏壓可變電晶體326的井偏壓輸 入330而在動作時以及待機時賦予其相異的電位。因為不影 響其他電路區或DTMOS部的元件，故在基板更深處形成了 N型的深井區域312。由此，將P型深井區域313以電氣分 離。圖11中，在P型基板偏壓可變電晶體325之淺井區域 3 14下方形成了 N型的深井區域3 ，此N型的深井區域3 12 與N型淺井區域3 14為一體而組成了共通的井區域3 12、 314。此N型共通的井區域312、314中透過對P型基板偏壓 可變電晶體325的井偏壓輸入329而在動.作時以及待機時賦 予其相異的電位。
圖12及13表示此以往之半導體裝置的深井區域312、313 形成步驟。如圖12所示，以光阻332為光罩，注入雜質以形 成P型之深井區域3 13，接著，注入雜質以形成更深的N型 深井區域312。然後，如圖13所示，以光阻3 3 2為光罩，注 入雜質以形成N型之深井區域312,。此時，將N型之深井區 域312’的深度設為與P型之深井區域313深度相同程度。由 以上之工序，N型深井區域3 12與3 12, 一體化，P型之深井 區域312以電氣分離。 如此，在同一基板3 11上系成了基板偏壓可變電晶體 3 25、3 26與DTMOS 3 27、3 28，實現了可發揮各自長處之 電路。 -8- 本纸張尺度適用中國國家樣準(CNS) A4規格(210X 297公釐) — ______B7 五、發明説明（6 ) 如圖11所示，組合了DTM0S 327、328與基板偏壓可變 電晶體325、326之以往的半導體裝置（特開平1〇-34〇998號 公報）中，雖可以電氣來分離P型之深井區域313、 313、…，但N型深井區域312在一張基板311内是共通的。 因此，同一基板311内雖可製作多個^^型基板偏壓可變電晶 體326、326、···的電路區，但無法製作多個p型之基板偏 壓可變電晶體325···的電路區。因此，無法將p型之基板偏 壓可邊電晶體325···的電路區適當的分為動作狀態電路區與 待機狀態的電路區。例如，在只儒將p型之基板偏壓可變電 晶體325、325…之一部分設為動作狀態時，其p型之基板 偏壓可變電晶體325、325…的整體變為動作狀態而增加洩 漏電流。因此增加了電力消耗。 此外，前述之以往的半導體裝置中，因N型深井區域3 12 在基板311内為一體，其大面積的PN接合可以匹敵基板311 之整個面積。亦即，寄生了相當大的靜電容量。因此，p型 之基板偏壓可變電晶體325、325…的電路區中若進行動作· 待機的切換時，N型深井區域3 122體之偏壓會變化而將多 量的電何充放電。因此而增加了電力的消耗。 再者，前述之以往的半導體裝置中，若P型之基板偏壓可 變電晶體325、325…設為動作狀態時（亦即在n型深井區域 3 12上賦予比電源電壓低的電位），可能容易導致鎖定現 象。經過P型DTMOS 328之&型淺井區域314、P型之深井 區域3 13、N型深井區域3 12以及N型DTMOS 327之P型淺 井區域315之路線的NPNP結構中，P型DTMOS 328之N型 -9 - 本紙張尺度逋用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（7 ) 淺井區域314上有接電電位以下的偏壓時（負脈衝信號）。 DTMOS 328因為閘極324與淺井區域314以電氣連接，故 可透過閘極324而在P型DTMOS 328之N型淺井區域314上 有接電電位以下的偏壓。此時，P型DTMOS 3 28之N型淺 井區域314與P型之深井區域3 13之間的接合上有順向電 壓，故在P型之深井區域3 13上有電子注入。注入p型之深 井Εΐ域31：>上之電子到達N型深井區域312，而降低n型深井 區域312的電位。Ν型深井區域312的電位下降時，從 DTMOS 327之P型淺井區域315·注入空洞於N型深井區域 3 12。被注入於N型深井區域3 12的空洞到達p型之深井區域 3 13，提高P型之深井區域3 13的電位。p型之深井區域3 13 的電位上升時，從P型DTMOS 328之N型淺井區域314到P 型之深井區域313的電子注入更形增加。重複以上過程（正 反饋作用），在前述NPNP結構上有異常電流流動而產生鎖 定現象。此處，若從一開始在N型深井區域3 12就有比電源 電壓低的電壓時（亦即若P型之基板偏壓可變電晶體325為動 作狀態時）’更易引起鎖定現象。此外，P型之基板偏壓可 變電晶體325即使為待機狀態（亦即即使在n型深井區域3 12 上賦予比電源電壓低的電位），也可能更易引起鎖定現象。 此時，N型DTMOS 327之P型淺井區域315與N型深井區域 3 12之接合以及p型之深井區域3 ^與^型深井區域3 12之接 合上會有很大的逆偏壓。因，N型DTMOS 3 27之P型淺 井區域315與P型之深井區域3 13之間引起穿通現象，前述 NPNP結構可能會引起鎖定現象。此外，在鎖定的路線上， •10· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 563243 A7 _____ B7 五、發明説明（8 ) 除前述之外還可以舉出經過N型DTMOS 327之汲極區域 318、N型DTMOS 327之P型淺井區域315、N型深井區域 312以及P型之深井區域313之路線的NPNP結構等。如此， N型深井區域3 12的偏壓有很大的變化時，將很難控制鎖定 現象。因此，元件可靠度下降。 發明揭示 本發明乃是為求解決前述問題而發明者，其目的乃是提 供一種低消耗電力且可靠度高之具有DTM〇S及基板偏壓可 變電晶體的半導體裝置以及使用％半導體裝置之可攜式電 子機器。 為了達成前述之目的，本發明之第一型態的半導體裝置 具備了半導體基板、 形成於前述半導體基板内的第一導電型之第一深井區 域、 形成於前述第一導電型之第一深井區域中之第一導電型 之第二深井區域、 形成於前述第一導電型之第二深井區域中之第二導電型 的淺井區域、 形成於前述第二導電型的淺井區域，而閘極與前述第二 導電型的淺井區域乃以電氣連接之第一導電型的動態臨限 值電晶體、 形成於前述第一導電型之·€ 一深井區域中之第二導電型 之第二深井區域、 形成於前述第二導電型之第二深井區域中之第二導電型
B7 五、發明説明（9 ) 之淺井區域、 形成於前述第二導電型之淺井區域中之第一導電型的電 場效果電晶體、 形成於前述第二導電型之淺井區域中，使前述第一導電 型的電場效果電晶體之基板偏壓變化的輸入端子、 形成於岫述半導體基板内的第二導電型之第一深井區 域、 形成於前述第二導電型之第一深井區域中之第二導電型 之第二深井區域、 — 形成於前述第二導電型之第二深井區域中之第一導電型 的淺井區域、 形成於前述第一導電型的淺井區域，而閘極與前述第一 導電型的淺井區域乃以電氣連接之第二導電型的動態臨限 值電晶體、 形成於前述第二導電型之第一深井區域中之第一導電型 之第二深井區域、 形成於前述第一導電型之第二深井區域中之第一導電型 之淺井區域、 形成於前述第一導電型之淺井區域中之第二導電型的電 場效果電晶體、 形成於前述第一導電型之淺井區域中，使前述第二導電 型的電場效果電晶體之基板偏**壓變化的輸入端子、 比前述第一導電型之第二深井區域與前述第二導電型之 淺井區域的接合深度更深，且比前述第一導電型之第一深 -12- 563243
井區域與前述第三導電型之第二深井區域的接合深度淺的 元件分離區域、 比前述第一導電型之第二深井區域與前述第一導電型之 淺井區域的接合深度更深，且比前述第二導電型之第一深 井區域與前述第一導電型之第二深井區域的接合深度淺的 元件分離區域。 本發明内谷中，第一導電型意指p型或N型。此外，第二 導電型意指第一導電型為P型時其為N型，而N型時為p型。 刚述發明之半導體裝置在包含__了動態臨限值電晶體以及 基板偏壓可變電晶體之電場效果電晶體的半導體裝置中， 以3層的井區域與具前述深度之元件分離區域而以電氣使設 置於各導電型基板偏壓可變電晶骹中之各導電型的多個井 區域互相獨立。 因此，根據前述發明，可輕易將設置了前述第一導電型 之電場效果電晶體之第二導電型井區域與其他的第二導電 型井區域區隔。此外，可輕易將設置了前述第二導電型之 電場效果電晶體之第一導電型井區域與其他的第一導電型 井區域區隔。 因此，根據前述發明，可以形成任意數目之基板偏壓可 變電晶體電路區，可適當地區分為應為動作狀態的電路區 與應為待機狀態的電路區，而降低半導體裝置的電力 耗。 ’、’· ’ 此外，根據前述發明，設置了基板偏壓可變電晶體之井 區域與導電型相反的井區域間之PN接合面積可以比以往更 -13-
563243
減>，而降低半導體裝置的電力消耗。 再者@可將设置了前述動態臨限值電晶體部分的深井 區域之電位予以固定，而能輕易控制鎖定現象。 第κ施型態中，至少具備多個數之以下的任一方：形 成於前述第一導電型之第一深井區域中之第二導電型的第 =深井區域、形成於前述第二導電型之第二深井區域中之 第二導電型的淺井區域、形成於前述第二導電型之淺井區 域中之第一導電型的電場效果電晶體區域、形成於前述第 二導電型之淺井區域中，而由使_前述第一導電型的電場效 果電晶體之基板偏壓變化的輸入端子所構成之第一導電型 電路區、或是， 形成於前述第二導電型之第一深井區域中之第一導電型 的第二深井區域、形成於前述第一導電型之第二深井區域 中之第一導電型的淺井區域、形成於前述第一導電型之淺 井區域中之第二導電型的電場效果電晶體區域、形成於前 述第一導電型之淺井區域中，而由使前述第二導電型的電 場效果電晶體之基板偏壓變化的輸入端子所構成之第二導 電型電路區。 根據前述實施型態，設置多個由第一導電型之基板偏壓 可變電晶體所組成之電路區，而可將各電路區視其必要性 設於待機狀態或動作狀態。此外，設置多個由第二導電型 之基板偏壓可變電晶體所組^^之芯路區，而可將各電路區 視其必要性設於待機狀態或動作狀態。 第一實施型態中，以前述第一導電型之動態臨限值電晶 -14 - 本紙張尺度逋用中S 8家標準(⑽）Α4規格(21Gχ 297公i — 563243 A7 -----— B7 五、發明説明（12 ) 體與前述第二導電型之動態臨限值f晶體，或前述第 電型之電場效果電晶體與前述第二導電型之電場效果電晶 體，或前述第-導電型之動態臨限值電晶體與前述第二= 電型之電場效果電晶體，或前述第一導電型之電場效: 晶體與前述第二導電型之動態臨限值電晶體來組成互補型 電路。 根據前述實施型態，因為組成互補型電路而能更加 電力消耗。 第一實施型態中，前述元件分離區域的寬度至少有2種， 存在於其一側之淺井區域為第一導電型，另一側中之淺井 區域的導電型為第二導電型，且前述存在於其一側之=二 深井區域為第二導電型，存在於其另_側之第二深井㈣ 的導電型為第-導電型的前述元件分離區域寬度為A，位於 兩側之淺井區域之導電型相同，且位於兩側之第二深井區 域的導電型互異之前述元件分離區域寬度為8，位於兩側之 淺井區域之導電型相同，且位於兩側之第二深井區域的導 電型相同之前述元件分離區域寬度為C時， A>C，B>C 〇 根據前述實施型態，設置寬度較寬之A、B的元件分離區 域與寬度較窄之C的元件分離區域，於元件分離區域兩側其 淺井區域之導電型相異，或一第二深井區域的導電型相異 時，因為設置了寬度較寬之A、B的元件分離區域，可以抑 制井區域間之穿通與雜質擴散所引起的元件臨限值轉移。 且兩側之井區域的導電型相同時，因為將元件分離區域寬
裝 j·
-15-
563243 A7
度C設為較窄，而能縮小元件間之界線範圍。 本發明之第二實施型態的半導體裝置具備了 半導體基板、 形成於别述半導體基板内的第一導電型之深井區域、 形成於前述第一導電型之深井區域中之第一導電型之淺 井區域、 形成於前述第一導電型之深井區域中之第二導電型的深 井區域、 形成於前述第一導電型之深井嘔域中之第一的第二導電 型的淺井區域、 形成於前述第一的第二導電型的淺井區域，而閘極與前 述第一的第二導電型的淺井區域乃以電氣連接之第一導電 型的動態臨限值電晶體、 形成於前述第二導電型之深井區域中之第二的第二導電 型之淺井區域、 形成於前述第二的第二導電型之淺井區域中之第一導電 型之電場效果電晶體、 比前述第一導電型之深井區域與前述第二導電型之淺井 區域的接合深度更深，且比前述第一導電型之深井區域與 前述第二導電型之深井區域的接合深度淺的至少具有2種寬 度之元件分離區域、 位於兩側之淺井區域之導ί型相同，且位於兩側之深井 區域的導電型互異之前述元件分離區域寬度為Β,位於兩側 之淺井區域之導電型相同，且位於兩側之深井區域的導電 -16- 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公釐) 563243 A7 ___ B7五、發明説明（14 ) 型相同之前述元件分離區域寬度為C時， B>C。 此外，第一實施型態之半導體裝置具備了 半導體基板、 形成於前述半導體基板内的第一導電型之深井區域' 形成於前述第一導電型之深井區域中之第一的第一導電 型之淺井區域、 形成於前述第一的第一導電型之淺井區域中之第二導電 型的電場效果電晶體、 — 形成於前述第一導電型之深井區域中之第一的第二導電 型的淺井區域、 形成於前述第一的第二導電型的淺井區域，而閘極與前 述第二導電型的淺井區域乃以電氣連接之第一導電型的動 態臨限值電晶體、 形成於前述第一導電型之深井區域中之第二導電型之深 井區域、 形成於前述第二導電型之深井區域中之第二的第二導電 型之淺井區域、 形成於前述第二的第二導電型之淺井區域中之第一導電 型之電場效果電晶體、 形成於前述第二導電型之深井區域中之第二的第一導 型之淺井區域、 ·'， 形成於前述第二的第—導電型的淺井區域，而閘極與前 述第二的第一導電型的淺井區域乃以電氣連接之第二導電 •17-
563243
型的動態臨限值電晶體、 前述第導电型之深井區域與前述第一的第二導電型 之淺井區域的接合深度更深，以及，比前述第二導電型之 /木井區域與前述第二的第一導電型之淺井區域的接合深度 深，且比前述第一導電型之深井區域與前述第二導電型之 深井區域的接合深度淺的至少具有2種寬度之元件分離區 域、
存在於其一側之淺井區域為第一導電型，另一側中之淺 井區域的導電型為第二導電型，士存在於其一側之深井區 域為第二導電型，存在於其另一側之深井區域的導電型為 第一導電型的前述元件分離區域寬度為A，位於兩側之淺井 區域之導電型相同，且位於兩側之深井區域的導電型互異 之岫述元件分離區域寬度為B，位於兩側之淺井區域之導電 訂 型相同，且位於兩側之深井區域的導電型相同之前述元件 分離區域寬度為C時， A>C，B>C。 根據前述實施型態，設置寬度較寬之A ' B的元件分離區 域與寬度較窄之C的元件分離區域，於元件分離區域兩側其 淺井區域之導電型相異，或第二深井區域的導電型相異 時，因為設置了寬度較寬之A、B的元件分離區域，可以抑 制井區域間之穿通與雜質擴巧所引起的元件臨限值轉移。 且兩側之井區域的導電型相肓時，因為將元件分離區域寬 度C設為較窄，而能縮小元件間之界線範圍。 由此，具有至少2層以上的井結構之半導體裝置中，可以 -18 - 本纸張尺度適用巾SS家料(CNS) A4規格(210X297公釐） ---- 五、發明説明（16 ) 抑制井區域間之穿通與雜質擴散所引起的元件臨限值轉 移。 第一實施型態中，A = B。 此時，元件分離區域之寬度種類變少而更容易製造之。 第一實施型態中，0 · 18 μπι < A < 0.7 μχη。 如此，可以確實抑制井區域之間的穿通與雜質擴散所引 起的元件臨限值轉移，而使井區域間的界線在容許的範圍 内0 第一實施型態中，前述元件冷離區域由STI(Shallow Trench Isolation淺溝分離）所組成。 前述實施型態中，因元件分離區域由STI所組成，各種寬 度之元件分離區域可輕易形成，進一步地可輕易形成半導 體裝置。 第一實施型態的可攜式電子機器具備前述半導體裝置。 前述可攜式電子機器因具備了前述電力消耗少的半導體 裝置，故能大幅延長電池壽命。 圖式之簡要說明 圖1為本發明之第一實施型態的存·導體裝置縱剖面圖。 圖2為前述實施型態的半導體裝置平面圖。 圖3乃說明前述實施型態之半導體裝置製造方法的圖。 圖4乃說明前述實施型態之半導體裝置製造方法的圖。 圖5乃說明前述實施型態之：^導體裝置製造方法的圖。 圖6乃說明前述實施型態之半導體裝置製造方法的圖。 圖7乃說明前述實施型態之半導體裝置製造方法的圖。 -19- 本紙張尺度適財s a家標準(CNS) M規格(2継撕公爱) 563243
圖8乃說明前述實施型態之半導體裝置製造方法的圖。 圖9為本發明之其他實施型態的半導體裝置縱剖面圖。 圖10為本發明之其他實施型態的可攜式電子機器圖。 , 圖11為以往之半導體裝置的剖面圖。 圖12乃說明以往之半導體裝置的製造方法的圖。 * 圖13乃說明以往之半導體裝置的製造方法的圖。 發明之最佳實施型態 以下以圖示之實施型態詳細說明本發明。 · T使用於本發明中之半導體基灰雖並無特定限制，但較 吾用矽基板。此外，半導體基板若具有p型或N型之導電蜇 亦佳。 圖1為本發明之第一實施型態的半導體裝置剖面模式圖， 圖2為前述半導體裝置之平面模式圖。 如圖1所示，本半導體裝置中，在p型矽基板丨丨内形成 N型之非常深的亦即第一深井區域12與1>型之非常深的亦即 秦’一深井區域13。
I (： 在N型之非常深井區域12中，N型之深的亦即第二深井區 域14形成。在N型之深井區域14中，形成了 p型之淺井區域 17在P型之淺井區域17中形成了 N型源極區域19與N型沒 極區域20。此外，N型源極區域19與]^型汲極區域2〇之間的 通道區域上，透過閘絕緣膜y而形成問極26，組成了1^型 DTMOS 29 ’ 29。此外圖面^表示出之的“⑽29其閘極 26與P型之淺井區域17乃以電氣連接之。元件分離區域18 具有足以將相互連接之元件的p型淺井區域17，17以電氣分 -20-
563243 A7 ___________Β7 五、發明説明（18 ) 離的深度。因此，各DTM〇s 29，29之卩型淺井區域17， 17相互亦電氣分離之。此外，N型之非常深井區域12透過n 型之深井區域14、N型淺井區域16&N型濃雜質區域23，連 接於對N型之非常深亦即第一深井區域12的偏壓輸入端子 31上通S，對N型之非常深井區域12的偏壓輸入端子31 上賦予電源電壓。 此外，在N型之非常深井區域丨2内，形成p型之深亦即第 二深井區域15。在P型深井區域15内，形成p型淺井區域 17在P型戈井區域17内形成N型—源極區域19與N型汲極區 域20。此外，在N型源極區域19與N型汲極區域汕間的通道 區域上，透過閘絕緣膜25而形成閘極26，組成了 N型基板 偏壓可變電晶體27，27。P型深井區域15與p型淺井區域工7 成為一體，在元件分離區域18中不被分離。因此，N型基板 偏壓可變電晶體27 ,27共有p型井區域15，17。此外，p型 冰井區域15與P型淺井區域丨7透過p型濃雜質區域24，而連 接於對N型基板偏壓可變電晶體27之井偏壓輸入端子34。N 型基板偏壓可變電晶體2?，27之井偏壓輸入端子34中由未 圖不出之偏壓產生電路而在動作時外加〇v*正電壓，在待 機時外加負電壓。 在P型之非常深的亦即第一深井區域13中，形成了 p型之 深亦即第二深井區域15 ^在P型深井區域15内，形成N型淺 井區域16。在N型淺井區域内形成p型源極區域21與1>型 汲極區域22。此外，在p型源極區域21與1>型汲極區域22間 的通道區域上，透過閘絕緣膜25而形成閘極26，組成了卩型 •21 - i纸張尺度適財s S家標準(CNS) A4規格(210X297公釐) ---- 563243 A7 ----------B7 五、發明説明（19 ) DTMOS 30。此外圖面未表示出之DTM〇s 3〇其閘極％與 N型之淺井區域16乃以電氣連接之。元件分離區域“具有 足以將相互連接之元件的N型淺井區域16，16以電氣分離 的深度《因此，各DTMOS 30之N型淺井區域16相互亦電 氣分離之。此外，P型之非常深之第一深井區域13透過p型 之深亦即第二深井區域15、p型淺井區域17&p型濃雜質區 域24連接於對P型之非常深區域13的偏廢輸入端子32 上。通常，對p型之非常深井區域13的偏壓輸入端子32上賦 予0V。 — 此外，在P型之非常深井區域13内，形成N型之深亦即第 二深井區域14。在N型深井區域14内，形成N型淺井區域 16。在N型淺井區域16内形成P型源極區域以與卩型汲極區 域22。此外，在p型源極區域21與1>型汲極區域22間的通道 區域上，透過閘絕緣膜25而形成閘極26，組成了 p型基板偏 壓可變電晶體28。N型深井區域14與N型淺井區域16成為一 體，在元件分離區域18中不被分離。因此，p型基板偏壓可 變電晶體28共有N型井區域14，16。此外，N型深井區域 14與N型淺井區域16透過N型濃雜質區域23，而連接於對P 型基板偏壓可變電晶體28之井偏壓輸入端子33。p型基板偏 壓可變電晶體28之井偏壓輸入端子33中由未圖示出之偏壓 產生電路而在動作時外加電源電壓或比電源電壓低的電 壓’而在待機時外加比電源金壓高的電壓（NMOS之源極電 位為0V，PMOS之源極電位為電源電壓）。 其次，使用圖2說明本實施型態之半導體裝置。此外，圖 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公着) 563243 A7 B7 五、發明説明（20 ) 2中省略了組成電路之各個配線以及偏壓產生電路。在半導 體基板上，.有形成N型之非常深區威的區域5 1與形成P型之 非常深井區域的區域52。在形成N型之非常深井區域的區域 51内，形成了由N型之基板偏壓可變電晶體所構成之區域 53以及由N型DTMOS所構成之區域54。在形成P型之非常 深井區域的區域52内，形成了由P型之基板偏壓可變電晶體 所構成之區域55以及由P型DTMOS所構成之區域56。 由N型之基板偏壓可變電晶體所構成之區域53也可以由連 接基板偏壓可變電晶體之共通井适域的上部配線57來連接 於由其他的N型基板偏壓可變電晶體所構成之區域53。如此 互相連接之由N型基板偏壓可變電晶體所構成之多個區域 53，53乃作為由N型基板偏壓可變電晶體所構成之一個電 路區而發揮功能。在此電路區之共通井區域中，由未圖示 出之偏壓產生電路而在動作時外加0V或正電壓，在待機時 外加負電壓。 由P型之基板偏壓可變電晶體所構成之區域55也可以由連 接基板偏壓可變電晶體之共通井區域的上部配線57來連接 於由其他的P型基板偏壓可變電晶體所構成之區域55。如此 互相連接之由P型基板偏壓可變電晶體所構成之多個區域 55，55乃作為由P型基板偏壓可變電晶體所構成之一個電路 區而發揮功能。在此電路區之共通井區域中’由未圖不出 之偏壓產生電路而在動作時4加電源電壓或比電源電壓低 的電壓，而在待機時外加比電源電壓高的電壓。 使用圖1所示之井結構，再以圖2所示之配置而在基板偏 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
五、發明説明（21 壓可變電晶體與DTMOS共同存在t電路中，可以輕易形成 多個基板偏壓可變電晶體的電路區。此外，可以用上部配 線連接N型元件與P型元件來組成互補型（互補型金屬氧化物 半導體）電路。 接下來’參考圖1，2來敘述前述半導體裝置之製作步 驟。 首先，在半導體基板11上形成元件分離區域18，181， 182 ’ 183。前述元件分離區域18，181，182，183可以使 用例如STI(Shallow Trench Isolation淺槽分離）法來形成 之。使用前述STI法可以輕易同時形成各種寬度之元件分離 區域。但是，元件分離區域18，181，182，183之形成方 法不限於STI法，元件分離區域18，181，182，183具有以 電氣將淺井區域分離之功能即可《例如，元件分離區域 18，181，182，183中添加入的物質除了矽氧化膜、矽氮 化膜之外，多晶矽及非晶矽等導電性物質亦可。然而，添 加多晶石夕及非晶石夕等導電性物質時，有必要預先將元件分 離區域1 8，1 8 1，1 8 2，1 8 3之側壁予以氧化而確保元件分 離區域18，181，182，183之絕緣性。 前述元件分離區域18，181，182，183之深度乃以電氣 將相鄰的元件淺井區域16，17予以分離之，且設定不以電 氣分離深井區域14，15。元件分離區域is，18ι，182， 183之深度較喜在例如0.2〜2 μιη。 前述元件分離區域18，181，182，183之寬度如下設定 之。如元件分離區域181，該元件分離區域181兩側其深井 •24- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 563243 A7 B7 五、發明説明（22 ) 區域14 ’ 15的導電型相異時，例如，在N型DTMOS 29與 N型基板偏壓可變電晶體27之界線上，n型DTMOS 29側之 深井區域14為N型，N型基板偏壓可變電晶體27側之深井區 域15為P型。此時，n型DTMOS 29之P型的淺井區域17與 N型基板偏壓可變電晶體27之!>型深井區域15之間的穿通乃 是問題所在。再者，N型DTMOS 29之N型深井區域14中的 雜質擴散’ N型基板偏壓可變電晶體27的臨限值可能會變 化。在其他例子上，還可舉出N型DTMOS 29與P型 DTMOS 30的界線，其引起同樣响問題。此時，界線中之 元件分離區域182兩側，淺井區域16，17導電型為互相相 反，且深井區域15，14之導電型么互相相反。其他，P型 DTMOS 30與P型基板偏壓可變電晶體28的界線、P型 DTMOS 30與N型基板偏壓可變電晶體27的界線、N型 DTMOS 29與P型基板偏壓可變電晶體28的界線、以及N型 基板偏壓可變電晶體27與P型基板偏壓可變電晶體28的界線 上亦產生同樣問題。因此，元件分離區域181，183兩側其 深井區域14，15之導電型相反時，以及元件分離區域182 兩侧上淺井區域16，17導電型相反，且深井區域14，15之 導電型也相反時，元件分離區域181，182，183之寬度必 須寬廣到不致引起上述的穿通與臨限值變化的程度。例 如，即使將深井區域雜質注入射程設在非常低的〇·3 μηι程 度，其雜質在注入時也會往〗黃向擴散，其後再熱擴散而又 再向橫向擴散。即使以上述之注入條件，元件分離區域寬 度在未滿0.18 μηι時，無法抑制臨限值的變化。此外，元件
I: 訂
線 -25- 本紙張尺度適用中國國家操準(CNS) Α4規格(210X297公釐) 563243 A7 B7 五、發明説明（23 )
分離區域寬度在0·7 μιη以上時，無法忽略元件分離所需之 範圍區域。·因此，如要上述穿通及臨限值變化不發生，元 件分離區域181，182，183的寬度在〇·ΐ8 μιη〜0·7 μιη較 佳。元件分離區域18的兩側，淺井區域16或17的導電型相 同，且深井區域14或15的導電型相同時（淺井區域16，17 與深井區域的導電型相異亦可），元件分離區域18的寬度小 才能縮小縮小範圍。因此，其接近加工限度的尺寸。此 時，元件分離區域18的寬度可以設在〇.05〜〇.35 μιη。 亦即，將前述元件分離區域182·的寬度設在a，而元件分 離區域181，183的寬度設在B，元件分離區域18的寬度設 在C時，A = B>C。本來元件分離區域18ι，182，183的 寬度就不一定要相同。 接下來，使用圖3〜8來說明前述半導體基板"上形成井的 步驟。
如圖3所示，半導體基板11上，以光阻35為光罩，形成N 型之非常深的井區域12。賦予N型之雜質離子可舉出有 31P+。例如使用31P+作為雜質離子時，在注入能量上可以 500〜3000 KeV，而在注入量上可以5 χ ι〇ιι〜1 χ cm-2 的條件來形成之。 其次如圖4所示，以光阻35為光罩，形成p型之非常深的 井區域13。賦予P型之雜質離子可舉出有11β+。例如使用 "Β+離子作為雜質離子時，·在注入能量上可以2〇〇〜2〇〇〇 KeV，而在注入量上可以5x χ 1〇14 cm.2的條件 形成之。 -26-
563243 五、發明説明（24 其次如圖5所示，以光阻35為光罩 有、+二 作為雜貝離子時，在注入能量上可以24〇〜ΐ5〇〇 Μ， 而在注入量上可以5x ι〇ιι〜1 14 之。 X 10 cm2的條件來形成 井m所示’以光阻35為光罩’形成p型之非常深的 井&域15。賦予p型之雜質離子可舉出有llB UB+離子作為雜質離子時，在注入妒晉】便用 你，土八此篁上可以100〜1000
KeV，而在注入量上可以5 X 1〇Li 形成之。 咖的條件來 其次如圖7所示，以光阻35為光罩，形成Ν型之非常深的 井區域。賦予Μ之雜質離子可舉出有31ρ+。例如使用 31Ρ +作為雜質離子時，在注人能量上可以13()〜9⑼KeV， 而在注入量上可以5x 101丨〜i x 10" cm-2的條件來形成 之。 其次如圖8所示’以光阻35為光罩，形成p型之非常深的 井區域17。賦予P型之雜質離子可舉出有116,。例如使用 hb+離子作為雜質離子時’在注入能量上可以6〇〜5〇〇 KeV ’而在注人量上可以5χ Μ、χ 1〇14 cm-2的條件來 形成之。 形成井區域之雜質注入順序，不隈於前述者，改變其順序 亦可。 ~ 此外，前述淺井區域16，17與深井區域14，15之接合深 度以及深井區域14，15與非常深井區域12，13之接合深度 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 563243 A7
乃由對前述淺井區域16 ’ 17之雜質注入條件、對深井區域 14，15之雜質注入條件 '對非常深井區域12，13之雜質^ 入條件及之後進行的熱卫序來決定之。前述元件分離區域 18 ’ m，182，183之深度乃妓為以電氣分離相鄰元件 的淺井區域16，17，且深井區域14，15不以電氣分離。 再者，為了減低前述淺井區域16，17之電阻，亦可在淺 井區域中形成淺井區域16，17之雜質離子與相同導電型2 高濃度添加區域。淺井區域16 , 17之電阻減小時，對閘極 26之輸入迅速傳遞職井區域心17，可《分獲得基二偏 壓效果，而實現DTMOS 29，30之動作的高速化。高濃度 添加區域譬如若在P型之淺井區域17中形成時，雜質離子^ 以UB+而注入能量上以100〜4〇〇 KeV，注入量上以^ X 1〇12〜1 X 1014 cm_2的條件下，或是在N型之淺井區域16中 形成時，若以雜質離子為np+而注入能量上以24〇〜75〇
KeV，注入量上以i χ 10ιΜ χ 1〇m cm-2的條件下來形成 之。 再者，為了防止基板表面區域雜質濃度過薄，將淺井區 域16，17之雜質離子與相同導電型之雜質離子於淺井區域 16，17内做穿通止動器注入亦可。穿通止動器注入若在p型 之淺井區域17中形成時，雜質離-了-可以nB+而注入能量上 以10〜60 KeV，注入量上以5 x 10n〜！ χ 1〇13 cm.2的條 件下，或疋在N型之淺井區灰16中形成時，若以雜質離子為 31P+而注入能量上以30〜150 KeV，注入量上以5 x⑺丨丨〜五 X 1013 cm·2的條件下來各自進行。 -28-
563243 A7 B7 五 發明説明（26 ) 其次，圖1所示之閘絕緣膜25與閘極26以此順序形成。
前述閘絕緣膜25只要有絕緣性並不特別限定其材質。此 處，若使用矽基板時，可使用矽氧化膜、矽氮化膜或其層 疊體。此外，也可使用氧化鋁膜、氧化鈦膜、氧化鈕膜等 之高介電膜或其層疊體。閘絕緣膜25使用矽氧化膜時，較 喜用1〜10 nm厚度者。閘絕緣膜25可用CVD(化學氣相成長 法）、濺射法、熱氧化法等方法形成。 其次，前述閘極26只要有導電性並不特別限定其材質。 此處，若使用矽基板時，可舉务晶矽、單結晶矽等之矽 膜。此外，除前述之外，還有鋁、銅等金屬膜。閘極較喜 用0.1〜0.4 μπι厚度者。閘極可用CVD法、蒸鍍法等方法形 成。 再者，前述閘極26的側壁亦可形成側壁隔板。此側壁隔 板的材質只要是絕緣膜則並不特別限定其材質，如可用氧 化矽、氮化矽等。
其次，在DTMOS 29，30中，形成圖中未表示出之閘基 板連接區域。源極區域19，21，汲極區域20，22以及通道 區域以外的區域中，為了形成以電氣連接閘極26與淺井區 域16，17之閘基板連接區域，而將閘極26與閘氧化膜的一 部份蝕刻到底層基板露出為止。此露出的區域上形成雜質 濃的區域（NMOS時為Ρ型雜質濃的區域，PMOS時為Ν型雜 質濃的區域）。其後進行之矽彳b物化工序而在閘基板連接區 域中使閘極26與淺井區域16，17以電氣連接。 其次在前述淺井區域17，16的表層上，形成了與該淺井 -29 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 563243
區域17，16導電型相反之源極區域（NM〇s源極區域19與 PMOS源極區域21)以及汲極區域（NM〇s汲極區域2〇與 P Μ 0 S >及極區域2 2 )。
前述源極區域19 , 21及汲極區域2〇，22之形成方法可由 將閘極26作為光罩而注入與淺井區域17 , 16導電型相反之 雜質離子而以自我整合來形成之e前述源極區域19，21及 汲極區域20，22使用75砷+離子作為雜質離子時，注入能量 可以3〜100 KeV，注入量為！ x 10i5〜1 X 1〇16 cm-2的條 件，或使用11硼+離子作為雜質離子時，注入能量可以丨〜⑺ KeV，注入量為1 x 1〇15〜i X 1〇i6 em-2的條件來形成之。 此外’閘極26之下的淺井區域16，17的表層乃做為通道來 發揮功能。
再者，前述源極區域19，21及汲極區域20，22也可以具 備未圖示出之閘極26側的LDD (Lightly Doped Drain淺塗 膜汲極）區域。LDD區域的形成方法可由將閘極26作為光罩 而注入與淺井區域16，17導電型相反之雜質離子而以自我 整合來形成之。此時，源極區域19，21及汲極區域20，22 在形成LDD區域後，在閘極26側壁上形成未圖示出之側壁 隔板，將閘極26與側壁隔板作為光罩而以離子注入自我整 合來形成之。為了形成前述LDD區域時之雜質注入例如若 使用75砷+離子作為雜質離子時，注入能量可以3〜i 〇〇 KeV，注入量為5χ 1〇13〜ι· X 1〇15 cm·2的條件；或使用 11硼+離子作為雜質離子時，注入能量可以丨〜2〇 KeV，注 入量為1 X 1013〜5 X 1〇14 cm·2的條件來形成之。 -30-
563243 A7 B7 五、發明説明（28 此外，前述源極區域19，21、汲極區域2〇，22以及LDD 區域之雜質離子方面除了前述11硼+離子及75砷+離子以外， 31磷+離子、122銻+離子、Π5銦+離子、49二氟化硼+離子等 亦可使用之。 此外，前述源極區域19，21 '汲極區域2〇，22以及閘極 26為了降低其各自的電阻，而提升與之連接之配線的導電 性，而將其表層矽化物化。以此矽化物化來在閘極基板連 接區域上以電氣連接閘極26與淺井區域16，1 7。石夕化物方 面，可舉出鎢矽化物、鈦矽化物等_ 雖未以圖示出來，源極區域與汲極區域也可以設成堆疊 型（參考特開2000-82815號公報）。此時，可縮小源極區域 與汲極區域的面積，而高度積體化。 之後，進行雜質之活性化退火。活性化退火時，雜質需 在被充分活性化，且雜質勿過度擴散的條件下進行之。例 如，N型雜質為75砷+而p型雜質為11硼+時，在注入”砷+之 ，，+以800〜1000t：退火1〇〜1〇〇分鐘程度，之後在注入 硼後可以800〜i〇〇(TC退火1〇〜1〇〇秒。此外，為了使淺 井區域、深井區域與非常深井區域之雜質狀態穩定，可在 注入源極區域與汲極區域的雜質前另行退火。 之後 了用一般通用的方法以形成配線等來形成半導體 裝置。 此外前述中為了說明方〖更，而只形成基板偏壓可變電 曰曰體27 ’ 28與DTMOS 29，30，但也可以摻雜—般結構的 M〇SFET。此時，在設定為一般MOSFET之元件上固定淺 •31 -
井區域之電位即可。 前述半導體裝置中，前述DTMOS 29，30之淺井區域 17 ’ 16以導電型相反之深井區域14，15與元件分離區域18 而將每一元件以電氣來分離。此外，前述基板偏壓可變電 晶體27，28之共通井區域以導電型相反之深井區域14， 15、導電型相反之非常深井區域12，13及元件分離區域 18，181 , 183來以電氣分離每一電路區。再者，非常深井 區域12，13及DTMOS 29，30部之深井區域14，15的電位 被固定。 _ 因此’根據本實施型態之半導體裝置，可以任意數目來 形成基板偏壓可變電晶體27，28電路區。由此，可適當的 區分動作狀態之電路區與待機狀態之電路區，可減少半導 體裝置的電力消耗。 再者，根據本實施型態之半導體裝置，基板偏壓可變電 晶體27，28的共通井、與之相接的相反導電型井區域之pn 接合面積可以抑制在基板偏壓可變電晶體27，28電路區的 面積程度。相對地，以往之半導體裝置中，具有可匹敵基 板整體面積之大面積PN接合。因此，本實施型態之半導體 裝置中，與以往的例子比較起來，可以減少基板偏壓可變 電晶體27，28之共通井電位變化時之電荷的充放電。由 此，可以減少半導體裝置之電力消耗。 再者，根據本實施型態之单導體裝置，因非常深井區域 12，12與DTMOS 29，30部之深井區域14，15的電位被固 定，所以鎖定現象之控制較容易。由此而提升半導體裝置 -32- 本紙張尺度適財國g家標準(CNS) A4規格㈣x297公爱) 563243 A7 B7 五 發明説明（30 ) 之可靠度。 使用本實施型態之半導體裝置，可以組成CMOS(互補型 金屬氧化物半導體）電路。藉由適當地組合以低電壓驅動而 獲致高驅動電流之DTMOS 29，30、可極度縮小斷開洩漏 電流基板偏壓可變電晶體27，28之各優點，可以實現低消 耗電力且高速的CMOS電路。再者，形成多個基板偏壓可 變電晶體27，28的電路區，而動作狀態的電路區以外若設 為待機狀態時，可將CMOS電路更加地低消耗電力化。 圖9表示其他實施型態之半導體^裝置的縱剖面圖。此圖9 之半導體裝置與圖11所示之以往的半導體裝置，只有在混 雜了寬度較細的元件分離區域3 16與寬度較寬的元件分離區 域516，616，716，8 16這一點上是相異的。因此，圖9之 半導體裝置的組成部中，圖11所示以往的例子中之半導體 裝置組成部與同一組成部乃加上相同的參考號碼而省略說 明。 前述寬度較細的元件分離區域3 16之兩側上，存在相同導 電型之淺井區域314，315，且存在相同導電型之深井區域 3 12 ’ 323 ^在前述寬度較寬之元件分離區域5 16的兩側 上’淺井區域314，315的導電型相反，且深井區域313的 導電型相同。此外，前述寬度較寬之元件分離區域616兩側 上，淺井區域315的導電型相同，深井區域312，313的導 電型相反。此外，前述寬度孝交寬的元件分離區域716，816 之兩側上，淺井區域3 14，3 15的導電型相反，且深井區域 312，3 13的導電型也相反。亦即，將前述元件分離區域
訂
線 -33- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公釐) 563243 A7 B7
) 五、發明説明（32 區域與導電型相反之井區域接合面積，可減少半導體 裝置的電力消耗。 再者因可固定DTM0S部的深井區域電位而能輕易抑制鎖 定現象。 此外，第一實施型態中，具有3層井區域之半導體裝置具 備了至少有2種寬度之元件分離區域，一側之淺井區域為第 導電型，而另一側之淺井區域的導電型為第二導電型， 且前述一側的第二深井區域為第二導電型，另一側之第二 深井區域的導電型為第一導電型啲前述元件分離區域寬度 為A，兩側之淺井區域導電型相同，並且，兩側之第二深二 區域的導電型互異之前述元件分離區域寬度為Β，兩側之淺 井區域導電型相同，且兩側之第二深井區域的導電型相同 之前述元件分離區域寬度為c時，因A〉c，B>c，即使具 有3層結構井區域，在寬度較寬A，B之元件分離區域上可 以抑制井區域間的穿通以及雜質擴散下之元件的臨限值轉 移，且在寬度細之C的元件分離區域上可以縮小其範圍。 此外，本發明之半導體裝置在至少具有2層以上之井結構 的半導體裝置中，具備了至少有2種寬度之元件分離區域， 一側之淺井區域為第一導電型，而另一側之淺井區域的導 電型為第二導電型，且前述一側的深井區域為第二導電 型，另一側之深井區域的導電型為第一導電型的前述元件 分離區域寬度為A，兩側之淺—井區域導電型相同，並且，兩 側之深井區域的導電型互異之前述元件分離區域寬度為B， 兩側之淺井區域導電型相同，且兩側之深井區域的導電型 -35- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公董j 563243 A7 B7 五 發明説明（33 ) 相同之前述元件分離區域寬度為C時，因A>C，B>C，在 寬度較寬A.，B之元件分離區域上可以抑制井區域間的穿通 以及雜質擴散下之元件的臨限值轉移，且在寬度細之C的元 件分離區域上可以縮小其範圍。
此外，本發明之可攜式電子機器因為使用了前述半導體 裝置，故可大幅減少LSI部等之消耗電力，大幅延長電池壽 命0
-36- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 一種半導體裝置，其⑽知具有 第一導電型之第一深 餿基板、 基板内者； β /、Τ'形成於前述半導體 第一導電型之第二深井區域，兑 電型之第-深井區域上者；“成於前述第一導 第二導電型的淺井區域，其係形 之第二深井區域上者； J攻弟一導電型 第-導電型的動態臨限值電晶體， 二導電型的淺井區域，而閘_前述第前述第 區域係為電性連接者； 的淺井 第二導電型之第二深井區域， 電型之第-深井區域上者；成於前述第-導 =二導電型之淺井區域，其係形成於 之第二深井區域上者； 乐一等電么 第一導電型的電效電晶體’其係形成於前述第-導電 型之淺井區域上者； &弟一導電 輸入端子，其係形成於前述第二導 :者使前述第-導電型的電場效果電晶體之基=: 基::者導電型之第一深井區域’—前述㈣ 第二導電型之第二深井一區域，其係形成於前述第 電型之第一深井區域上者； 第-導電型的淺井區域，其係形成於前述第二導電型 -37· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 563243 申請專利範圍 之第二深井區域上者； =二導電型的動態臨限值電晶體’其係形成於前述第 -導電型的淺井區域’而閑極與前述第一導電型的淺井 區域係為電性連接者 第-導電型之第二深井區域，其係形成於前述第二導 電型之第一深井區埤上者； 第導電5L之义井區域，其係形成於前述第一導電型 之第二深井區域上者； 第二導電型的場效電晶體二其係形成於前述第一導電 型之淺井區域上者； 2入端子其係形成於前述第一導電型之淺井區域上， :刖述第一導電型的電場效果電晶體之基板偏壓變化 元件分離區域，其係比前述第一導電型之第二深井區 ^與前述第二導電型之淺井區域的接合深度更深，且比 刖述第-導電型之第一深井區域與前述第二導電型之第 二深井區域的接合深度淺者； 元件分離區域，其係比前述第二導電型之第二 域與前述第-導電型之淺井區域的接合深度更^，且: 前述第二導電型之第-深井區域與前述第—導電型之第 二深井區域的接合深度淺者。 2. 如申請專利範圍第i項之·¥導體裝置，其中至少具備多個 第二導電型電路區域或第二導電型電路區，第一導電型 電路區，係形成於前述第—導電型之第—深井區域中之 -38 本紙張尺度適用中S S家標準(CNS) A4規格(210X 29;公爱） 563243 、申請專利範園 A8 B8 C8 D8 第二導電型的第二深井區域、形成於前述第二導電型之 第二深井區域中之第二導電型的淺井區域、形成於前述 第二導電型之淺井區域中之第一導電型的電場效果電晶 體區域、形成於前述第二導電型之淺井區域中，而由使 月’J述第一導電型的電場效果電晶體之基板偏壓變化的輸 入端子所構成者；而 第二導電型電路區係形成於前述第二導電型之第一深 井區域中之第一導電型的第二深井區域、形成於前述第 一導電型之第二深井區域中主第一導電型的淺井區域、 形成於前述第一導電型之淺井區域中之第二導電型的電 場效果電晶體區域、形成於前述第一導電型之淺井區域 中，而由使前述第二導電型的電場效果電晶體之基板偏 壓變化的輸入端子所構成者。 3. 如申請專利範圍第1項之半導體裝置，其中具有以前述第 導電型之動態6^限值電晶體與前述第二導電型之動態 =限值電晶體，或前述第-導電型之電場效果電晶體與 月Ϊ述第二導電型之電場效果電晶體，或前述第一導電型
    之動態臨限值電晶體與前述第二導電型之電場效果電晶 體，或前述第- $電型之電場效果電晶體與前述第二^ 電型之動態臨限值電晶體來組成互補型電路。 如申請專利範圍第丨項之半導體裝置，其中前述^件分離 區域之寬度至少有2種，.二側之淺井區域為第一導電型， 而另一側之淺井區域的導電型為第二導電型，且前述一 側的第二深井區域為第二導電型，另一側之第二深井區
    -39- 563243 A8 B8 C8 D8 六、申請專利範圍 域的導電型為第-導電型的前述元件分離區域寬度為A， 兩側之淺井區域導電型相同，並且，兩側之 域的導電型互異之前述元件分離區域寬度為B，兩側之淺 井區域導電型相同，且兩側之第二深井區域的導電型相 同之前述元件分離區域寬度為C時， A>C，B>C。 5· 一種半導體裝置，其特徵為具有半導體基板、
    裝 訂
    形成於前述半導體基板内的第一導電型之深井區域、 形成於前述第一導電型之深井區域上之第一的第一導 電型淺井區域、 形成於前述第一導電型之深井區域上之第二導電型的 深井區域、 形成於前述第一導電型之深井區域上之第一的第二導 電型的淺井區域、 形成於前述第一的第二導電型的淺井區域，而閘極與 前述第一的第二導電型的淺井區域係為電性連接之第二 導電型的動態臨限值電晶體、 形成於前述第二導電型之深井區域上之第二的第二導 電型之淺井區域、 形成於前述第二的第二導電型之淺井區域上之第一導 電型的電效電晶體、 比前述第一導電型之深-舁區域與前述第二導電型之淺 井區域的接合深度更深，且比前述第一導電型之深井區 域與刚述第二導電型之深井區域的接合深度淺的至少具^ -40- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) ' ------ 563243 A8 B8 C8 D8 種寬度之元件分離區域、 兩側之淺井區域導電型相同，並且，兩側之深井區域 的導電型互異之前述元件分離區域寬度為B，兩側之淺井 區域導電型相同，且兩側之深井區域的導電型相同之前 述元件分離區域寬度為C時， B>C。 6·如申請專利範圍第5項之半導體裝置，其中又具備了 形成於前述第一導電型之淺井區域上之第二導電型的 電場效果電晶體、 _ 形成於前述第二導電型之深井區域上之第二的第一導 電型的淺井區域、 二形成於前述第二的第一導電型的淺井區域，而閘極與 前述第二的第一導電型的淺井區域係為電性連接之第二 導電型的動態臨限值電晶體、 前述至少具2種寬度之元件分離區域比其前述第二導電 型之深井區域與前述第二的第一導電型淺井區域接合深 度更深，並且 一側之淺井區域為第-導電型，而另_側之淺井區域 的導電型為第二導電型，且_側的深井區域為第二導電 型，另-側之深井區域的導電型為第—導電型的前述元 件分離區域寬度為A時， A > C。 、， 7. 如申請專利範圍第4或6項之半導體裝置，其中α = β。 8. 如中請專利範圍第4或6項之半導體裝置其中。心 -41 - 本紙張尺度適用中囷國家標準(CNS) A4規格(21〇χ 297公釐)
    !： 裝
    563243 A8 B8 C8 D8 六、申請專利範圍 A < 0.7 μηι 〇 9·如申請專利範圍第1或5項之半導體裝置，其中前述元件 分離區域由STI所組成。 10. —種可攜式電子機器，其特徵為具備申請專利範圍第1或 5項之半導體裝置者。 -42 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)
TW090128513A 2000-11-16 2001-11-16 Semiconductor device and portable electronic apparatus TW563243B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000349675A JP3950294B2 (ja) 2000-11-16 2000-11-16 半導体装置

Publications (1)

Publication Number Publication Date
TW563243B true TW563243B (en) 2003-11-21

Family

ID=18823032

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090128513A TW563243B (en) 2000-11-16 2001-11-16 Semiconductor device and portable electronic apparatus

Country Status (7)

Country Link
US (1) US6969893B2 (zh)
EP (1) EP1343207B1 (zh)
JP (1) JP3950294B2 (zh)
KR (1) KR100560185B1 (zh)
DE (1) DE60140143D1 (zh)
TW (1) TW563243B (zh)
WO (1) WO2002041401A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI605498B (zh) * 2016-09-28 2017-11-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
US7135753B2 (en) * 2003-12-05 2006-11-14 International Rectifier Corporation Structure and method for III-nitride monolithic power IC
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
JP4578878B2 (ja) * 2004-07-27 2010-11-10 パナソニック株式会社 半導体集積回路
KR100797896B1 (ko) * 2004-11-12 2008-01-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다양한 동작 전압들을 갖는 집적 회로들을 절연시키기 위한반도체 구조
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
JP4888390B2 (ja) * 2005-06-10 2012-02-29 富士通セミコンダクター株式会社 半導体装置、半導体システム、および半導体装置の製造方法
US20070029621A1 (en) * 2005-08-05 2007-02-08 Nec Electronics Corporation Semiconductor integrated circuit device
US8278719B2 (en) 2005-10-14 2012-10-02 Silicon Space Technology Corp. Radiation hardened isolation structures and fabrication methods
JP4890838B2 (ja) * 2005-11-17 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール
US7479418B2 (en) * 2006-01-11 2009-01-20 International Business Machines Corporation Methods of applying substrate bias to SOI CMOS circuits
WO2008012899A1 (fr) * 2006-07-27 2008-01-31 Fujitsu Limited Dispositif de circuit à semi-conducteurs, système de dispositif de circuit à semi-conducteurs et procédé de fabrication pour le dispositif de circuit à semi-conducteurs
JP2009283867A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体装置
TWI474305B (zh) * 2008-07-31 2015-02-21 Sitronix Technology Corp The polarity switching structure of point conversion system
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
JP2013511163A (ja) * 2009-11-17 2013-03-28 スボルタ，インコーポレーテッド 電子デバイス及びシステム、並びにその製造方法及び使用方法
JP2012114274A (ja) * 2010-11-25 2012-06-14 Elpida Memory Inc 半導体装置及びその製造方法
US8765607B2 (en) * 2011-06-01 2014-07-01 Freescale Semiconductor, Inc. Active tiling placement for improved latch-up immunity
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
JP6776192B2 (ja) * 2017-06-28 2020-10-28 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984572A (ja) 1982-11-08 1984-05-16 Nec Corp 半導体装置
JPH06216346A (ja) 1992-11-30 1994-08-05 Sony Corp 半導体装置
JP3406949B2 (ja) 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
JPH10163342A (ja) 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JPH10199968A (ja) 1997-01-10 1998-07-31 Sony Corp 半導体装置及び半導体装置の素子間分離溝の形成方法
JP4253052B2 (ja) 1997-04-08 2009-04-08 株式会社東芝 半導体装置
JP3097652B2 (ja) 1998-03-31 2000-10-10 日本電気株式会社 半導体集積回路装置の製造方法
JP4333932B2 (ja) 1998-06-30 2009-09-16 シャープ株式会社 半導体装置および半導体装置を製造する方法
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
JP2000294624A (ja) * 1999-04-05 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI605498B (zh) * 2016-09-28 2017-11-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US9831134B1 (en) 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
US10134644B2 (en) 2016-09-28 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
US10644000B2 (en) 2016-09-28 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having deep wells
US11195834B2 (en) 2016-09-28 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having deep wells

Also Published As

Publication number Publication date
DE60140143D1 (de) 2009-11-19
US20040026743A1 (en) 2004-02-12
WO2002041401A1 (fr) 2002-05-23
JP3950294B2 (ja) 2007-07-25
EP1343207A1 (en) 2003-09-10
US6969893B2 (en) 2005-11-29
KR100560185B1 (ko) 2006-03-13
KR20030051841A (ko) 2003-06-25
JP2002158293A (ja) 2002-05-31
EP1343207B1 (en) 2009-10-07
EP1343207A4 (en) 2008-01-23

Similar Documents

Publication Publication Date Title
TW563243B (en) Semiconductor device and portable electronic apparatus
JP3462301B2 (ja) 半導体装置及びその製造方法
US6787410B2 (en) Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof
US6465311B2 (en) Method of making a MOSFET structure having improved source/drain junction performance
TWI392059B (zh) 平面背閘極ｃｍｏｓ之高性能電容器
KR100543564B1 (ko) 반도체장치 및 그 제조방법
KR20010033347A (ko) 벌크 씨모스 구조와 양립 가능한 에스오아이 구조
KR20030064872A (ko) 반도체 장치 및 휴대 전자 기기
KR20040102052A (ko) 다중-두께 매립 산화물층 위에 형성된 반도체 디바이스 및그 제조 방법
Chan et al. Recessed-channel structure for fabricating ultrathin SOI MOSFET with low series resistance
KR100279264B1 (ko) 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법
US7196375B2 (en) High-voltage MOS transistor
KR20020065839A (ko) 반도체장치의 제조방법
US10256340B2 (en) High-voltage semiconductor device and method for manufacturing the same
US7642617B2 (en) Integrated circuit with depletion mode JFET
US10128331B1 (en) High-voltage semiconductor device and method for manufacturing the same
JP3230184B2 (ja) 半導体装置の製造方法
US7335549B2 (en) Semiconductor device and method for fabricating the same
JPH04212467A (ja) 半導体装置およびその製造方法
US8193602B2 (en) Schottky diode with control gate for optimization of the on state resistance, the reverse leakage, and the reverse breakdown
US6933564B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
US20030207509A1 (en) Semiconductor integrated circuit device and manufacture method therefore
JP3191285B2 (ja) 半導体装置及びその製造方法
JPH1154630A (ja) 半導体装置およびその製造方法
JP2006120801A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees