KR20030064872A - 반도체 장치 및 휴대 전자 기기 - Google Patents

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KR20030064872A
KR20030064872A KR10-2003-7008616A KR20037008616A KR20030064872A KR 20030064872 A KR20030064872 A KR 20030064872A KR 20037008616 A KR20037008616 A KR 20037008616A KR 20030064872 A KR20030064872 A KR 20030064872A
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아키히데 시바타
히로시 이와타
세이조 카키모토
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샤프 가부시키가이샤
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Abstract

DTMOS 및 기판 바이어스 가변 트랜지스터를 이용한 반도체 장치 및 휴대 전자 기기를 저소비전력화한다. 하나의 P형의 반도체 기판(11)에 N형의 깊은 웰영역(12)을 복수 개 형성한다. N형의 깊은 웰영역(12,12)을 P형의 반도체 기판(11)에 의해 전기적으로에 분리한다. N형의 깊은 웰영역(12) 위에, P형의 깊은웰 영역(13)과 P형의 얕은 웰영역(15)을 형성하여, N형의 기판 바이어스 가변 트랜지스터(26)를 형성한다. N형의 깊은 웰영역(12) 위에, N형의 얕은 웰영역(14)을 형성하여, P형의 기판 바이어스 가변 트랜지스터(25)를 형성한다. 또한, P형의 DTMOS(28)와 N형의 DTMOS(27)를 형성한다.

Description

반도체 장치 및 휴대 전자 기기{SEMICONDUCTOR DEVICE AND PORTABLE ELECTRONIC DEVICE}
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 이용한 CMOS(상보형 MOS)회로에 있어서 소비전력을 감소시키려면, 전원 전압을 저하시키는 것이 무엇보다도 효과적이다. 그러나, 단지 전원 전압을 저하시키면 MOSFET의 구동 전류가 저하하여, 회로의 동작 속도가 느려진다. 이 현상은, 전원 전압이 트랜지스터의 문턱치의 3배 이하로 되면 현저하게 되는 것으로 알려져 있다. 이 현상을 방지하기 위해서는, 문턱치를 낮게하면 좋지만, 그렇게 하면 MOSFET의 오프시의 리크 전류가 증대하게 되는 문제가 발생된다. 그 때문에, 상기 문제가 발생되지 않는 범위에서 문턱치의 하한이 규정된다. 이 문턱치의 하한은, 전원 전압의 하한에 대응하기 때문에, 저소비전력화의 한계를 규정하는 것으로 된다.
종래, 상기 문제를 완화하기 위해, 벌크 기판을 사용한 다이나믹 문턱치 동작을 행하는 동적 문턱치 트랜지스터(이하, DTMOS라 함)가 제안되어 있다(일본 공개 특허공보 제 1998-22462호, 1996년 에이치. 코타키 등의 IEDM 테크. 다이제스트, 페이지 459, 극히 낮은 전력의 듀얼 게이트 CMOS용의 얕은 웰 콘택트(SSS-C) 프로세스에서의 게이트 및 개선된 분리(SITOS) 상태에서의 새로운 벌크 문턱치 전압 MOSFET(B-DTMOS)). 상기 DTMOS는, 온 시에 실효적인 문턱치가 저하하기 때문에, 저전원 전압으로 고구동 전류가 얻어진다고 하는 특징을 가진다. DTMOS의 실효적인 문턱치가, 온 시에 저하하는 것은, 게이트 전극과 웰영역이 전기적으로 단락되어 있기 때문이다.
이하, N형의 DTMOS의 동작 원리를 설명한다. 또한, P형의 DTMOS는, 극성을 반대로 함으로써 마찬가지의 동작을 한다. 상기 N형의 DTMOS에 있어서, 게이트전극의 전위가 로우레벨일 때(오프 시)는 P형의 웰영역의 전위도 로우레벨로 되고, 실효적인 문턱치는 통상의 MOSFET의 경우와 변함이 없다. 따라서, 오프 전류치(오프 리크)는 통상의 MOSFET의 경우와 동일하다.
한편, 게이트 전극의 전위가 하이 레벨일 때(온 시)는 P형의 웰영역의 전위도 하이 레벨로 되고, 기판 바이어스 효과에 의해 실효적인 문턱치가 저하하고, 구동 전류는 통상의 MOSFET의 경우에 비해 증가한다. 이 때문에, 저 전원전압으로 저 리크 전류를 유지하면서 큰 구동 전류를 얻을 수 있다.
DTMOS는 게이트 전극과 웰영역이 전기적으로 단락되어 있다. 이 때문에, 게이트 전극의 전위가 변화하면, 웰의 전위도 같이 변화한다. 따라서, 각 DTMOS의 웰영역은, 인접한 MOSFET의 웰영역과 서로 전기적으로 분리되어 있어야 한다. 그 때문에, 웰영역은, 서로 도전형이 다른 얕은 웰영역과 깊은 웰영역으로 이루어진다.또한, 각 DTMOS의 얕은 웰영역은, 소자분리영역에 의해 서로 전기적으로 분리되어 있다.
저전압 구동으로 오프 리크를 억제하고, 또한 고구동 전류를 얻기 위한 종래의 방법으로는, 스텐바이 시와 액티브 시에 웰 바이어스를 변화시키는 방법도 있다(일본 공개 특허 공보 제1994-216346호, 일본 공개 특허 공보 제1998-340998호).
이하, 스탠바이 시와 액티브 시에 웰 바이어스를 변화시키는 MOSFET를, 기판 바이어스 가변 트랜지스터라 한다.
이하, N형의 기판 바이어스 가변 트랜지스터의 동작 원리를 설명한다. 또한, P형의 기판 바이어스 가변 트랜지스터는, 극성을 반대로 함으로써 동일한 동작을 한다. N형의 기판 바이어스 가변 트랜지스터에 있어서, 회로가 액티브 상태로 있을 때는, 바이어스 발생 회로에서 P형의 웰영역으로 0V 또는 정의 전압을 인가한다(소스의 전위를 기준으로 한다). P형의 웰 영역으로 정의 전압을 인가한 경우는, 기판 바이어스 효과에 의해 실효적인 문턱치가 저하하고, 구동 전류는 통상의 MOSFET의 경우에 비해 증가한다. 또한, 회로가 스탠바이 상태로 있을 때는, 바이어스 발생 회로에서 P형의 웰영역으로 부의 전압을 인가한다. 이로써 기판 바이어스 효과에 의해 실효적인 문턱치가 증가하고, 오프 리크는 통상의 MOSFET 또는 DTMOS에 비해 감소한다.
통상, 기판 바이어스 가변 트랜지스터를 사용한 회로에서는, 회로 블록 마다 액티브 상태인지 스탠바이 상태인지가 선택된다. 이는, 각 소자마다 바이어스 발생회로를 제공한 경우, 소자 수와 회로 면적이 현저하게 증가하기 때문이다. 이상의 이유로부터, 회로 블록 내에서는, N형 MOSFET의 P형의 웰영역은 공통으로 되어있다(P형 MOSFET의 N형의 웰영역도 마찬가지이다). 따라서, 액티브 상태에 있는 회로 블록 내에서는, 모든 N형 MOSFET의웰영역에 0V 또는 정의 전압이 인가되어 있고, 통상의 MOSFET 또는 DTMOS에 비해 오프 리크가 증가한다(P형 MOSFET도 마찬가지임).
기판 바이어스 가변 트랜지스터를 사용한 회로에서는, 회로 블록 내의 MOSFET의 웰영역은 공통으로 하여야 한다. 그 때문에 소자분리영역의 저면의 깊이는, MOSFET의 소스영역 및 드레인영역과 얕은 웰영역의 접합의 깊이보다도 깊고, 또한 웰영역의 하단의 깊이 보다 얕게 설정된다.
상기 DTMOS와 상기 기판 바이어스 가변 트랜지스터를 조합하여, 그것들의 장점을 살리는 기술이 개시되어 있다(일본 공개 특허 공보 제1998-340998호).
이 기술로 형성된 소자의 단면도를 도10에 나타낸다. 도10에서, 참조부호(11)는 반도체 P형 기판, (12)는 N형의 깊은 웰영역, (13)은 P형의 깊은 웰영역, (14)는 N형의 얕은 웰영역, (15)는 P형의 얕은 웰영역, (16)은 소자분리영역, (17)은 N형 MOSFET의 소스영역, (18)은 N형 MOSFET의 드레인영역, (19)는 P형 MOSFET의 소스영역, (20)은 P형 MOSFET의 드레인영역, (21)은 N형의 얕은 웰영역에 접촉하기 위한 N+확산층, (22)는 P형의 얕은 웰영역에 접촉하기 위한 P+확산층, (23)은 게이트 절연막, (24)는 게이트 전극, (25)는 P형의 기판 바이어스 가변 트랜지스터, (26)은 N형의 기판 바이어스 가변 트랜지스터, (27)은 N형의 DTMOS,(28)은 P형의 DTMOS, (29)는 P형의 기판 바이어스 가변 트랜지스터로의 웰 바이어스 입력단자, (30)은 N형의 기판 바이어스 가변 트랜지스터로의 웰 바이어스 입력단자, (31)은 P형의 깊은 웰영역의 고정 바이어스 입력단자를 각각 나타내고 있다. 또한, 도시되지 않았지만, N형의 DTMOS(27)에서는 게이트 전극(24)과 P형의 얕은 웰영역(15)이, P형의 DTMOS(28)에서는 게이트 전극(24)과 N형의 얕은 웰영역(14)이, 각각 전기적으로 단락되어 있다.
상기 DTMOS(27,28)에서는, 얕은 웰영역(14,15)의 전위가 게이트 전극(24)의 전위에 따라 변동한다. 얕은 웰영역(14,15)의 전위의 변동이 다른 소자의 얕은 웰영역에 영향을 주는 것을 방지하기 때문에, 얕은 웰영역(14,15) 하부에는, 얕은 웰영역(14,15)과 반대 도전형의 깊은 웰영역(13,12)을 형성한다. 또한, 소자분리영역(16)을, 서로 인접한 소자의 얕은 웰영역(14,15)을 전기적으로 분리할 만한 깊이로 형성한다. 이로써, 얕은 웰영역(14,15)은, 인접한 소자가 얕은 웰영역(14,15)과 전기적으로 분리된다. 한편, 하나의 회로 블록 내에 있는 기판 바이어스 가변 트랜지스터(25,26)의 얕은 웰영역(14,15)은 공통이 아니면 안된다. 그 때문에, 도10에서, N형 기판 바이어스 가변 트랜지스터(26)의 P형의 얕은 웰영역(15)의 하부에는 P형의 깊은 웰영역(13)이 형성되어 있고, 이 P형의 깊은 웰영역(13)은 P형의 얕은 웰영역(15)과 일체로 되어 공통의 웰영역을 구성하고 있다. 이 P형의 공통 웰영역에는 N형의 기판 바이어스 가변 트랜지스터(26)로의 웰 바이어스 입력(30)을 통해 액티브 시와 스탠바이 시에 다른 전위가 부여된다. 다른 회로의 블록 또는 DTMOS부의 소자에 영향을 주지 않기 때문에, 기판에 더욱 깊게 N형의 깊은 웰영역(12)을 형성하고 있다. 이로써, P형의 깊은 웰영역(13)을 전기적으로 분리하고 있다.
도10에서, P형 기판 바이어스 가변 트랜지스터(25)의 N형의 얕은 웰영역(14)의 하부에는 N형의 깊은 웰영역(12)이 형성되어 있고, 이 N형의 깊은 웰영역(12)은 N형의 얕은 웰영역(14)과 일체로 되어 공통 웰영역을 구성하고 있다. 이 N형의 공통 웰영역에는 P형의 기판 바이어스 가변 트랜지스터(25)로의 웰 바이어스를 부여하는 입력단자(29)를 통해 액티브 시와 스탠바이 시에 다른 전위가 부여된다.
도11 및 도12는, 상기 종래 기술의 반도체 장치의, 깊은 웰영역의 형성 순서를 나타낸다. 도11에 나타낸 바와 같이, 포토레지스트(33)를 마스크로 하여, P형의 깊은 웰영역(13)을 형성하기 위한 불순물 주입을 행하고, 다음에, 더욱 더 깊게 N형의 깊은 웰영역(12a)을 형성하기 위한 불순물 주입을 행한다. 다음에, 도12에 나타낸 바와 같이, 포토레지스트(34)를 마스크로 하여, N형의 깊은 웰영역(12b)을 형성하기 위한 불순물 주입을 행한다. 이 때, N형의 깊은 웰영역(12b)의 깊이는, P형의 깊은 웰영역(13)의 깊이와 같은 정도로 한다. 이상의 공정으로, N형의 깊은 웰영역(12a,12b)은 일체화되고, P형의 깊은 웰영역(13)은 전기적으로 분리된다.
이로써, 기판 바이어스 가변 트랜지스터(25,26)와 DTMOS(27,28)를 동일 기판(11)위에 형성하고, 각각의 장점을 살린 회로를 실현하는 것이 가능하다.
도10에 나타낸 DTMOS(27,28)와 기판 바이어스 가변 트랜지스터(25,26)를 조합한 종래의 반도체 장치에서는, P형의 깊은 웰영역(13)은 전기적으로 분리할 수 있지만, N형의 깊은 웰영역(12)은 1매의 기판(11)내에서 공통으로 되어 있다. 따라서, 동일 기판(11)내에 N형의 기판 바이어스 가변 트랜지스터(26,26,·‥·)의 회로 블록을 복수 개 형성할 수 있지만, P형의 기판 바이어스 가변 트랜지스터(25,25,‥‥)의 회로 블록을 복수 개 형성할 수 없다. 그 때문에, 복수의 회로 블록을, 액티브 상태의 회로블록과 스탠바이 상태의 회로 블록으로 적절하게 나눌 수 없다. 예컨대, P형의 기판 바이어스 가변 트랜지스터(25,25,‥‥)의 일부만 액티브 상태로 할 필요가 있는 경우에도, P형의 기판 바이어스 가변 트랜지스터(25,25··‥)의 전체가 액티브 상태로 되어 버려서, 리크 전류가 증가한다. 이 때문에, 소비전력이 증가하게 된다.
본 발명은, 반도체 장치 및 휴대 전자 기기에 관한 것이다. 더 구체적으로, 동적 문턱치 트랜지스터 및 기판 바이어스 가변 트랜지스터를 이용한 반도체 장치와, 상기 반도체 장치를 이용한 휴대 전자 기기에 관한 것이다.
도1은 본 발명의 실시예1의 반도체 장치를 나타내는 단면도이다.
도2는 본 발명의 실시예2의 반도체장치를 나타내는 단면도이다.
도3은 본 발명의 실시예3의 반도체 장치를 가리키는 단면도이다.
도4는 본 발명의 실시예4의 반도체 장치를 나타내는 단면도이다.
도5는 본 발명의 실시예4의 반도체장치를 나타내는 단면도이다.
도6은 본 발명의 실시예4의 반도체장치를 개략적으로 나타내는 평면도이다.
도7은 상기 실시예4의 반도체장치의 깊은 웰영역을 형성하는 방법을 나타내는 도면이다.
도8은 상기 실시예4의 반도체장치의 깊은 웰영역을 형성하는 방법을 나타내는 도면이다.
도9는 본 발명의 휴대 전자 기기를 나타내는 블록도이다.
도10은 종래의 반도체 장치의 단면도이다.
도11은 상기 종래의 반도체 장치의 깊은 웰영역을 형성하는 방법을 나타내는 도면이다.
도12는 상기 종래의 반도체장치의 깊은 웰영역을 형성하는 방법을 나타내는 도면이다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것이고, 그 목적은, DTMOS 및 기판 바이어스 가변 트랜지스터를 이용한 반도체 장치 및 휴대 전자 기기를 저소비전력화 하는 것이다.
본 발명의 반도체 장치는,
제1 도전형의 반도체 기판,
상기 반도체 기판내에 형성된 복수 개의 제2 도전형의 깊은 웰영역,
상기 제2 도전형의 깊은 웰영역내에 형성된 제1 도전형의 깊은 웰영역,
상기 제1 도전형의 깊은 웰영역위에 형성된 제1의 제1 도전형의 얕은 웰영역,
상기 제1 도전형의 깊은 웰영역위에 형성된 제1의 제2 도전형의 얕은 웰영역,
상기 제2 도전형의 깊은 웰영역위에 형성된 제2의 제1 도전형의 얕은 웰영역,
상기 제2 도전형의 깊은 웰영역위에 형성된 제2의 제2 도전형의 얕은 웰영역,
소자분리영역,
상기 제1의 제1 도전형의 얕은 웰영역위에 형성된 제2 도전형의 전계 효과 트랜지스터,
상기 제1의 제1 도전형의 얕은 웰영역위에 형성되어, 상기 제2 도전형의 전계 효과 트랜지스터의 기판 바이어스를 변화시키기 위한 입력단자,
상기 제2의 제2 도전형의 얕은 웰영역위에 형성된 제1 도전형의 전계 효과 트랜지스터,
상기 제2의 제2 도전형의 얕은 웰영역위에 형성되어, 상기 제1 도전형의 전계 효과 트랜지스터의 기판 바이어스를 변화시키기 위한 입력단자,
상기 제2의 제1 도전형의 얕은 웰영역위에 형성되고, 게이트 전극과 상기 제2의 제1 도전형의 얕은 웰영역이 전기적으로 접속된 제2 도전형의 동적 문턱치 트랜지스터, 및
상기 제1의 제2 도전형의 얕은 웰영역위에 형성되고, 게이트 전극과 상기 제1의 제2 도전형의 얕은 웰영역이 전기적으로 접속된 제1 도전형의 동적 문턱치 트랜지스터를 포함하고,
상기 제2의 제1 도전형의 얕은 웰영역은, 상기 소자분리영역과 상기 제2 도전형의 깊은 웰영역에 의해, 소자 마다 전기적으로 분리되고,
상기 제1의 제2 도전형의 얕은 웰영역은, 상기 소자분리영역과 상기 제1 도전형의 깊은 웰영역에 의해, 소자 마다 분리되어 있음을 특징으로 하고 있다.
이와 같이 제2 도전형의 깊은 웰영역을 복수 개 형성함에 의해, 하나의 기판 상에, 종래와 같이 제2 도전형의 기판 바이어스 전계 효과 트랜지스터(기판 바이어스 가변 트랜지스터)의 회로 블록을 복수 개 형성할 수 있음에 더하여, 제1 도전형의 기판 바이어스 전계 효과 트랜지스터의 회로 블록을 복수 개 형성할 수 있다. 따라서, 제1 도전형의 기판 바이어스 전계 효과 트랜지스터의 회로 블록과 제2 도전형의 기판 바이어스 전계 효과 트랜지스터의 회로 블록 각각에 대해서, 액티브 상태로 해야 하는 회로 블록과 스탠바이 상태로 해야 하는 회로 블록으로 적절하게 나눌 수 있어서, 반도체 장치를 저소비전력화 할 수 있다.
본 명세서에서, 제1 도전형은, P형 또는 N형을 의미한다. 또한, 제2 도전형이란, 제1 도전형이 P형인 경우는 N형, N형인 경우는 P형을 의미한다.
일 실시예에서, 상기 복수 개의 제2 도전형의 깊은 웰영역은, 상기 제1 도전형의 반도체 기판에 의해 전기적으로 분리되어 있다.
상기 실시예에서, 복수 개의 제2 도전형의 깊은 웰영역은, 제1 도전형의 반도체 기판에 의해 전기적으로 분리되기 때문에, 복수 개의 제2 도전형의 깊은 웰영역은 간단하고 저렴하게 전기적으로 분리된다.
일 실시예에서, 상기 복수 개의 제2 도전형의 깊은 웰영역 사이에는,제1 도전형의 불순물 영역이 형성되고, 상기 복수 개의 제2 도전형의 깊은 웰영역은, 상기 제1 도전형의 반도체 기판 및 상기 제1 도전형의 불순물 영역에 의해 전기적으로 분리된다.
상기 실시예에서는, 상기 복수 개의 제2 도전형의 깊은 웰영역 사이에, 제1 도전형의 불순물 영역이 존재하기 때문에, 상기 복수의 제2 도전형의 깊은 웰영역의 펀치 스루가 억제된다. 따라서, 상기 복수의 제2 도전형의 깊은 웰영역 사이의 마진이 작아지게 되어 집적도를 향상시킬 수 있다.
일 실시예에서, 상기 복수 개의 제2 도전형의 깊은 웰영역 사이에는, 소자분리영역이 형성되고, 상기 복수 개의 제2 도전형의 깊은 웰영역은, 상기 제1 도전형의 반도체 기판 및 상기 소자분리영역에 의해 전기적으로 분리되어 있다.
상기 실시예에서는, 상기 복수 개의 제2 도전형의 깊은 웰영역 사이에 소자분리영역이 존재하기 때문에, 웰영역(및 실리콘 기판)과, 게이트 배선이나 금속 배선과의 기생 용량을 감소시킬 수 있다.
일 실시예에서, 상기 복수 개의 제2 도전형의 깊은 웰영역 사이에는,제1 도전형의 불순물 영역 및 소자분리영역이 형성되고, 상기 복수 개의 제2 도전형의 깊은 웰영역은, 상기 제1 도전형의 반도체 기판, 상기 제1 도전형의 불순물 영역 및 소자분리영역에 의해 전기적으로 분리되어 있다.
상기 실시예에 의하면, 상기 복수의 제2 도전형의 깊은 웰영역 사이에, 제1 도전형의 불순물 영역 및 소자분리영역이 존재하기 때문에, 상기 제2 도전형의 깊은 웰영역 사이의 마진이 작아질 수 있고, 또한 웰영역(및 실리콘 기판)과, 게이트 배선이나 금속 배선과의 기생 용량을 감소시킬 수 있다.
일 실시예에서, 상기 복수 개의 제2 도전형의 깊은 웰영역은, 상기 제1 도전형의 전계 효과 트랜지스터와 상기 제2 도전형의 전계 효과 트랜지스터 사이, 상기 제1 도전형의 전계 효과 트랜지스터와 상기 제1 도전형의 동적 문턱치 트랜지스터 사이, 또는 상기 제1 도전형의 전계 효과 트랜지스터와 상기 제2 도전형의 동적 문턱치 트랜지스터 사이에서 분리되어 있다.
상기 실시예에 의하면, 제1 도전형의 전계 효과 트랜지스터(기판 바이어스 가변 트랜지스터)로 이루어지는 회로 블록에서의 제2 도전형의 깊은 웰영역과, 다른 소자부(제2 도전형의 기판 바이어스 가변 트랜지스터로 이루어지는 회로 블록, 제1 도전형의 동적 문턱치 트랜지스터, 및 제2 도전형의 동적 문턱치 트랜지스터)에서의 제2 도전형의 깊은 웰영역 사이에서, 복수 개의 제2 도전형의 깊은 웰영역은, 전기적으로 분리된다.
따라서, 하나의 기판 상에, 제1 도전형의 기판 바이어스 가변 트랜지스터의 회로 블록과 제2 도전형의 기판 바이어스 가변 트랜지스터의 회로 블록을, 각각 복수 형성할 수 있음으로써, 제2 도전형의 깊은 웰영역과 다른 웰영역과의 접합 용량을 작게 할 수 있다. 또한, 래치업 현상을 억제할 수 있다.
일 실시예에서, 상기 소자분리영역 중, 한편에 있는 얕은 웰영역의 도전형과 다른 편에 있는 얕은 웰영역의 도전형이 다른 소자분리영역, 또는한편에 있는 깊은 웰영역의 도전형과 다른 편에 있는 깊은 웰영역의 도전형이 다른 동시에, 양측의 상기 깊은 웰영역에 접하는 소자분리영역의 폭을 A로 하고, 한편에 있는 얕은 웰영역의 도전형과 다른 편에 있는 얕은 웰영역의 도전형이 동일하고, 또한 한편에 있는 깊은 웰영역의 도전형과 다른 편에 있는 깊은 웰영역의 도전형이 동일함과 동시에, 양측의 상기 깊은 웰영역에 접하는 소자분리영역의 폭을 B라 할 때, A>B이다.
상기 실시예에 의하면, 웰영역 사이의 펀치 스루와, 불순물의 확산에 의한 소자의 문턱치 시프트를 억제할 수 있다.
일 실시예에서, 상기 소자분리영역 중, 한편에 있는 얕은 웰영역의 도전형과 다른 편에 있는 얕은 웰영역의 도전형이 다른 소자분리영역, 또는, 한편에 있는 깊은 웰영역의 도전형과 다른 편에 있는 깊은 웰영역의 도전형이 다른 동시에, 양측의 상기 깊은 웰영역에 접하는 소자분리영역의 폭을 A라 할 때, 0.18μm<A<0.7μm이다.
상기 실시예에 의하면, 웰영역 사이의 펀치 스루와, 불순물의 확산에 의한 소자의 문턱치 시프트를 억제할 수 있다.
일 실시예에서, 상기 소자분리영역은 STI(Shallow Trench Isolation)로 된다.
상기 실시예에 의하면, 상기 소자분리영역이 STI로 이루어지기 때문에, 여러 가지 폭의 소자분리영역을 용이하게 형성할 수 있고, 나아가서는, 반도체 장치를 간단하고 저렴하게 제조할 수 있다.
일 실시예에서, 상기 제1 도전형의 동적 문턱치 트랜지스터와 상기 제2 도전형의 동적 문턱치 트랜지스터, 또는 상기 제1 도전형의 전계 효과 트랜지스터와 상기 제2 도전형의 전계 효과 트랜지스터, 또는 상기 제1 도전형의 동적 문턱치 트랜지스터와 상기 제2 도전형의 전계 효과 트랜지스터, 또는 상기 제1 도전형의 전계효과 트랜지스터와 상기 제2 도전형의 동적 문턱치 트랜지스터로 상보형 회로를 구성하고 있다.
상기 실시예에 의하면, 상보형 회로를 구성하고 있기 때문에, 한층 더 소비전력을 감소시킬 수 있다.
일 실시예에서, 휴대 전자 기기는, 상기 반도체 장치를 구비하고 있다.
상기 휴대 전자 기기는, 상기 반도체 장치를 구비하기 때문에, LSI(대규모 집적회로)부 등의 소비 전력이 대폭적으로 감소되어, 전지 수명을 대폭적으로 연장할 수 있다.
이하, 본 발명을 도시된 실시예에 의해 상세하게 설명한다.
본 발명에 사용하는 반도체 기판은, 특히 한정되지 않지만, 실리콘 기판이 바람직하다. 또한, 반도체 기판은, P형 또는 N형 도전형을 가질 수 있다. 이하의 실시예에서는, P형의 반도체 기판을 사용한 경우를 나타내고 있다. N형의 반도체 기판을 사용한 경우는, 이하의 주입 불순물을 전부 반대 도전형으로 하면, 동일한 기능의 반도체 장치를 형성할 수 있다.
(실시예1)
본 발명의 실시예1을, 도1을 참조하여 설명한다. 도1은, 본 발명의 실시예1의 반도체 장치의 단면도이다. 도1에서는, 게이트 절연막, 게이트 전극, 소스영역, 드레인영역, 층간절연막, 상부 금속 배선은 생략하고 있다. 또한, 도1에서는 구조가 생략되어 있지만, 참조 부호(25,26)는 도10에 나타내는 종래 예와 동일 구조를 갖는 기판 바이어스 가변 트랜지스터를 나타내고, 참조 부호(27,28)는 도10에 나타내는 종래 예와 동일한 구조를 갖는 DTMOS를 나타낸다. 또한, 도1에 있어서, 도10에 나타낸 종래 예의 구성부와 동일한 구성부는, 도10에서의 구성부와 동일한 참조부호를 병기하고 그에 대한 설명을 생략한다.
도1의 반도체 장치에서는, 도10에 나타내는 종래 예의 반도체 장치에서의 N형의 깊은 웰영역(12)이, 웰불순물이 주입 되어 있지 않은 영역(P형 반도체 기판(11)의 부분)에서 전기적으로 분단되어 있다. 웰불순물이 주입 되어 있지 않은 영역은, 웰불순물 주입 시에, 포토레지스트로 마스크하면 된다.
다음, 도1에 나타내는 반도체 장치의 형성 순서를 설명한다. 상기한 반도체 기판(11)위에, 소자분리영역(16)을 형성한다. 소자분리영역(16)은, 예컨대 STI법을 이용하여 형성할 수 있다. 그러나, 소자분리영역(16)의 형성 방법은 STI법 뿐만 아니라, 소자분리영역(16)이 얕은 웰영역을 전기적으로 분리하는 기능을 가지면 된다. 예컨대, 소자분리영역에 매립된 물질은, 실리콘산화막, 실리콘질화막 외에, 폴리실리콘 또는 아모르퍼스실리콘 등의 도전성 물질이라도 된다. 단, 폴리실리콘 또는 아모르퍼스실리콘 등의 도전성 물질을 매립한 경우는, 소자분리영역(16)의 측벽을 먼저 산화시키는 등에 의해, 소자분리영역의 절연성를 확보해 놓을 필요가 있다.
상기 소자분리영역(16)의 깊이는, 서로 인접한 소자의 얕은 웰영역을 전기적으로 분리하고, 또한 깊은 웰영역은 전기적으로 분리하지 않도록 설정된다. 소자분리영역(16)의 깊이는, 예컨대, 0.2∼2μm로 하는 것이 바람직하다.
다음에, 상기 반도체 기판(11)에는, 복수개의 N형의 깊은 웰영역(12,12)이 형성된다. 종래 예의 순서와 다른 것은, N형의 깊은 웰영역(12,12)을 분단하고 싶은 장소에서는, 포토레지스트로 불순물 주입이 되지 않도록 마스크하게 되는 점이다. 불순물 주입 조건은, 후술하는 실시예4에 기재된 것과 동일하다.
또한, 상기 N형의 깊은 웰영역(12,12)은 반도체 기판(P형의 도전형을 가짐)(11)에 의해 전기적으로 분리되어 있지만, 반도체 기판(11)의 불순물 농도는 묽게(1015cm-3정도)되어 있음으로써, N형의 깊은 웰영역(12,12) 사이에서의 펀치스루를 방지하기 위해서는 충분한 분리폭을 갖게 할 필요가 있다.
다음, 상기 N형의 깊은 웰영역(12,12)의 각각의 위에 P형의 깊은 웰영역(13,13)이 형성된다. 불순물 주입 조건은, 후술하는 실시예4에 기재된 바와 동일함이 바람직하다. 각각 1개의 N형의 깊은 웰영역(12) 위의 2개의 P형의 깊은 웰영역(13,13)은, N형의 깊은 웰영역(12)의 얕은 부분에 의해 전기적으로 분단되어 있다. 또한, P형의 깊은 웰영역(13)위에 제1의 N형의 얕은 웰영역(14)이 형성됨과 동시에, N형의 깊은 웰영역(12)위에 제2의 N형의 얕은 웰영역(14)이 형성된다. N형을 부여하는 불순물 이온으로는31P+가 있다. 예컨대, 불순물 이온으로서31P+를 사용한 경우, 주입 에너지로서 130∼900KeV, 주입량으로서 5×1011∼1×1014cm-2의 조건으로 형성할 수 있다.
다음, 상기 P형의 깊은 웰영역(13)위에 제1의 P형의 얕은 웰영역(15)이 형성되는 동시에, N형의 깊은 웰영역(12)위에 제2의 P형의 얕은 웰영역(15)이 형성된다. P형을 부여하는 불순물 이온으로는11B+가 권장된다. 예컨대, 불순물 이온으로서11B+이온을 사용한 경우, 주입 에너지로서 60∼500KeV, 주입량으로서5×1011∼1×1014cm-2의 조건으로 형성할 수 있다.
웰영역을 형성하기 위한 불순물 주입 순번은 상기한 것으로 한정되는 것은 아니고, 순번을 교체해도 된다.
또한, 상기 얕은 웰영역(14,15)과 깊은 웰영역(12,13)의 접합 깊이,및 N형의 깊은 웰영역(12)과 P형의 깊은 웰영역(13)의 접합 깊이는, 상기 얕은 웰영역(14,15)의 주입 조건, 깊은 웰영역(12,13)의 주입 조건 및 이것 보다 후에 행해지는 열공정에 의해 결정된다. 상기 소자분리영역(16)의 깊이는, 인접한 소자의 얕은 웰영역(14,15)이 전기적으로 분리되고, 또한 깊은 웰영역(12,13)은 전기적으로 분리되지 않도록 설정된다.
또한, 상기 얕은 웰영역(14,15)의 저항을 감소시키기 위해, 얕은 웰영역(14,15)의 불순물 이온과 같은 도전형의 고농도 매립 영역을 얕은 웰영역(14,15)중에 형성해도 된다. 얕은 웰영역(14,15)의 저항이 감소하면, 게이트전극으로의 입력이 급속히 얕은 웰영역(14,15)으로 전파하고, 기판 바이어스 효과를 충분히 얻을 수 있으며, DTMOS(27,28)의 동작의 고속화가 실현된다. 고농도 매립 영역은, 예컨대, P형의 얕은 웰중에 형성하는 경우는,불순물이온으로서11B+, 주입 에너지로서 100∼400KeV, 주입량으로서 1×1012∼1×1014cm-2의 조건으로, 또는 N형의 얕은 웰중에 형성하는 경우는, 불순물 이온으로서31P+, 주입 에너지로서 240∼750KeV, 주입량으로서 1×1012∼1×1014cm-2의 조건으로, 각각 형성할 수 있다.
또한, 기판 표면 영역에서 불순물 농도가 너무 묽어짐을 방지하기 위해, 얕은 웰영역(14,15)의 불순물 이온과 같은 도전형의 불순물 이온을, 얕은 웰영역(14,15)내에 펀치 스루 스토퍼(through stopper) 주입하여도 된다. 펀치 스루 스토퍼 주입은, 예컨대, P형의 얕은 웰영역(15)중에 형성하는 경우는, 불순물 이온으로서11B+, 주입 에너지로서 1O∼60KeV, 주입량으로서 5×1011∼1×1013cm-2의 조건으로, 또는 N형의 얕은 웰영역(14)중에 형성하는 경우는, 불순물 이온으로서31P+, 주입 에너지로서 30∼150KeV, 주입량으로서 5×1011∼1×1013cm-2의 조건으로, 각각 행할 수 있다.
다음, 도시되지 않았지만, 게이트 절연막과 게이트전극(도10에 나타내는 종래 예의 게이트절연막(23)과 게이트전극(24) 참조)이 이 순서로 형성된다.
상기 게이트 절연막으로서는, 절연성을 가지는 한 그 재질은 특히 한정되지 않는다. 이 실시예1과 같이, 실리콘 기판(11)을 사용한 경우는, 게이트 절연막으로서, 실리콘 산화막, 실리콘 질화막 또는 그들의 적층체를 사용하는 것이 가능하다. 또한, 산화 알루미늄막, 산화 티탄막, 산화 탄탈막 등의 고유전막 또는 그들의 적층체를 사용할 수도 있다. 게이트 절연막으로서 실리콘 산화막을 사용한 경우, 게이트 절연막은 1∼10nm의 두께를 가지는 것이 바람직하다. 게이트 절연막은, CVD(화학적 기상성장)법, 스퍼터법, 열산화법 등의 방법으로 형성할 수 있다.
다음, 상기 게이트 전극으로는, 도전성을 갖는 한 그의 재질은 특히 한정되지 않는다. 여기에서, 실리콘 기판을 사용한 경우는, 폴리실리콘, 단결정 실리콘등의 실리콘막이 권장된다. 또한, 상기한 것 이외에도, 알루미늄, 동 등의 금속막이 권장된다. 게이트 전극은, 0.1∼0.4μm의 두께를 가지는 것이 바람직하다. 게이트 전극은, CVD법, 증착법 등의 방법으로 형성할 수 있다.
또한, 게이트 전극의 측벽에, 사이드월 스페이서를 형성할 수 있다. 상기 사이드월 스페이서의 재질은 절연막인 한에는 특히 한정되지 않지만, 산화 실리콘, 질화 실리콘 등이 권장된다.
다음, 도시되지 않았지만, DTMOS로 되어야 할 부분에, 게이트―기판 접속 영역을 형성한다. 소스영역, 드레인영역 및 채널영역 이외의 영역에 있어서, 게이트 전극과 얕은 웰영역을 전기적으로 접속하는 게이트―기판 접속 영역을 형성하기 위해, 게이트 전극 및 게이트 산화막의 일부를 기초 기판이 노출될 때까지 에칭한다. 이 노출된 영역에는, 불순물 농도가 진한 영역(NMOS의 경우는 P형의 불순물이 진한 영역, PMOS의 경우는 N형의 불순물이 진한 영역)이 형성된다. 후에 행하는 실리사이드화 공정에 의해, 게이트―기판 접속 영역에 있어서, 게이트전극과 얕은 웰영역이 전기적으로 접속된다.
다음, 상기 얕은 웰영역(14,15)의 표면층에는, 도시되지 않았지만, 얕은 웰영역(14,15)의 도전형과 반대 도전형의 소스영역 및 드레인영역이 형성된다.
상기 소스영역 및 드레인영역의 형성 방법은, 예컨대, 게이트 전극을 마스크로 하여 얕은 웰영역과 반대 도전형의 불순물 이온을 주입함에 의해 자기정합적으로 형성할 수 있다. 상기 소스영역 및 드레인영역은, 예컨대,불순물 이온으로서75As+이온을 사용한 경우, 주입 에너지로서 3∼100KeV, 주입량으로서1×1015∼1×1016cm-2의 조건, 또한 불순물 이온으로서11B+이온을 사용한 경우, 주입 에너지로서 1∼20KeV, 주입량으로서 1×1015∼1×1016cm-2의 조건으로 형성할 수 있다. 또한, 게이트 전극의 아래의 얕은 웰영역의 표면층은 채널영역으로서 작용한다.
또한, 상기 소스영역 및 드레인영역은, 게이트 전극측으로 LDD(Lightly Doped Drain) 영역을 구비하고 있어도 된다. LDD영역의 형성 방법은, 예컨대, 게이트전극을 마스크로 하여 얕은 웰영역과 반대 도전형의 불순물 이온을 주입함에 의해 자기정합적으로 형성할 수 있다. 이 경우, 소스영역 및 드레인영역은, LDD영역을 형성한 후, 게이트 전극의 측벽에 사이드월 스페이서를 형성하고, 게이트 전극과 사이드월 스페이서를 마스크로 하여 이온 주입함에 의해 자기정합적으로 형성할 수 있다. LDD영역을 형성하기 위한 불순물 이온의 주입은, 예컨대 불순물 이온으로서76As+이온을 사용하는 경우, 주입 에너지로서 3∼100KeV, 주입량으로서 5×1013∼1×1016cm-2의 조건, 또는 불순물 이온으로서11B+이온을 사용한 경우, 주입 에너지로서 1∼20KeV, 주입량으로서 1×1013∼5×1014cm-2의 조건으로 형성할 수 있다.
또한, 상기 소스영역, 드레인영역 및 LDD영역 형성용의 불순물이온으로서 상기11B+이온이나75As+이온 이외에도,31P+이온,122Sb+이온,115In+이온,49BF2 +이온 등도사용할 수 있다.
그런데, 상기 소스영역, 드레인영역 및 게이트 전극은, 각각의 저항을 감소시키고, 각각 접속하는 배선과의 도전성을 향상시키기 때문에, 그 표면층이 실리사이드화 된다. 이 실리사이드화에 의해 게이트-기판 접속영역에서 게이트 전극과 얕은 웰영역이 전기적으로 접속된다. 실리사이드로서는, 텅스텐 실리사이드, 티탄 실리사이드 등이 권장된다.
또한, 상기 소스영역 및 드레인영역은 적층형으로 될 수 있다(일본 공개 특허 공보 제2000-82815호 참조). 이 경우는, 소스영역 및 드레인영역의 면적을 작게할 수 있고, 고집적화가 가능하게 된다.
그 후, 불순물의 활성화 어닐링을 행한다. 활성화 어닐링은, 불순물이 충분하게 활성화되고, 또한 불순물이 과도하게 확산하지 않도록 하는 조건에서 행한다. 예컨대, N형의 불순물이75As+이고 P형의 불순물이11B+인 경우는,75As+를 주입한 후에 800∼1000℃로 10∼100분 정도 어닐링하고, 그 후11B+를 주입하고 나서 800∼1000℃로 10∼100초 어닐링할 수 있다. 또한, 얕은 웰영역, 및 깊은 웰영역의 불순물 프로파일을 완만하게 하기 위해, 소스영역 및 드레인영역의 불순물을 주입하기 전에 별도로 어닐링을 행할 수 있다.
그 후, 공지의 방법에 의해 배선 등을 형성함에 의해 반도체 장치를 형성할 수 있다.
또한, 상기에서는 설명의 편의상, 기판 바이어스 가변 트랜지스터(25,26)와DTMOS(27,28)만을 형성하고 있지만, 통상의 MOSFET가 혼재하더라도 좋다. 또는, DTMOS와 통상의 MOSFET만이라도 좋다. 이 경우는, 통상의 MOSFET로 해야 하는 소자에 있어서는 얕은 웰영역의 전위를 고정시키면 된다.
본 실시예1의 반도체 장치에서는, 하나의 기판(11)위에 N형의 기판 바이어스 가변 트랜지스터(26,26,‥‥)의 회로 블록을 복수 개 형성하는 것이 가능할 뿐만 아니라, P형의 기판 바이어스 가변 트랜지스터(25,25,‥‥)의 회로 블록도 복수 개 형성할 수 있다. 따라서, N형과 P형의 각각의 회로 블록에 대해서, 액티브 상태로 해야 하는 회로 블록과 스탠바이 상태로 해야 하는 회로 블록을 적절하게 나눌 수 있어서, 반도체 장치를 저소비전력화 할 수 있다.
상기 실시예1에서는, P형의 반도체 기판(11)을 사용했지만, N형의 반도체 기판을 사용하여, 각 웰영역의 도전형을 상기한 바와 반대로 하여도,완전 동일한 작용, 효과가 얻어진다.
(실시예2)
본 발명의 실시예2를, 도2를 참조하여 설명한다. 도2는, 본 발명의 실시예2의 반도체 장치의 단면도이다. 이 도2에서는, 게이트 절연막, 게이트전극, 소스영역, 드레인영역, 층간절연막, 상부 금속 배선은 생략하고 있다. 또한, 도2에 있어서, 도1에 나타낸 구성부와 동일한 구성부는, 도1에서의 구성부와 동일 참조 부호를 병기하고, 그에 대한 설명을 생략한다.
본 실시예2의 반도체 장치가, 실시예1의 반도체 장치와 다른 점은, N형의 깊은 웰영역(12,12)을 분단하는 개소에, P형의 불순물 영역(35)을 설치하는 점이다.이 P형의 불순물 영역(35)의 불순물 농도는, P형의 기판(11)의 불순물 농도보다 진하게 됨으로써, N형의 깊은 웰영역(12,12) 사이의 펀치 스루를 효과적으로 억제할 수 있다. 따라서, N형의 깊은 웰영역(12,12) 사이를 전기적으로 분리하기 위한 마진을 작게 할 수 있다.
다음, 도2에 나타내는 반도체 장치의 형성 순서를 설명한다. 본 실시예2의 반도체장치를 형성하는 순서가, 실시예1의 반도체 장치를 형성하는 순서와 다른 점은, P형의 불순물 영역(35)을 형성하기 위한 공정이 추가되어 있다는 점이다.
상기 P형의 불순물 영역(35)은, N형의 깊은 웰영역(12,12)을 분리하기 위한 것이므로, N형의 깊은 웰영역(12)과 같은 정도의 깊이를 가진 것이 바람직하다. 그러기 위해서는, P형의 불순물 영역(35)을 형성하기 위한 포토마스크를 1매 증가시키는 것이 바람직하다.
상기 P형의 불순물 영역(35)을 형성하기 위한 불순물 주입은, 예컨대 불순물 이온으로서11B+이온을 사용한 경우, 주입 에너지로서 100∼1500KeV, 주입량으로서 5×1011∼1×1014cm-2의 조건으로 형성할 수 있다.
또한, P형의 불순물 영역(35)을 형성할 때, 기판 표면에 가까운 영역에 충분한 불순물 농도를 얻기 위해서, 상기 불순물 주입에 이어 얕은 불순물 주입도 행하는(2단 주입으로 된다) 것이 바람직하다. 상기, 얕은 웰주입은, 예컨대 불순물 이온으로서11B+이온을 사용한 경우, 주입 에너지로서 60∼500KeV, 주입량으로서5×1011∼1×1014cm-2의 조건으로 형성할 수 있다. 또한, P형의 얕은 웰영역(15)의 불순물 주입 공정이, 상기 얕은 불순물 주입을 겸하게 될 수 있다. 그 경우, 불순물 주입 공정을 1공정 줄일 수 있다.
P형의 불순물 영역(35)이 형성됨에 의해, N형의 깊은 웰영역(12,12) 사이의 펀치 스루가 억제된다. 따라서, 실시예1의 반도체 장치에 비해, N형의 깊은 웰영역(12,12) 사이의 마진이 감소되어, 집적도를 향상시킬 수 있다.
(실시예3)
본 발명의 실시예3을 도3을 참조하여 설명한다. 도3은, 본 발명의 제3 형태인 반도체 장치의 단면도이다. 도3에서는, 게이트 절연막, 게이트 전극, 소스영역, 드레인영역, 층간절연막, 상부 금속 배선은 생략하고 있다. 또한, 도3에서, 도2에 나타낸 구성부와 동일한 구성부는, 도2에서의 구성부와 동일한 참조 부호를 병기하고, 그에 대한 상세한 설명을 생략한다.
본 실시예3의 반도체 장치가, 실시예2의 반도체 장치와 다른 점은, 다음과 같다.
먼저, N형의 깊은 웰영역(12,12)을 분리하는 동시에, 펀치 스루를 방지하기 위한 P형의 불순물 영역(35)을 형성하는 개소에, 상기 소자분리영역(16)의 폭보다 넓은 폭을 가지는 소자분리영역(161)을 제공한다. 이로써, 웰영역(실리콘 기판)과, 게이트 배선이나 금속 배선과의 기생 용량을 감소시킬 수 있다. 또한, 실시예2의 반도체 장치에 있어서, P형의 불순물 영역(35)을 형성할 때 행하는 얕은 불순물 주입이 불필요하게 되고, 1회의 불순물 주입으로 족하다.
두 번째로, P형의 불순물영역(35)을 형성하는 장소 이외의 장소에서도, 넓은 소자분리영역(162)을 제공하고 있다. 이 소자분리영역(162)의 폭은, 다음과 같이 설정된다. 상기 소자분리영역(162)의 양측에서 깊은 웰영역(12,13)의 도전형이 상이한 경우, 예컨대 N형 DTMOS(27)와 N형 기판 바이어스 가변 트랜지스터(26)의 경계에서는, N형 DTMOS(27) 측의 깊은 웰영역(12)이 N형으로, N형 기판 바이어스 가변 트랜지스터(26) 측의 깊은 웰영역(13,12)이 P형/N형의 적층 구조로 된다. 여기에서는, P형/N형 적층 구조의 깊은 측인 N형의 깊은 웰영역(12)은 소자 분리라는 관점에서는 영향을 주고 있지 않기 때문에, 소자 분리 영역(162)의 양측에서 깊은 웰영역(12,13)의 도전형이 반대라고도 할 수 있다. 이 경우, N형 DTMOS(27)의 P형의 얕은 웰영역(15)과, N형 기판 바이어스 가변 트랜지스터(26)의 P형의 깊은 웰영역(13) 사이의 펀치 스루가 문제로 된다. 또한, N형 DTMOS(27)의 N형의 깊은 웰영역(12)에 있는 불순물이 확산하고, N형 기판 바이어스 가변 트랜지스터(26)의 문턱치가 변화할 가능성이 있다. 다른 예로서는, N형 DTMOS(27)와 P형 DTMOS(28)의 경계를 들 수 있고, 동일한 문제가 발생된다. 이 경우, 경계에 있는 소자분리영역(162)의 양측에서는, 얕은 웰영역(15,14)의 도전형이 서로 반대이고, 또한 깊은 웰영역(12,13)의 도전형도 서로 반대이다. 그 외, 도시되지 않았지만, P형 DTMOS와 P형 기판 바이어스 가변 트랜지스터의 경계, P형 DTMOS와 N형 기판 바이어스 가변 트랜지스터의 경계, N형 DTMOS와 P형 기판 바이어스 가변 트랜지스터의 경계, 및 N형 기판 바이어스 가변 트랜지스터와 P형 기판 바이어스 가변 트랜지스터의 경계에 있어서도, 동일한 문제가 발생된다. 그 때문에, 소자분리영역(162)의 양측에서 얕은 웰영역(14,15)의 도전형이 반대인 경우, 소자분리영역(162)의 양측에서 깊은 웰영역(12,13)의 도전형이 반대인 경우, 및 소자분리영역(162)의 양측에서 얕은 웰영역(12,13)의 도전형이 반대이고, 또한 깊은 웰영역(12,13)의 도전형도 반대인 경우, 소자분리영역(162)의 폭은, 상기 펀치 스루 및 문턱치의 변화가 일어나지 않는 정도로 넓을 필요가 있다. 예컨대, 깊은 웰영역의 불순물 주입 레인지(飛程)를, 0.3μm정도로 극히 얕게 하여도, 불순물은 주입 시에 횡방향으로 퍼지고, 또한 그 후의 열 확산에 의해, 더욱 횡방향으로 확산한다. 상기한 주입 조건에서도, 소자분리영역의 폭이 0.18μm미만 시는, 문턱치의 변화를 억제하지 못하였다. 또한, 소자분리영역의 폭이 0.7μm이상에서는, 소자 분리에 요구되는 마진이 무시될 수 없게된다. 따라서, 상기 펀치 스루 및 문턱치의 변화가 일어나지 않기 위해서는, 소자분리영역(162)의 폭은 0.18∼0.7μm로 하는 것이 바람직하다. 한편, 소자분리영역(16)의 양측에서, 얕은 웰영역(14) 또는 (15)의 도전형이 같고, 또한 깊은 웰영역(12) 또는 (13)의 도전형도 같은 경우(얕은 웰영역과 깊은 웰영역의 도전형은 다르더라도 된다), 소자분리영역(16)의 폭이 작은 쪽이, 마진을 작게 할 수 있다. 따라서, 가공 한계의 치수에 가깝게 하는 것이 보통이다. 이 경우, 소자분리영역(16)의 폭은, 예컨대 0.05∼0.35μm로 할 수 있다.
본 실시예3의 반도체 장치에 있어서는, N형의 깊은 웰영역(12,12)을 분리하기 위한 P형의 불순물 영역(35)의 위에, 넓은 소자분리영역(161)을 제공하고 있기 때문에, 기생 용량을 감소시킬 수 있다. 따라서, 회로의 고속화, 또한 저소비전력화를 실현할 수 있다. 또한, P형의 불순물 영역(35)을 형성할 때의 불순물 주입 공정을 간략화할 수 있다. 따라서, 제조 비용을 절감할 수 있다.
(실시예4)
실시예1∼3의 반도체 장치에서는, 다음과 같은 문제가 있다.
실시예1∼3의 반도체 장치에서는, P형 기판 바이어스 가변 트랜지스터(25,25,·‥·)의 회로 블록에서의 N형의 깊은 웰영역(12)은, N형 기판 바이어스 가변 트랜지스터(26)의 회로 블록 또는 DTMOS(27,28)의 회로 블록에서의 N형의 깊은 웰영역(12)과 일체로 되어 있다. 따라서, P형의 기판 바이어스 가변 트랜지스터(25)의 회로 블록에 있어서 액티브·스탠바이 절환을 행하면, N형의 깊은 웰영역(12) 전체의 바이어스가 변화하고, 다량의 전하를 충방전하게 된다. 이 때문에, 소비전력이 증가하게 된다.
또한, 실시예1∼3의 반도체 장치에서는, P형의 기판 바이어스 가변 트랜지스터(25)를 액티브 상태로 하면(즉, N형의 깊은 웰영역(12)에 전원 전압 보다 낮은 전위를 부여하면), 래치업 현상을 유발하기 쉬운 가능성이 있다. P형 DTMOS(28)의 N형의 얕은 웰영역(14), P형의 깊은 웰영역(13), N형의 깊은 웰영역(12), 및 N형 DTMOS(27)의 P형의 얕은 웰영역(15)을 통하는 경로로 이루어지는 NPNP구조에 있어서, P형 DTMOS(28)의 N형의 얕은 웰영역(14)에 접지 전위 이하의 바이어스가 걸린 경우(언더슈트)를 고려한다. DTMOS(27,28)는 게이트 전극과 얕은 웰영역(15,14)이 전기적으로 접속된 것으로서, 게이트 전극을 통해 P형 DTMOS(28)의 N형의 얕은 웰영역(14)에 접지 전위 이하의 바이어스가 걸리게 된다. 이 때, P형 DTMOS(28)의 N형의 얕은 웰영역(14)과, P형의 깊은 웰영역(13) 사이의 접합에는 순방향 전압이걸리기 때문에, P형의 깊은 웰영역(13)에는 전자가 주입된다. P형의 깊은 웰영역(13)에 주입된 전자는, N형의 깊은 웰영역(12)에 도달하고, N형의 깊은 웰영역(12)의 전위를 하강시킨다. N형의 깊은 웰영역(12)의 전위가 하강되면, N형 DTMOS(27)의 P형의 얕은 웰영역(15)으로부터 N형의 깊은 웰영역(12)으로 홀이 주입된다. N형의 깊은 웰영역(12)에 주입된 홀은, P형의 깊은 웰영역(13)에 도달하고, P형의 깊은 웰영역(13)의 전위를 상승시킨다. P형의 깊은 웰영역(13)의 전위가 상승되면, P형 DTMOS(28)의 N형의 얕은 웰영역(14)으로부터 P형의 깊은 웰영역(13)으로의 전자 주입이 더욱 증가한다. 이상의 과정이 반복되어(정의 귀환이 걸리어), 상기 NPNP구조에 이상 전류가 흐르고, 래치업 현상이 발생한다. 여기에서, 최초부터 N형의 깊은 웰영역(12)으로 전원 전압 보다 낮은 전압이 걸리게 되면(즉, P형의 기판 바이어스 가변 트랜지스터(25)가 액티브 상태에 있으면), 보다 래치업 현상이 발생되기 쉽다. 또한, P형의 기판 바이어스 가변 트랜지스터(25)가 스탠바이 상태로 되어도(즉, N형의 깊은 웰영역(12)에 전원 전압 보다 높은 전위를 부여하여도), 래치업 현상을 유발하기 쉬운 가능성이 있다. 이 경우는, N형 DTMOS(27)의 P형의 얕은 웰영역(15)과 N형의 깊은 웰영역(12)의 접합, 및 P형의 깊은 웰영역(13)과 N형의 깊은 웰영역(12)의 접합에 큰 역바이어스가 걸린다. 그 때문에, N형 DTMOS(27)의 P형의 얕은 웰영역(15)과 P형의 깊은 웰영역(13) 사이에 펀치 스루가 발생되고, 상기 NPNP구조에서 래치업 현상이 발생되는 원인으로 된다. 또한, 래치업의 경로로서는, 상기 이외에, N형 DTMOS(27)의 드레인영역, N형 DTMOS(27)의 P형의 얕은 웰영역(15), N형의 깊은 웰영역(12) 및 P형의 깊은 웰영역(13)을 통하는경로로 이루어지는 NPNP 구조 등도 권장된다. 이와 같이, N형의 깊은 웰영역(12)의 바이어스가 크게 변화하면, 래치업 현상의 제어가 어려워진다. 이 때문에, 소자의 신뢰성이 저하하게 된다.
본 발명의 실시예4는, 이상의 문제를 해결하는 것으로서, 도4∼8을 참조하여 설명한다.
도4 및 도5는, 본 발명의 실시예4의 반도체 장치의 단면도이다. 도4 및 도5에서는, 층간절연막, 상부 금속 배선은 생략하고 있다. 도6은, 평면의 개략도이다.
먼저, 본 실시예의 반도체장치를, 도4를 참조하여 설명한다. 도4에 나타낸 반도체장치가 도1∼도3에 나타낸 반도체 장치와 다른 점은 다음과 같다. 즉, P형 기판 바이어스 가변 트랜지스터(25,25,…·)의 회로 블록에서의 N형의 깊은 웰영역(12)과, N형 기판 바이어스 가변 트랜지스터(26,26,‥‥)의 회로 블록 또는 DTMOS부(DTMOS(27,28)를 포함하는 영역)에서의 N형의 깊은 웰영역(12)이, 전기적으로 분리되어 있다는 점이다. N형의 깊은웰영역(12,12)을 분리하는 장소에는, 도4에 도시되어 있는 바와 같이, 소자분리영역(165)을 제공하고 있다. 이와 같이, N형의 깊은 웰영역(12,12)을 분리하는 장소에 소자분리영역(165)을 제공함에 의해, 소자분리영역(165)이 없는 경우에 비해, 게이트 배선이나 상부 금속 배선과의 기생 용량을 감소시킬 수 있다.
N형의 깊은 웰영역(12,12)을 분단하는 장소는, P형의 기판 바이어스 가변 트랜지스터(25)로의 웰 바이어스 입력단자(29)로부터의 입력 전위가, N형의 기판 바이어스 가변 트랜지스터(26,26,‥‥)의 회로 블록 및 DTMOS부에 미치지 않도록 하는 것이 바람직하다. 즉, N형의 깊은 웰영역(12,12)을 분단하는 장소는, P형의 기판 바이어스 가변 트랜지스터(25)의 회로 블록과 N형의 기판 바이어스 가변 트랜지스터(26)의 회로 블록의 경계, 또는 N형의 기판 바이어스 가변 트랜지스터(26)의 회로 블록과 DTMOS부의 경계로 하는 것이 바람직하다. 도5는, P형의 기판 바이어스 가변 트랜지스터(25)의 회로 블록과 N형의 DTMOS부(N형의 DTMOS(27)를 포함하는 영역)의 경계의 단면을 나타낸다. P형의 기판 바이어스 가변 트랜지스터(25)의 회로 블록과 P형의 DTMOS부(P형의 DTMOS(27)를 포함하는 영역)의 경계는, P형의 기판 바이어스 가변 트랜지스터(25)의 회로 블록과 N형의 기판 바이어스 가변 트랜지스터(26)의 회로 블록의 경계의 경우와 유사하다.
다음, 본 실시예4의 반도체 장치를, 도6을 참조하여 설명한다. 또한, 도6에서는 회로를 구성하기 위한 각각의 배선이나 바이어스 발생 회로는 생략하고 있다. 반도체기판 상에는, 전위가 변동하는 N형의 깊은 웰영역(P형의 기판 바이어스 가변 트랜지스터로의 웰 바이어스 입력단자와 접속되어 있는 N형의 깊은 웰영역)이 형성된 영역(51)이 있다. 또한, 반도체기판 상에는, 전위가 고정된 N형의 깊은 웰영역이 형성된 영역(52)이 있다. 전위가 변동하는 N형의 깊은 웰영역이 형성된 영역(51)내에는, P형의 기판 바이어스 가변 트랜지스터로 된 블록(53)이 형성되어 있다. 전위가 고정된 N형의 깊은 웰영역(52)내에는, N형의 기판 바이어스 가변 트랜지스터로 된 블록(54), N형의 DTMOS로 이루어지는 블록(55) 및 P형의 DTMOS로 이루어지는 블록(56)이 형성되어 있다.
P형의 기판 바이어스 가변 트랜지스터로 된 블록(53)은, 기판 바이어스 트랜지스터의 공통의 웰영역을 연결하는 상부 배선(57)으로, 다른 P형의 기판 바이어스 가변 트랜지스터로 된 블록(53)과 접속되어 있다. 이렇게 해서 서로 접속된 P형의 기판 바이어스 가변 트랜지스터로 된 블록(53,53)은, (P형의 기판 바이어스 가변 트랜지스터로 이루어진) 하나의 회로 블록으로 된다. 이 회로 블록의 공통의 웰영역에는, 바이어스 발생 회로에서, 액티브 시에는 전원 전압 또는 전원 전압 보다 낮은 전압이 부여되고, 스탠바이 시에는 전원 전압 보다 높은 전압이 부여된다.
N형의 기판 바이어스 가변 트랜지스터로 된 블록(54)은, N형의 기판바이어스 트랜지스터의 공통의 웰영역을 연결하는 상부 배선(57)으로, 다른 N형의 기판 바이어스 가변 트랜지스터로 된 블록(54)과 접속되어 있다. 이렇게 해서 서로 접속된 N형의 기판 바이어스 가변 트랜지스터로 된 블록(54,54)은, (N형의 기판 바이어스 가변 트랜지스터로 이루어진) 하나의 회로 블록으로 된다. 이 회로 블록의 공통의 웰영역에는, 바이어스 발생 회로에서, 액티브 시에는 0V 또는 정의 전압이 부여되고, 스탠바이 시에는 부의 전압이 부여된다.
도4 및 도5에 나타낸 웰구조를 사용하고, 또한 도6에 나타낸 바와 같이 배치함에 의해, 기판 바이어스 가변 트랜지스터와 DTMOS가 혼재하는 회로에 있어서, 용이하게 복수의 기판 바이어스 가변 트랜지스터의 회로 블록을 형성할 수 있다. 또한, N형의 소자와 P형의 소자를 상부 배선으로 접속하여 상보형 MOS(CMOS)회로를 형성할 수 있다.
다음, 도4∼6에 나타낸 반도체 장치의 형성 순서를 설명한다.
본 실시예4의 반도체 장치를 형성하는 순서는, 실시예1의 반도체 장치를 형성하는 경우와 동일하다. 도4에 나타낸 반도체 장치의 깊은 웰영역을 형성하는 경우를, 도7 및 도8에서 설명한다.
도7에 나타낸 바와 같이, 반도체 기판(11)에는, 포토레지스트(33)를 마스크로 하여, N형의 깊은 웰영역(12a)이 형성된다. N형을 부여하는 불순물 이온으로서는31P+를 들 수 있다. 예컨대, 불순물 이온으로서31P+를 사용하는 경우, 주입에너지로서 500∼3000KeV, 주입량으로서 5×1011∼1×1014cm-2의 조건으로 형성할 수 있다. 동일한 마스크(33)를 사용하여, P형의 깊은 웰영역(13)을, N형의 깊은 웰영역(12a)보다 얕은 위치에 형성한다. P형을 부여하는 불순물 이온으로서는11B+가 권장된다. 예컨대, 불순물이온으로서11B+이온을 사용한 경우, 주입 에너지로서 100∼1000KeV, 주입량으로서 5×1011∼1x1014cm-2의 조건으로 형성할 수 있다.
다음, 도8에 나타낸 바와 같이, 포토레지스트(34)를 마스크로 하여, N형의 깊은 웰영역(12b)이 형성된다. N형의 깊은 웰영역(12b)의 불순물 주입 깊이는, N형의 깊은 웰영역(12a)보다 얕고, P형의 깊은 웰영역(13)과 동일한 정도인 것이 바람직하다. N형을 부여하는 불순물 이온으로서는31P+가 권장된다. 예컨대, 불순물 이온으로서31P+를 사용한 경우, 주입 에너지로서 240∼1500KeV, 주입량으로서 5x1011∼1x1014cm-2의 조건으로 형성할 수 있다. 영역(12a)과 영역(12b)은 일체로 되어 N형의 깊은 웰영역으로 된다. 또한, 영역(12b)을 분단하면(불순물 주입이 되지않도록 포토레지스트(34)로 마스크 한다), N형의 깊은 웰영역을 전기적으로 분리할 수 있다.
또한, N형의 깊은 웰영역(12)은 반도체 기판(P형의 도전형을 가진다)(11)에 의해 전기적으로 분리되어 있다. 통상, 반도체 기판(11)의 불순물 농도는 묽게(1015cm-3정도)되고, N형의 깊은 웰영역(12,12) 사이에서의 펀치 스루를 방지하기 위해서는 충분한 분리폭을 갖게 될 필요가 있다. N형의 깊은 웰영역(12,12) 사이에서의 펀치 스루를 방지하기 위해서는, 실시 예2 또는 실시예3에서 행한 바와 같이, 리소그라피마스크를 1매 증가시켜, N형의 깊은 웰영역(12,12) 사이에 P형의 불순물을 주입해도 된다.
또한, 상기에서는 설명의 편의상, 기판 바이어스 가변 트랜지스터(25,26)와 DTMOS(27,28)만을 형성하고 있지만, 통상의 구조의 MOSFET가 혼재할 수도 있다. 이 경우는, 통상의 MOSFET로 해야 하는 소자에 있어서는 얕은 웰영역의 전위를 고정하면 된다.
도4 및 도5에 나타내는 바와 같이, 상기 반도체 장치에 있어서, DTMOS(27,28)의 얕은 웰영역(15,14)은, 반대 도전형의 깊은 웰영역(12,13)과 소자분리영역(162)에 의해 소자마다 전기적으로 분리되어 있다. 또한, P형의 기판 바이어스 가변 트랜지스터(25)의 공통 웰영역(12,14)은, 소자분리영역(165) 및 P형 반도체 영역(11)에 의해, 회로 블록마다 전기적으로 분리되어 있다. 또한, N형의 기판 바이어스 가변 트랜지스터(26)의 공통 웰영역(13,15)은, 소자분리영역(162,165) 및 N형의 깊은 웰영역(12)에 의해, 회로 블록 마다 전기적으로 분리되어 있다.
따라서, 본 실시예4의 반도체 장치에 의하면, 각 도전형에 대해서, 기판 바이어스 가변 트랜지스터(25,26)의 회로 블록을 임의의 수로 형성할 수 있다. 이로써, 액티브 상태로 해야 하는 회로 블록과 스탠바이 상태로 해야 하는 회로 블록을 적절하게 나눌수 있어서, 반도체 장치의 소비전력을 감소시킬 수 있다.
또한, 본 실시예4의 반도체 장치에 의하면, 기판 바이어스 가변 트랜지스터(25,26)의 공통 웰영역(12,14;13,15)과, 그것에 접하는 반대 도전형의 웰영역과의 PN접합의 면적은, 기판 바이어스 가변 트랜지스터(25,26)의 회로 블록의 면적 정도로 억제할 수 있다. 따라서, 본 실시예4의 반도체 장치에서는, 기판 바이어스 가변 트랜지스터(25,26)의 공통 웰영역의 전위가 변화했을 때의 전하의 충방전이 감소한다. 이로써, 반도체 장치의 소비전력을 감소시킬 수 있다.
또한, 본 실시예4의 반도체 장치에 의하면, N형의 기판 바이어스 가변 트랜지스터(26)의 블록 및 DTMOS(27,28)의 블록에 있어서는, N형의 깊은 웰영역(12)의 전위가 고정되어 있다. 그 때문에, 래치업 현상의 제어가 용이하게 된다. 이로써 반도체 장치의 신뢰성이 향상된다.
(실시예5)
실시예1∼4의 어느 하나의 반도체 장치를 사용하여, 도시되지 않았지만, CMOS 회로를 형성할 수도 있다. 저전압 구동으로 고구동 전류가 얻어지는 DTMOS와, 오프 리크 전류를 매우 작게 할 수 있는 기판 바이어스 가변 트랜지스터의, 각각의 이점을 적절하게 조합함에 의해, 저소비전력 또한 고속의 CMOS회로를 실현할 수 있다. 또한, 기판 바이어스 가변 트랜지스터의 회로 블록을 복수 개 형성하여, 액티브 상태로 해야 하는 회로 블록 이외에는 스탠바이 상태로 하면, CMOS회로를 보다 저소비전력화하는 것이 가능하게 된다.
(실시예6)
실시예1∼5 중 어느 하나의 반도체 장치를, 전지 구동 휴대 전자 기기, 특히 휴대 정보 단말에 사용할 수 있다. 휴대 전자 기기로서는, 휴대 정보 단말, 휴대전화, 게임 기기 등을 들 수 있다.
도9는, 휴대 전화의 예를 나타내고 있다. 제어 회로(111)에는, 본 발명의 반도체장치가 조합되어 있다. 또한, 상기 제어 회로(111)는, 본 발명의 반도체장치로 된 논리 회로와, 메모리를 혼재한 LSI(대규모 집적회로)로 구성되어 있다. 참조부호(112)는 전지, (113)은 RF(무선 주파수)회로부, (114)는 표시부, (115)는 안테나부, (116)은 신호선, 및 (117)은 전원선을 나타낸다.
본 발명의 반도체 장치를 휴대 전자 기기로 사용함에 의해, 휴대 전자 기기의 기능과 동작 속도를 유지한 채로 LSI부의 소비전력을 대폭적으로 감소시키는 것이 가능하게 된다. 이로써, 전지 수명을 대폭적으로 연장시키는 것이 가능하게 된다.
본 발명의 반도체 장치는, DTMOS와 기판 바이어스 가변 트랜지스터를 포함하는 반도체장치로서, 반도체 기판과 반대 도전형을 가진 깊은 웰영역을 전기적으로 분리하는 것이다.
이로써, 다른 도전형의 각각에 대해서, 기판 바이어스 가변 트랜지스터의 회로 블록을 복수 개 형성할 수 있다. 따라서, 어떠한 도전형에 대해서도, 액티브 상태로 해야 하는 회로 블록과 스탠바이 상태로 해야 하는 회로 블록을 적절하게 나눌 수 있어서, 반도체 장치의 소비전력을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에서는, 기판 바이어스 가변 트랜지스터로 된 회로 블록에서의 깊은 웰영역과, 다른 소자부(반대 도전형의 기판 바이어스 가변 트랜지스터로 된 회로 블록 및 DTMOS부)에서의 깊은 웰영역을 전기적으로 분리하고 있다. 따라서, 깊은 웰영역의 경계에서의 PN접합에 의해 기생 용량을 감소시킬 수 있고, 반도체 장치의 소비전력을 감소시킬 수 있다. 또한, DTMOS부가 깊은 웰영역의 전위를 고정시킬 수 있게 됨으로써, 래치업 현상을 억제하는 것이 가능하다.
또한, 본 발명의 일 실시예의 반도체장치에서는, 소자분리영역의 한편에 있는 얕은 웰영역과 다른 편에 있는 얕은 웰영역의 도전형이 다르고, 또한 소자분리영역의 한편에 있는 깊은 웰영역과 다른 편에 있는 깊은 웰영역의 도전형이 다른 경우는, 그 소자분리영역의 폭을, 양측의 얕은 웰영역의 도전형이 같고, 또한 양측의 깊은 웰영역의 도전형이 같은 소자분리영역의 폭보다 넓게 하고 있다. 따라서, 웰영역 사이의 펀치 스루 또는 불순물의 확산에 의한 소자의 문턱치 시프트를 억제할 수 있다.
또한, 본 발명의 휴대 전자 기기는, 본 발명의 상기 반도체 장치가 조합되어 있음으로써, LSI부의 소비전력을 대폭적으로 감소시켜, 전지 수명을 대폭적으로 늘릴 수 있다.

Claims (11)

  1. 제1 도전형의 반도체 기판(11),
    상기 반도체 기판(11)내에 형성된 복수 개의 제2 도전형의 깊은 웰영역(12),
    상기 제2 도전형의 깊은 웰영역(12)내에 형성된 제1 도전형의 깊은 웰영역(13),
    상기 제1 도전형의 깊은 웰영역(13)위에 형성된 제1의 제1 도전형의 얕은 웰영역(15),
    상기 제1 도전형의 깊은 웰영역(13)위에 형성된 제1의 제2 도전형의 얕은 웰영역(14),
    상기 제2 도전형의 깊은 웰영역(12)위에 형성된 제2의 제1 도전형의 얕은 웰영역(15),
    상기 제2 도전형의 깊은 웰영역(12)위에 형성된 제2의 제2 도전형의 얕은 웰영역(14),
    소자분리영역(16,162),
    상기 제1의 제1 도전형의 얕은 웰영역(15)위에 형성된 제2 도전형의 전계 효과 트랜지스터(26),
    상기 제1의 제1 도전형의 얕은 웰영역(15)위에 형성되어, 상기 제2도전형의 전계 효과 트랜지스터(26)의 기판 바이어스를 변화시키기 위한 입력단자(30),
    상기 제2의 제2 도전형의 얕은 웰영역(14)위에 형성된 제1 도전형의 전계 효과 트랜지스터(25),
    상기 제2의 제2 도전형의 얕은 웰영역(14)위에 형성되어, 상기 제1 도전형의 전계 효과 트랜지스터(25)의 기판 바이어스를 변화시키기 위한 입력단자(29),
    상기 제2의 제1 도전형의 얕은 웰영역(15)위에 형성되고, 게이트 전극과 상기 제2의 제1 도전형의 얕은 웰영역(15)이 전기적으로 접속된 제2 도전형의 동적 문턱치 트랜지스터(27), 및
    상기 제1의 제2 도전형의 얕은 웰영역(14)위에 형성되고, 게이트 전극과 상기 제1의 제2 도전형의 얕은 웰영역(14)이 전기적으로 접속된 제1 도전형의 동적 문턱치 트랜지스터(28)를 포함하고,
    상기 제2의 제1 도전형의 얕은 웰영역(15)은, 상기 소자분리영역(16,
    162)과 상기 제2 도전형의 깊은 웰영역(12)에 의해, 소자(27) 마다 전기적으로 분리되고,
    상기 제1의 제2 도전형의 얕은 웰영역(14)은, 상기 소자분리영역(16,162)과 상기 제1 도전형의 깊은 웰영역(13)에 의해, 소자(28) 마다 분리되어 있음을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수 개의 제2 도전형의 깊은 웰영역(12)은, 상기 제1 도전형의 반도체 기판(11)에 의해 전기적으로 분리되어 있음을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 복수 개의 제2 도전형의 깊은 웰영역(12) 사이에는, 제1 도전형의 웰영역(35)이 형성되고, 상기 복수 개의 제2 도전형의 깊은 웰영역(12)은, 상기 제1 도전형의 반도체 기판(11) 및 상기 제1 도전형의 불순물영역(35)에 의해 전기적으로 분리되어 있음을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 복수 개의 제2 도전형의 깊은 웰영역(12) 사이에는, 소자분리영역(165)이 형성되고, 상기 복수 개의 제2 도전형의 깊은 웰영역(12)은, 상기 제1 도전형의 반도체 기판(11) 및 상기 소자분리영역(165)에 의해 전기적으로 분리되어 있음을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 복수 개의 제2 도전형의 깊은 웰영역(12) 사이에는, 제1 도전형의 불순물영역(35) 및 소자분리영역(161)이 형성되고, 상기 복수 개의 제2 도전형의 깊은 웰영역(12)은, 상기 제1 도전형의 반도체 기판(11), 상기 제1 도전형의 불순물 영역(35) 및 소자분리영역(161)에 의해 전기적으로 분리되어 있음을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 복수 개의 제2 도전형의 깊은 웰영역(12)은, 상기 제1 도전형의 전계 효과 트랜지스터(25)와 상기 제2 도전형의 전계 효과 트랜지스터(26) 사이, 상기 제1 도전형의 전계 효과 트랜지스터(25)와 상기 제1 도전형의 동적 문턱치 트랜지스터(28) 사이, 또는 상기 제1 도전형의 전계 효과 트랜지스터(25)와 상기 제2 도전형의 동적 문턱치 트랜지스터(27) 사이에서 분리되어 있음을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 소자분리영역(16,162) 중에, 한편에 있는 얕은 웰영역의 도전형과 다른 편에 있는 얕은 웰영역의 도전형이 다른 소자분리영역(162), 또는 한편에 있는 깊은 웰영역의 도전형과 다른 편에 있는 깊은 웰영역의 도전형이 다른 동시에, 양측의 상기 깊은 웰영역에 접하는 소자분리영역(162)의 폭을 A로 하고, 한편에 있는 얕은 웰영역의 도전형과 다른 편에 있는 얕은 웰영역의 도전형이 동일하고, 또한 한편에 있는 깊은 웰영역의 도전형과 다른 편에 있는 깊은 웰영역의 도전형이 동일하게 되는 경우에, 양측의 상기 깊은 웰영역에 접하는 소자분리영역(16)의 폭을 B라 할 때, A>B 임을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 소자분리영역(16,162) 중에, 한편에 있는 얕은 웰영역의 도전형과 다른 편에 있는 얕은 웰영역의 도전형이 다른 소자분리영역(162), 또는 한편에 있는 깊은 웰영역의 도전형과 다른 편에 있는 깊은 웰영역의 도전형이 다른 동시에, 양측의 상기 깊은 웰영역에 접하는 소자분리영역(162)의 폭을 A라 할때, 0.18μm<A<0.7μm임을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 소자분리영역(16,162)은 STI로 이루어짐을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 도전형의 동적 문턱치 트랜지스터(28)와 상기 제2 도전형의 동적 문턱치 트랜지스터(27), 또는 상기 제1 도전형의 전계 효과 트랜지스터(25)와 상기 제2 도전형의 전계 효과 트랜지스터(26), 또는 상기 제1 도전형의 동적 문턱치 트랜지스터(28)와 상기 제2 도전형의 전계 효과 트랜지스터(26), 또는 상기 제1 도전형의 전계 효과 트랜지스터(25)와 상기 제2 도전형의 동적 문턱치 트랜지스터(27)로 상보형 회로를 구성하고 있음을 특징으로 하는 반도체 장치.
  11. 청구항1에 기재된 반도체 장치를 구비한 것을 특징으로 하는 휴대 전자 기기.
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