JP4791686B2 - 動的閾値動作トランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、低抵抗で低容量の配線を有する動的閾値動作トランジスタに関する。
【0002】
【従来の技術】
携帯電話に代表される携帯機器端末は目覚ましい発展を続けているが、そのバッテリーの寿命を延ばすためにCMOS(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)LSI(大規模集積回路)の低消費電力化が熱望されている。このCMOSLSIの消費電力は、容量に比例し、電源電圧の2乗に比例する。このため、低容量化および低電源電圧化は消費電力を低減するのに有効である。特に電源電圧を低くすることが最も有効である。しかし、電源電圧を低くすると、トランジスタの駆動力が減少するため、回路の遅延時間が増大してしまうという問題が生じる。これは、電源電圧を低くするほど顕著になる。
【0003】
これを改善する一つの方法として、トランジスタのしきい値電圧を低くすることが考えられるが、しきい値電圧の低減に伴い、ゲートオフ時のリーク電流、すなわちスタンバイリーク電流が増大するため、許容できるスタンバイリーク電流によりしきい値の下限が限定されてしまう。
【0004】
このような問題を解決するために、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なMOSFET(Metal Oxide Semiconductor Field Effect Transistor)技術として、バルク基板を用いた動的閾値動作トランジスタ(以下、DTMOSという)が提案されている(例えば、特許文献1参照)。
【0005】
図3(a)は、そのようなDTMOSの平面レイアウトを示し、図3(b)は、図3(a)におけるA−A’方向の断面を示し、図3(c)は、図3(a)におけるB−B’方向の断面を示している。このDTMOSは、半導体基板301上に、深いウェル領域302を形成し、その深いウェル領域302上に素子分離領域304により素子毎に電気的に分離されるように浅いウェル領域303を形成している。ゲート絶縁膜305上に形成されたゲート電極306は、高融点シリサイド膜361を介して第2導電型の浅いウェル領域303と接続されている。上記ゲート電極306と第2導電型の浅いウェル領域303とを接続するために、第2導電型の浅いウェル領域303の表面に、ゲート電極306とゲート絶縁膜305の一部を除去してコンタクト領域308が設けられている。高融点シリサイド膜361と浅いウェル領域303とをオーミック接続するための第2導電型の高濃度拡散層321が第2導電型の浅いウェル領域303中に形成されている。なお、307は、ソース/ドレイン領域であり、これらの領域上にも高融点シリサイド膜361を形成している。
【0006】
上記DTMOSは、ゲート電極306と浅いウェル領域303とが電気的に接続されている。そのため、ゲート電極306にハイレベルの電位が与えられた時のみ浅いウェル領域303のポテンシャルが上昇し、基板バイアス効果により実効的なしきい値が低下することにより、駆動電流は通常のMOSFETの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なMOSFETが実現される。
【0007】
また、上記DTMOSの浅いウェル領域303は不純物濃度の濃い領域312を不純物濃度の薄い領域311に挟み込むように形成されている。したがって、不純物濃度の濃い領域312の存在により浅いウェル領域303の抵抗が低いので、素子のスピードを落とすことなくゲート電極300から円滑に電位がウェルに伝わり、高速動作させることができる。また、チャネル側の不純物濃度の薄い領域により、しきい値を低く所望の値に設定することができると共に、ソース/ドレイン領域の接合容量を小さくすることができる。仮にソース/ドレイン領域との接合部分における浅いウェル領域の不純物濃度が濃いと、空乏層が延びずに接合容量が大きくなる。さらに、深いウェル領域側にある不純物濃度が薄い領域により、深いウェル領域とに纏わる接合容量を小さくすることができる。このように、不純物濃度の濃い領域を不純物濃度の薄い領域によって挟み込むことによって、容量を増大させることなく浅いウェル領域の抵抗を効果的に下げることができるのである。
【0008】
【特許文献1】
特開平10−163342号公報
【0009】
【発明が解決しようとする課題】
しかしながら、図3に示す従来技術によれば、浅いウェル領域303の深さが1μm程度であったため、それを分離する素子分離領域の深さが最低1.3μm必要であった。一方、従来の絶縁膜形成装置では、素子分離領域内に絶縁膜を埋め込む際に、素子分離領域のアスペクト比(素子分離領域の深さに対する幅の比)が3程度までが限界であった。したがって、素子分離領域の深さが最低1.3μm必要な従来技術では、完全に絶縁膜を埋め込むために素子分離領域の幅が約0.4μm以上必要となり、微細化できないという問題があった。また、浅いウェル領域の深さが深くなるほど、必然的に深いウェル領域の深さも深くなり、半導体基板表面方向にも深いウェル領域の広がりが大きくなるので、深いウェルの境界距離(深いNウェル領域と深いPウェル領域とを分離するために必要な距離)が長くなってしまい、微細化できないという問題があった。
【0010】
そこで、本発明者は、浅いウェル領域の深さを浅くするために、不純物として隣を用いて、注入エネルギーを調整して、330nm程度の浅いNウェル領域の形成を試みた。具体的には、深さ方向に均一な深さ330nmで2×1017/cm3程度の低濃度領域を形成するためのイオン注入を行い、1×1018/cm3程度の高濃度領域を形成するためのイオン注入を、浅いウェル領域の中心に濃度ピークがくるように飛程150nmで行った後、900℃程度のアニール処理をすることにより形成した。
【0011】
図4は、燐を用いて浅いNウェル領域を形成したときの半導体基板表面から下方向への浅いウェルの実効キャリア濃度プロファイルを示している。図4(a)は約1μmの深さの浅いNウェル領域を形成した従来技術のウェル濃度プロファイルを示し、図4(b)は330nm程度の浅いNウェル領域を形成した結果を示している。図4(a),(b)共に燐のみを用いて浅いNウェル領域の形成を試みている。図4(a)に示す通り、浅いウェルの深さが1μmと十分深い場合は、濃度の薄い領域で濃度の濃い領域を挟み込み良好な浅いウェルを形成することができる。
【0012】
しかしながら、図4(b)に示すように、330nm程度の深さの浅いウェルを形成した場合、チャネル側の濃度が設定値より著しく高くなり、しきい値電圧が制御できなくなる(設定値より大きくなる)という問題が起きた。また、高濃度領域は形成されず、半導体基板表面の濃度のほうが高くなっている。さらに、深いウェル領域との接合距離は370nm程度と深くなり、深いウェル領域との接合付近の濃度も濃くなり、浅いウェル領域と深いウェル領域とに纏わる容量が大きくなった。図中に点線で示しているのは注入直後のプロファイルだが、高濃度領域と半導体基板表面(グラフでは横軸深さの0に相当)との距離が近いため、高濃度領域にドープされた燐が、アニール処理時に半導体基板表面および深いウェルの方向に各々拡散して低濃度領域の濃度を高めたためと思われる。特に、隣は半導体基板表面すなわち上部に形成される絶縁膜と半導体基板との界面付近に集中するパイルアップ現象が起きているものと考えられる。以上のように、従来技術の延長線上(燐のみ)で300nm程度の深さの浅いウェル領域を、濃度の濃い領域を薄い領域で挟み込んだ構造で形成することはできなかった。
【0013】
そこで、本発明の目的は、抵抗や接合容量を増大させることなく、浅いウェル領域および素子分離領域の深さを浅く形成でき、微細化に対応できる動的閾値動作トランジスタを提供することである。
【0014】
【課題を解決するための手段】
上記の課題を解決するために、この発明の動的閾値動作トランジスタは、
半導体基板と、
上記半導体基板内に形成された第1導電型の深いウェル領域と、
上記第1導電型の深いウェル領域内に形成され、素子分離領域によって区分された第2導電型の浅いウェル領域と、
上記浅いウェル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記浅いウェル領域は、その浅いウェル領域の全域に第1の不純物をドープし、その第1の不純物よりも原子量が大きい第2の不純物を上記浅いウェル領域の中央に濃度ピークがくるようにドープすることにより、不純物濃度の濃い領域を不純物濃度の薄い領域によって上下方向から挟み込んだ構造になっていて、
上記不純物濃度の濃い領域の第2の不純物は、砒素(As)またはアンチモン(Sb)またはインジウム(In)であると共に、
上記ゲート電極と上記浅いウェル領域とが接続されていることを特徴としている。
【0015】
上記構成の動的閾値動作トランジスタによれば、濃度の薄い領域の不純物より原子量が大きい不純物を用いて濃度の濃い領域を形成しているため、アニール処理などで濃い領域の不純物が濃度の薄い領域に拡散して濃度の薄い領域の不純物濃度を上昇させることがない。したがって、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造の浅いウェル領域、すなわちウェル配線を形成することができる。また、これに伴い素子分離領域の深さを浅く形成できる。したがって、このウェル配線を含んだDTMOSを抵抗や接合容量を増大させることなく微細化することができる。
【0016】
また、一実施形態の動的閾値動作トランジスタは、上記第2導電型の浅いウェル領域がN型の場合、上記不純物濃度の濃い領域の第2の不純物は上記砒素(As)または上記アンチモン(Sb)であり、上記不純物濃度の薄い領域の第1の不純物は燐(P)であることを特徴としている。
【0017】
上記構成の動的閾値動作トランジスタによれば、N型の浅いウェル領域の濃度の濃い領域の第2の不純物を、濃度の薄い領域の第1の不純物である隣よりも原子量が大きい砒素またはアンチモンとしているため、アニール処理などで濃い領域の不純物が濃度の薄い領域に拡散して濃度の薄い領域の不純物濃度を上昇させることがない。したがって、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造のN型の浅いウェル領域、すなわちN型のウェル配線を形成することができる。また、砒素やアンチモンは、通常使用されているイオン注入機を用いてドーズ可能であることから、新たな設備投資を行うことなく所望の構造を持ったN型の浅いウェル領域を形成することができる。
【0018】
また、一実施形態の動的閾値動作トランジスタは、上記第2導電型の浅いウェル領域がP型の場合、上記不純物濃度の濃い領域の第2の不純物は上記インジウム(In)であり、上記不純物濃度の薄い領域の第1の不純物はボロン(B)であることを特徴としている。
【0019】
上記構成の動的閾値動作トランジスタによれば、P型の浅いウェル領域の濃度の濃い領域の第2の不純物を、濃度の薄い領域の第1の不純物であるボロンよりも原子量が大きいインジウムとしているため、アニール処理などで濃い領域の不純物が濃度の薄い領域に拡散して濃度の薄い領域の不純物濃度を上昇させることがない。したがって、深さが浅く、しかも濃度の濃い領域を濃度の薄い領域で上下方向から挟み込んだ構造のP型の浅いウェル領域、すなわちP型のウェル配線を形成することができる。また、インジウムは、通常使用されているイオン注入機を用いてドーズ可能であることから、新たな設備投資を行うことなく所望の構造を持ったP型の浅いウェル領域を形成することができる。
【0020】
【0021】
【0022】
また、一実施形態の動的閾値動作トランジスタは、上記第2導電型の浅いウェル領域の上記半導体基板表面からの深さは、100nm以上かつ400nm以下であることを特徴としている。
【0023】
上記構成の動的閾値動作トランジスタによれば、上記浅いウェル領域は100nm以上なので、ソース/ドレイン拡散層領域と上記浅いウェル領域とに纏わる接合容量を増大させることがない。また、上記浅いウェル領域の深さは400nm以下なので、素子分離領域の深さを600nm以下にすることができる。したがって、素子を微細化しつつ素子間を制御性良く分離することができる。
【0024】
【発明の実施の形態】
以下、この発明の動的閾値動作トランジスタを図示の実施の形態により詳細に説明する。
【0025】
以下、本発明を図示の実施の形態により詳細に説明する。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、P型またはN型の導電型を有していても良い。
【0026】
(参考例)
この参考例は、低抵抗、低容量で微細化が可能なウェル配線を実現する構造を提供するものである。
【0027】
図1により参考例の半導体装置の構成を説明する。
【0028】
図1に示すように、第2導電型の半導体基板101内に、第1導電型の深いウェル領域103を形成している。第1導電型の深いウェル領域103上に、第2導電型の浅いウェル領域104を形成している。この浅いウェル領域104は、素子分離領域102により区分されて、素子毎に電気的に分離されている。各種ウェル領域は周知のイオン注入およびアニール技術を用いて、素子分離領域は周知のSTI(Shallow Trench Isolation)技術を用いてそれぞれ形成している。
【0029】
上記第2導電型の浅いウェル領域104は、不純物濃度の濃い領域112を不純物濃度の薄い領域111,111により上下方向から上下方向から挟み込んだ構造になっている。このため、不純物濃度の薄い領域111,111の存在により深いウェル領域103との間に十分な幅の空乏層が形成されるので、接合容量を小さくすることができる。したがって、低抵抗を維持しながら、接合容量を低減させたウェル配線(浅いウェル領域に相当)を形成することができる。
【0030】
また、第2導電型の浅いウェル領域104の不純物濃度が濃い領域112は、不純物濃度の薄い領域111,111より原子量の大きい不純物を用いて形成されている。この第1実施形態の半導体装置の形成方法を以下に説明する。
【0031】
まず、第2導電型がP型の場合は、イオン注入技術を用いて、浅いウェル領域104全域が1×1016/cm3〜5×1017/cm3の濃度になるようにボロンイオンをドープして、不純物濃度の薄い領域111を形成する。
【0032】
次に、浅いウェル領域の中央に濃度ピークがくるように、かつ、不純物濃度の濃い領域のピーク濃度が1×1018/cm3以上の濃度になるように、注入エネルギーやドーズ量を調整してインジウムイオンを注入する。
【0033】
その後、周知の方法を用いて従来技術と同様なアニール処理を施すと、この第1実施形態のP型のウェル配線(浅いウェル領域に相当)を得ることができる。
【0034】
次に、第2導電型がN型の場合は、P型の場合と同様にイオン注入技術を用いて、浅いウェル領域104が1×1016/cm3〜5×1017/cm3の濃度になるように燐イオンをドープして、不純物濃度の薄い領域111を形成する。
【0035】
次に、浅いウェル領域の中央に濃度ピークがくるように、かつ、不純物濃度の濃い領域のピーク濃度が1×1018/cm3以上の濃度になるように、注入エネルギーやドーズ量を調整して砒素イオンまたはアンチモンイオンを注入する。
【0036】
その後、周知の方法を用いて従来技術と同様なアニール処理を施すと、この第1実施形態のN型のウェル配線を得ることができる。
【0037】
このようにして、深さが330nm程度になるように燐とアンチモンを用いて、N型の浅いウェル領域を形成した。
【0038】
図4(c)にその結果を示している。図4(c)において、横軸は半導体基板表面からの深さを示し、縦軸は実効キャリア濃度を示しており、点線は注入直後のプロファイル、実線はアニール後のプロファイルをそれぞれ示している。この図4(c)のように、浅いウェル領域104を330nm程度と非常に浅く形成しても、不純物濃度の濃い領域112を不純物濃度の薄い領域111,111で上下方向から挟み込んだ構造のウェルが形成できている。したがって、低抵抗を維持した上で、従来技術と比して、深いウェル領域103とに纏わる接合容量を小さくすることができる。また、その浅いウェル領域104を従来技術より浅く形成できることで、隣接する浅いウェル領域を分離するための素子分離領域102の深さを浅くすることができるので、このウェル配線を有する素子を微細化することができる。
【0039】
また、素子分離領域の深さを具体的に示すと、濃度の薄い領域111の濃度が1×1017/cm3程度、深いウェル領域の濃度が1×1016/cm3程度で接した場合、その接合面から深いウェル方向に延びる空乏層は200nm程度である。また、浅いウェル領域104の深さは330nmなので、隣接する浅いウェル領域を電気的に分離するために必要な素子分離領域の深さは530nm程度となる。このように、従来技術(1.3μm)と比して、素子分離領域の深さを半分以下に浅くすることができる。ここでは、浅いNウェル領域の高濃度領域を形成するのにアンチモンを用いたが、砒素を用いても同様な効果が得られる浅いNウェル領域を形成することができる。また、浅いPウェル領域の高濃度領域を形成する場合には、例えば、インジウムを用いれば、浅いNウェル領域を形成した場合と同様な効果を持つ浅いPウェル領域を形成することができる。
【0040】
このように、330nm程度と非常に浅い深さの浅いウェル領域を形成して、しかも、従来技術と同様なアニール処理を施しても不純物濃度の薄い領域の不純物濃度を薄く保持できるのは、不純物濃度の濃い領域112を原子量の大きい不純物を用いて形成していることで、不純物濃度の薄い領域111への拡散を抑制したからである。これは、原子量の大きな不純物のシリコン基板中での拡散速度が小さいことを利用している。ここで、不純物濃度の薄い領域111をインジウム、砒素やアンチモンで形成しても構わないが、これらの原子量の大きい不純物は上述したようにシリコン中の拡散速度が小さいので、330nmの深さの均一な接合を得るために深さ方向に対して何カ所にも分けて注入する必要がある。したがって、プロセスコストが大きくなる。また、原子量が大きいために特に接合付近に注入した場合は注入時の結晶欠陥による接合リークの増大も懸念されるので、好ましくない。
【0041】
(実施形態)
本発明の実施形態では、参考例の半導体装置をDTMOSに適応させて、高速化と微細化を同時に実現するDTMOSを提供するものである。
【0042】
図2により本発明の実施形態の動的閾値動作トランジスタの構成を説明する。図2(a)は、その半導体装置の平面レイアウトを示し、図2(b)は、図2(a)におけるA−A’方向の断面を示し、図2(c)は、図2(a)におけるB−B’方向の断面を示している。
【0043】
図2に示すように、第2導電型の半導体基板201内に、第1導電型の深いウェル領域203を形成している。第1導電型の深いウェル領域203上に、第2導電型の浅いウェル領域204を形成している。この浅いウェル領域204は、素子分離領域202により区分されて、素子毎に電気的に分離されている。各種ウェル領域は第1実施形態と同様に、周知のイオン注入およびアニール技術を用いて、素子分離領域202は周知のSTI形成技術を用いてそれぞれ形成している。
【0044】
上記半導体装置のチャネル領域230上に、ゲート絶縁膜205を介して第1導電型にドープされた半導体膜からなるゲート電極206を形成している。一方、ゲート電極206と浅いウェル204とのコンタクト領域220は、ゲート絶縁膜205およびゲート電極206は除去され、そのコンタクト領域220において高融点シリサイド膜209によりゲート電極206と浅いウェル204とを接続している。高融点シリサイド膜209と浅いウェル204とが制御性良くオーミック接続されるように、第2導電型の不純物が浅いウェル領域204より高濃度にドープされた高濃度拡散層212をコンタクト領域220の全域に形成している。このため、第2導電型がP型の場合、すなわちNMOSにおいて、浅いウェル領域204の不純物濃度が薄くなり、ゲート電極206から浅いウェル領域204を介してのソース電極へのリーク電流の増大という問題を防止することができる。このとき、高融点シリサイド膜209と浅いウェル領域204とを制御性良くオーミック接続するためには、上記高濃度拡散層212の濃度は、1×1020〜1×1021/cm3程度で形成されていることが好ましい。
【0045】
また、上記ゲート電極206へは、第1導電型の不純物がチャネル領域230上の領域206aにのみドープされている。したがって、不純物がドープされていない領域206b,206cがゲート電極長手方向の両端に形成されるため、その領域でのゲート電極206とソース/ドレイン領域とに纏わる容量を低減することができる。また、第2導電型の高濃度拡散層212を形成するときの不純物がゲート電極206にドープされていない。そのため、ゲート電極206にドープされた第1導電型の不純物が第2導電型の不純物によって相殺することがない。したがって、トランジスタの駆動力を下げることなくチャネル領域230とコンタクト領域220との距離を近づけることができるので、ゲート電極長手方向に素子を微細化することができる。
【0046】
また、浅いウェル領域204は、第1実施形態の半導体装置と同じく、不純物濃度の濃い領域222が不純物濃度の薄い領域221,221で上下方向から挟み込んだ構造になっている。したがって、第1実施形態と同じ効果を得ることができる。これに加えて、この第2実施形態の半導体装置では、チャネル領域の不純物濃度を低く保てるので、所定の低いしきい値電圧を維持することができる。また、ソース/ドレイン領域と浅いウェル領域とに纏わる接合容量を小さく保つことができる。
【0047】
次に、この実施形態の動的閾値動作トランジスタの製造方法を以下に説明する。
【0048】
まず、参考例の半導体装置と同様に、第2導電型の半導体基板201内に、素子分離領域202を周知のSTI技術を用いて形成する。
【0049】
次に、イオン注入技術を用いて第1導電型の深いウェル領域203および第2導電型の浅いウェル領域204をそれぞれ形成する。
【0050】
上記第2導電型の浅いウェル領域204は、不純物濃度の薄い領域221を浅いウェル領域204全域に形成した後、その中央部に濃度ピークがくるように不純物濃度が濃い領域222を、不純物濃度の薄い領域221より原子量の大きい不純物をイオン注入することよって形成する。この形成方法は第1実施形態と同じ方法を用いているので、詳しい説明は省略する。
【0051】
ゲート絶縁膜以降の形成手順は、ゲート電極206、ソース/ドレイン領域の拡散層のための不純物注入位置、およびゲート電極206と浅いウェル領域を接続するコンタクト領域220に形成する第2導電型の高濃度拡散層212のための不純物注入の注入位置が、従来技術と異なるだけで、その他は同じ形成手順を用いているため詳しい説明は省略する。
【0052】
周知の方法により、ゲート絶縁膜205、ゲート電極206およびゲート電極側壁絶縁膜207を順次形成する。
【0053】
次に、ゲート電極206と浅いウェル領域204を接続するコンタクト領域220を形成するためにゲート電極206とゲート絶縁膜205の一部を除去する。
【0054】
次に、ゲート電極206およびソース/ドレイン領域へチャネル領域230のみに第1導電型の不純物を注入した後、コンタクト領域220のみに(ゲート電極へは不純物がドープしないように)第2導電型の不純物を注入する。
【0055】
次に、アニール処理により注入した不純物を活性化して、ゲート電極206、ソース/ドレイン拡散層208および第2導電型の高濃度拡散層212を形成する。
【0056】
次に、ゲート電極206、ソース/ドレイン拡散層208およびコンタクト領域上に高融点シリサイド膜209と層間絶縁膜210を周知の方法によりそれぞれ形成する。
【0057】
最後に、所定の位置にコンタクト孔211を形成後、図示していないが、周知の技術を用いて、上部配線を形成すればこの第2実施形態の半導体装置が完成する。
【0058】
【発明の効果】
以上より明らかなように、この発明の動的閾値動作トランジスタによれば、不純物濃度の濃い領域を不純物濃度の薄い領域で上下方向から挟み込んだ構造の浅いウェルの深さを浅くすることが可能となるので、低抵抗や低容量を維持しながら、ウェル配線を有するDTMOSを微細化することができる。
【図面の簡単な説明】
【図1】 参考例の半導体装置を説明する図である。
【図2】 図2(a)〜(c)は本発明の実施形態の動的閾値動作トランジスタを説明する図である。
【図3】 図3(a)〜(c)は従来の半導体装置を説明する図である。
【図4】 図4(a)は従来技術により深く形成された浅いウェル領域、図4(b)は従来技術により浅く形成された浅いウェル領域、および図4(c)は本発明により浅く形成された浅いウェル領域の実効キャリア濃度のプロファイルを表す図である。
【符号の説明】
101,201…半導体基板
102,202…素子分離領域
103,203…深いウェル領域
104,204…浅いウェル領域
205…ゲート絶縁膜
206…ゲート電極
207…ゲート電極側壁絶縁膜
212…高濃度拡散層
208…ソース/ドレイン拡散層
209…高融点シリサイド膜
210…層間絶縁膜
211…コンタクト孔
220…コンタクト領域
230…チャネル領域
Claims (4)
- 半導体基板と、
上記半導体基板内に形成された第1導電型の深いウェル領域と、
上記第1導電型の深いウェル領域内に形成され、素子分離領域によって区分された第2導電型の浅いウェル領域と、
上記浅いウェル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記浅いウェル領域は、その浅いウェル領域の全域に第1の不純物をドープし、その第1の不純物よりも原子量が大きい第2の不純物を上記浅いウェル領域の中央に濃度ピークがくるようにドープすることにより、不純物濃度の濃い領域を不純物濃度の薄い領域によって上下方向から挟み込んだ構造になっていて、
上記不純物濃度の濃い領域の第2の不純物は、砒素(As)またはアンチモン(Sb)またはインジウム(In)であると共に、
上記ゲート電極と上記浅いウェル領域とが接続されていることを特徴とする動的閾値動作トランジスタ。 - 請求項1に記載の動的閾値動作トランジスタにおいて、
上記第2導電型の浅いウェル領域がN型の場合、
上記不純物濃度の濃い領域の第2の不純物は上記砒素(As)または上記アンチモン(Sb)であり、上記不純物濃度の薄い領域の第1の不純物は燐(P)であることを特徴とする動的閾値動作トランジスタ。 - 請求項1に記載の動的閾値動作トランジスタにおいて、
上記第2導電型の浅いウェル領域がP型の場合、
上記不純物濃度の濃い領域の第2の不純物は上記インジウム(In)であり、上記不純物濃度の薄い領域の第1の不純物はボロン(B)であることを特徴とする動的閾値動作トランジスタ。 - 請求項1乃至3の何れか1つに記載の動的閾値動作トランジスタにおいて、
上記第2導電型の浅いウェル領域の上記半導体基板表面からの深さは、100nm以上かつ400nm以下であることを特徴とする動的閾値動作トランジスタ。
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