JP4632046B2 - 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 - Google Patents
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Description
本発明は、高移動度シリコンチャネルを有する縦型ＭＩＳ（金属−絶縁膜−シリコン）ＦＥＴ半導体装置及びその製造方法に関するものである。
ＭＩＳＦＥＴの高性能化はスケーリングにより実現されている。その重要な因子の一つであるゲート長の微細化を行った場合に顕著になる短チャネル効果の抑制方法として、ダブルゲート電極構造が提案されている。これは、Ｃ．Ｆｉｅｇｎａ，ｅｔ ａｌ．，”Ａ Ｎｅｗ Ｓｃａｌｉｎｇ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ｔｈｅ ０．１−０．０２５ｕｍ ＭＯＳＦＥＴ，”ＩＥＥＥ ＶＬＳＩ ｓｙｍｐｏｓｉｕｍ ｏｎ Ｔｅｃｈｎｏｌｏｇｙ，１９９２，ｐｐ．３３．に示されている通り、ボディ部とソース・ドレイン領域の容量結合に比べて、ボディ部とゲート電極の容量結合を増加させることにより、短チャネル効果を抑制する技術である。ダブルゲート構造として、ボディ領域に箱形シリコン膜を用いたＧａｔｅ−ｆｉｒｓｔ ＦｉｎＦＥＴが提案されている。これは、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄ，ｅｔ ａｌ．，”Ａ ｓｕｂ ４０−ｎｍ ｂｏｄｙ ｔｈｉｃｋｎｅｓｓ ｎ−ｔｙｐｅ ＦｉｎＦＥＴ”、Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ，２００１，ｐｐ．２４．に示されている。
図９は、従来のＦｉｎＦＥＴ構造を説明する模式図である。この構造は、従来のＭＩＳＦＥＴとの平面レイアウトの互換性が有ることが利点である。また、チャネルを流れる電流は、シリコン基板表面と平行の方向に流れる。
一方、スケーリング重要な別の因子の一つである移動度を向上する方法として、高移動度シリコンチャネル技術が提案されている。例えば、格子緩和したシリコン・ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面ＭＯＳＦＥＴの高性能化が提案されている。これは、Ｊ．Ｗｅｌｓｅｒ，ｅｔ ａｌ．，”ＮＭＯＳ ａｎｄ ＰＭＯＳ Ｔｒａｎｓｉｓｉｔｏｒ Ｆａｂｒｉｃａｔｅｄ ｉｎ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ／Ｒｅｌａｘｅｄ Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ Ｓｔｒｕｃｔｕｒｅ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，１９９２，ｐｐ．１０００．に示されている。これは、チャネル領域となるシリコン膜に２軸性引っ張り応力を印加することにより、電子が有効質量が小さい２重縮退バレーの電子の占有確率を増大することで実効移動度が大きくなるためである。しかし、平面ＭＩＳＦＥＴ構造に関するものである。
さらに、シリコン基板上に形成したシリコン酸化膜上に格子緩和したシリコン・ゲルマニウム膜を形成する技術が発表されている。これは、Ｔ．Ｔｅｚｕｋａ ｅｔ ａｌ，”Ｎｏｖｅｌ ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｐＭＯＳＦＥＴｓ ｗｉｔｈ ｈｉｇｈ−ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２００１，ｐｐ．９４６．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものであり、また、上層に歪みシリコン膜を形成する技術を含むものではない。
他にも、高移動度シリコンチャネル技術として、層間膜とシリコン基板の熱膨張係数差により、シリコン膜に引っ張り応力を印加する方法が発表されている。これは、Ｋ．Ｏｔａ ｅｔ ａｌ，”Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｓｔｒａｉｎｅｄ Ｃｈａｎｎｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ５５ｎｍ ＣＭＯＳ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２００２，ｐｐ．２７．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものである。
他にも、貼り合わせ技術により、シリコン基板上のシリコン酸化膜上に、歪みシリコン膜を形成する技術が提案されている。これは、Ｔ．Ａ．Ｌａｎｇｄｏ，ｅｔ ａｌ．，”Ｐｒｅｐａｒａｔｉｏｎ ｏｆ Ｎｏｖｅｌ ＳｉＧｅ−Ｆｒｅｅ Ｓｔｒａｉｎｅｄ Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ，２００２，ｐｐ．２１１．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものである。
これまでに、格子緩和シリコン・ゲルマニウム膜上に選択成長によりシリコン膜を形成した構造として、例えば特開２００２−９４０６０に平面ＭＩＳＦＥＴが掲載されている。これまでに、縦型ＭＩＳＦＥＴ構造として、例えば特開２００２−５７３２９に、歪みシリコン膜をチャネルとして用いた縦型ＭＩＳＦＥＴ半導体装置が掲載されている。この構造では、チャネルを流れる駆動電流は基板表面の垂直方向に流れる。
しかしこれらの構造では、従来のＭＩＳＦＥＴとの平面レイアウト互換性が低く、システムＬＳＩに対応した高密度な集積化が困難である。また、平面ＭＩＳＦＥＴでは、ボディ部とドレイン領域の容量カップリングによるＤｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇにより短チャネル効果が顕著となり、微細なＭＩＳＦＥＴを形成することが困難となっている。また、従来のＦｉｎＦＥＴでは、高移動度化を実現することは困難であった。
図９は、従来のＦｉｎＦＥＴ構造を説明する模式図である。この構造は、従来のＭＩＳＦＥＴとの平面レイアウトの互換性が有ることが利点である。また、チャネルを流れる電流は、シリコン基板表面と平行の方向に流れる。
一方、スケーリング重要な別の因子の一つである移動度を向上する方法として、高移動度シリコンチャネル技術が提案されている。例えば、格子緩和したシリコン・ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面ＭＯＳＦＥＴの高性能化が提案されている。これは、Ｊ．Ｗｅｌｓｅｒ，ｅｔ ａｌ．，”ＮＭＯＳ ａｎｄ ＰＭＯＳ Ｔｒａｎｓｉｓｉｔｏｒ Ｆａｂｒｉｃａｔｅｄ ｉｎ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ／Ｒｅｌａｘｅｄ Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ Ｓｔｒｕｃｔｕｒｅ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，１９９２，ｐｐ．１０００．に示されている。これは、チャネル領域となるシリコン膜に２軸性引っ張り応力を印加することにより、電子が有効質量が小さい２重縮退バレーの電子の占有確率を増大することで実効移動度が大きくなるためである。しかし、平面ＭＩＳＦＥＴ構造に関するものである。
さらに、シリコン基板上に形成したシリコン酸化膜上に格子緩和したシリコン・ゲルマニウム膜を形成する技術が発表されている。これは、Ｔ．Ｔｅｚｕｋａ ｅｔ ａｌ，”Ｎｏｖｅｌ ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｐＭＯＳＦＥＴｓ ｗｉｔｈ ｈｉｇｈ−ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２００１，ｐｐ．９４６．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものであり、また、上層に歪みシリコン膜を形成する技術を含むものではない。
他にも、高移動度シリコンチャネル技術として、層間膜とシリコン基板の熱膨張係数差により、シリコン膜に引っ張り応力を印加する方法が発表されている。これは、Ｋ．Ｏｔａ ｅｔ ａｌ，”Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｓｔｒａｉｎｅｄ Ｃｈａｎｎｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ５５ｎｍ ＣＭＯＳ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２００２，ｐｐ．２７．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものである。
他にも、貼り合わせ技術により、シリコン基板上のシリコン酸化膜上に、歪みシリコン膜を形成する技術が提案されている。これは、Ｔ．Ａ．Ｌａｎｇｄｏ，ｅｔ ａｌ．，”Ｐｒｅｐａｒａｔｉｏｎ ｏｆ Ｎｏｖｅｌ ＳｉＧｅ−Ｆｒｅｅ Ｓｔｒａｉｎｅｄ Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ，２００２，ｐｐ．２１１．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものである。
これまでに、格子緩和シリコン・ゲルマニウム膜上に選択成長によりシリコン膜を形成した構造として、例えば特開２００２−９４０６０に平面ＭＩＳＦＥＴが掲載されている。これまでに、縦型ＭＩＳＦＥＴ構造として、例えば特開２００２−５７３２９に、歪みシリコン膜をチャネルとして用いた縦型ＭＩＳＦＥＴ半導体装置が掲載されている。この構造では、チャネルを流れる駆動電流は基板表面の垂直方向に流れる。
しかしこれらの構造では、従来のＭＩＳＦＥＴとの平面レイアウト互換性が低く、システムＬＳＩに対応した高密度な集積化が困難である。また、平面ＭＩＳＦＥＴでは、ボディ部とドレイン領域の容量カップリングによるＤｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇにより短チャネル効果が顕著となり、微細なＭＩＳＦＥＴを形成することが困難となっている。また、従来のＦｉｎＦＥＴでは、高移動度化を実現することは困難であった。
本発明の目的は、従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったままダブルゲートを実現できるＦｉｎＦＥＴ構造において、高移動度縦型ＭＩＳＦＥＴ構造を実現することにある。
ダブルゲート構造を従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったまま形成するため、ＦｉｎＦＥＴ構造を用いる。さらに高移動度シリコンチャネルを用いることによりＭＩＳＦＥＴの高性能化を行う。
本発明の各態様は次の通りである。
１． 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数差、および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする半導体装置。
２． 前記箱形半導体領域が箱形シリコン膜であって、チャネルとして用いる側面が｛１１０｝面であることを特徴とする上記１記載の半導体装置。
３． 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、前記箱型シリコン膜に引っ張り応力が印加されていることを特徴とする上記１または２記載の半導体装置。
４． 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられており、前記埋め込み絶縁膜との熱膨張係数差により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする上記１または２記載の半導体装置。
５． 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有することを特徴とする半導体装置。
６． 前記シリコン・ゲルマニウム膜は、前記埋め込み絶縁膜の上に接触して設けられていることを特徴とする上記５記載の半導体装置。
７． 前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする上記５記載の半導体装置。
８． 前記歪みシリコン膜が選択成長法により形成された上記５〜７のいずれかに記載の半導体装置。
９． ゲート絶縁膜が、箱形半導体領域の２側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の２側面と対向し、この箱形半導体領域の２側面にチャネルが形成されることを特徴とする上記１〜８のいずれかに記載の半導体装置。
１０． ゲート絶縁膜が、箱形半導体領域の２側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の３面と対向し、この箱形半導体領域の３面にチャネルが形成されることを特徴とする上記１〜８のいずれかに記載の半導体装置。
１１． 前記箱形半導体領域は、前記半導体基板上に連続して設けられ、その一部が、前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、前記絶縁層下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする上記１〜４、および７〜１０のいずれかに記載の半導体装置。
１２． ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする上記１１記載の半導体装置。
１３． ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする上記１〜１２のいずれかに記載の半導体装置。
ダブルゲート構造を従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったまま形成するため、ＦｉｎＦＥＴ構造を用いる。さらに高移動度シリコンチャネルを用いることによりＭＩＳＦＥＴの高性能化を行う。
本発明の各態様は次の通りである。
１． 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数差、および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする半導体装置。
２． 前記箱形半導体領域が箱形シリコン膜であって、チャネルとして用いる側面が｛１１０｝面であることを特徴とする上記１記載の半導体装置。
３． 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、前記箱型シリコン膜に引っ張り応力が印加されていることを特徴とする上記１または２記載の半導体装置。
４． 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられており、前記埋め込み絶縁膜との熱膨張係数差により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする上記１または２記載の半導体装置。
５． 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有することを特徴とする半導体装置。
６． 前記シリコン・ゲルマニウム膜は、前記埋め込み絶縁膜の上に接触して設けられていることを特徴とする上記５記載の半導体装置。
７． 前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする上記５記載の半導体装置。
８． 前記歪みシリコン膜が選択成長法により形成された上記５〜７のいずれかに記載の半導体装置。
９． ゲート絶縁膜が、箱形半導体領域の２側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の２側面と対向し、この箱形半導体領域の２側面にチャネルが形成されることを特徴とする上記１〜８のいずれかに記載の半導体装置。
１０． ゲート絶縁膜が、箱形半導体領域の２側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の３面と対向し、この箱形半導体領域の３面にチャネルが形成されることを特徴とする上記１〜８のいずれかに記載の半導体装置。
１１． 前記箱形半導体領域は、前記半導体基板上に連続して設けられ、その一部が、前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、前記絶縁層下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする上記１〜４、および７〜１０のいずれかに記載の半導体装置。
１２． ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする上記１１記載の半導体装置。
１３． ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする上記１〜１２のいずれかに記載の半導体装置。
図１は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図２は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図３は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図４は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図５は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図６は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図７は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図８は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図９は、従来法による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
符号の説明：
１ シリコン基板
２ 埋め込み絶縁膜（Ｂｏｘ）
２１ 傾斜シリコン・ゲルマニウム膜
２２ 格子緩和シリコン・ゲルマニウム膜
２３ 絶縁層（埋め込み絶縁膜）
３ 箱形シリコン（シリコン膜）
３１ ハードマスク
３２ シリコンゲルマニウムＦｉｎ
３３ 歪みシリコン膜
４ ゲート絶縁膜
５ ゲート電極
６ ソース・ドレイン領域
７ コンタクト
８ 層間絶縁膜
７２ ウェル
７３ ボディコンタクト埋め込み部
７４ 箱形（Ｆｉｎ部）
７５ 絶縁層（埋め込み絶縁膜）
７７ａ ゲートコンタクト
７７ｂ ソースコンタクト
７７ｃ ドレインコンタクト
７７ｄ ボディコンタクト
７７ｅ 共通のコンタクト
図２は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図３は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図４は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図５は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図６は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図７は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図８は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図９は、従来法による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
符号の説明：
１ シリコン基板
２ 埋め込み絶縁膜（Ｂｏｘ）
２１ 傾斜シリコン・ゲルマニウム膜
２２ 格子緩和シリコン・ゲルマニウム膜
２３ 絶縁層（埋め込み絶縁膜）
３ 箱形シリコン（シリコン膜）
３１ ハードマスク
３２ シリコンゲルマニウムＦｉｎ
３３ 歪みシリコン膜
４ ゲート絶縁膜
５ ゲート電極
６ ソース・ドレイン領域
７ コンタクト
８ 層間絶縁膜
７２ ウェル
７３ ボディコンタクト埋め込み部
７４ 箱形（Ｆｉｎ部）
７５ 絶縁層（埋め込み絶縁膜）
７７ａ ゲートコンタクト
７７ｂ ソースコンタクト
７７ｃ ドレインコンタクト
７７ｄ ボディコンタクト
７７ｅ 共通のコンタクト
本発明では、ＦｉｎＦＥＴ構造のＦｉｎの側面をチャネルとするダブルゲート構造およびＦｉｎの上面もチャネルとして使用するトリプルゲート構造のＦｉｎＦＥＴ構造を用いることにより、従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったまま短チャネル効果抑制を実現しながら、歪みを導入した高移動度シリコンチャネルを用いることにより、ＭＩＳＦＥＴの高性能化を実現できる。尚、本出願で、縦型ＭＩＳＦＥＴとはいわゆるＦｉｎ形ＭＩＳＦＥＴのことである。
以下、本発明の具体的形態について説明する。
＜第１の形態＞
第１の形態について図１を参照して詳細に説明する。図１に示すように、本発明の実施の形態では、シリコン基板１、埋め込み絶縁膜２、シリコン膜３からなる、いわゆるＳｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン膜３の膜厚は１００ｎｍ程度以下の厚さである。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜３を５０ｎｍ程度に薄膜化する。さらに後の箱形シリコン膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜３を箱形（Ｆｉｎ形）に加工し箱型シリコン膜３形成する。ここで、ドライエッチングされる領域が素子分離となる。ここで「箱型」は、少なくともＭＩＳＦＥＴが形成されたときのチャネルとなる部分が概ね直方体状になるような形状である（以下の形態においても同じ。）。この箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるためには、ゲート電極長（Ｌｇ）程度以下とすることが好ましい。この時点での断面図を図１（ａ）に示す。
次に、箱形シリコン膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。次に、箱形シリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。次にゲート電極５として、多結晶シリコン膜を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図１（ｂ）に示す。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。
次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。
その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、せり上げソース・ドレイン領域およびせり上げシリサイド膜形成のために、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次に通常のＣＶＤ法等を用いて、層間膜８を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。この時、引っ張り歪みは箱形厚さ方向に垂直な面に直交する２軸応力であることも特徴である。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。ここで使用できる層間膜としては、酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図１（ｃ）に示す。
このように形成されたＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、箱形シリコン膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第２の形態＞
次に、第２の形態について図２を参照して詳細に説明する。本形態において第１の形態と異なる点は、箱型シリコン膜（Ｆｉｎ）の側面に｛１００｝面がでるように形成した点である。図２に示すように、第１の形態と同様のシリコン基板１、埋め込み絶縁膜２、シリコン膜３からなるＳＯＩ基板を用意するが、面方位がわかるように、｛１００｝面で＜１１０＞方向にノッチがある通常のシリコン基板を使用する。
第１の形態と同様にシリコン膜３を箱形（Ｆｉｎ形）に加工するが、このとき箱形の長手方向が＜１１０＞と等価な方向でになるようにし、箱形の側面に｛１１０｝が露出するようにエッチング加工する。このため本発明の箱形構造では、ｐＭＩＳＦＥＴの移動度が向上する｛１１０｝面をチャネルとする縦型ＭＩＳＦＥＴを実現できる。この時点での断面図を図２（ａ）に示す。
その後第１の形態と同様に、ゲート絶縁膜４、ゲート電極５を形成する。この時点での断面図を図２（ｂ）に示す。
引き続き、第１の形態と同様の工程を経てＭＩＳＦＥＴを完成する。この時点での断面図を図２（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。加えて、｛１１０｝面を用いることにより、｛１００｝面シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第３の形態＞
次に、第３の形態について図３を参照して詳細に説明する。図３に示すように、シリコン基板１、埋め込み絶縁膜２、歪みシリコン膜３３からなる、いわゆるＳｔｒａｉｎｅｄ−Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、歪みシリコン膜３３の膜厚は１００ｎｍ程度以下の厚さである。このＳＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。このＳＳＯＩ構造では、埋め込み絶縁膜との熱膨張差によってシリコン膜に引張り歪みを加えることができるものである。埋め込み絶縁膜としては、例えば酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
まず、第１の形態と全く同じようにしてＳＳＯＩ基板を加工し、断面図で図３（ａ）に示す構造まで形成する。
その後も第１の形態と同様にして、断面図で図３（ｂ）を経て、さらに図３（ｃ）に示すＭＩＳＦＥＴを形成する。ここで、せり上げシリコン膜を３０ｎｍに成膜するときの成長温度が６００℃で、低くなっているので、箱形歪みシリコン膜の応力緩和を抑制することができる。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。箱形歪みシリコン膜の厚さ方向に垂直な方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第４の形態＞
次に、第４の形態について図４を参照して詳細に説明する。この形態では、シリコン基板１、埋め込み絶縁膜２、シリコン・ゲルマニウム膜３２からなる、いわゆるＳｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン・ゲルマニウム膜３２の膜厚は１００ｎｍ程度以下の厚さである。また、シリコン・ゲルマニウム膜のゲルマニウム濃度は、５％程度以上である。このＳＧＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及びアンモニア過酸化水素水溶液によるエッチングにより、シリコン・ゲルマニウム膜３２を５０ｎｍ程度に薄膜化する。さらに後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜を除去し、シリコン・ゲルマニウム膜を箱形に形成して箱形シリコン・ゲルマニウム膜３２する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この時点での断面図を図４（ａ）に示す。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。次に、シリコン選択成長により、歪みシリコン膜３３を１０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜３２にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。
その後、歪みシリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。次にゲート電極として、多結晶シリコン膜５を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図４（ｂ）に示す。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。ここで、成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができ、さらに歪みシリコン膜の応力緩和を抑制することができる。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図４（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第５の形態＞
次に、第５の形態について図５を参照して詳細に説明する。図５に示すようにこの形態では、シリコン基板１、傾斜シリコン・ゲルマニウム膜２１、格子緩和シリコン・ゲルマニウム膜２２からなる基板を主体としている。ここで、傾斜シリコン・ゲルマニウム膜２１の膜厚は１μｍ、格子緩和シリコン・ゲルマニウム膜は２μｍの厚さである。また、格子緩和シリコン・ゲルマニウム膜のゲルマニウム濃度は、５％程度以上である。
まず、後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜をエッチングし、溝を形成する。この工程により、シリコン・ゲルマニウム膜を箱形に形成する。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この時点での断面図を図５（ａ）に示す。
次に、素子分離膜として通常のＣＶＤ法により、酸化シリコン膜を箱形シリコン・ゲルマニウム膜厚さより厚く形成し、さらに、通常のＣＭＰプロセスと異方性エッチング技術により、酸化シリコン膜を薄膜化して絶縁層２３とし、箱形シリコン・ゲルマニウム膜のＦｉｎ部分を露出させる。尚、この絶縁層は、素子として機能するＦｉｎ部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形（Ｆｉｎ形）を形成している形態である。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。
次に、選択シリコン成長により、歪みシリコン膜３３を１０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。その後、歪みシリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。この時点での断面図を図５（ｂ）に示す。
その後は、第４の形態と全く同様にして、図５（ｃ）に示すＭＩＳＦＥＴを完成した。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第６の形態＞
次に、第６の形態について図６を参照して詳細に説明する。第１の形態は箱形シリコン膜の側面をチャネル領域とするダブルゲート形であったが、この形態では、箱形シリコン膜の上面もチャネルと機能させる構造である。
図６に示すようにこの実施の形態では、シリコン基板１、埋め込み絶縁膜２、シリコン膜３からなる、いわゆるＳｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン膜３の膜厚は１００ｎｍ程度以下の厚さである。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜３を５０ｎｍ程度に薄膜化する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形に形成して箱形シリコン膜３とする。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この形態では、図６（ａ）に示すように、ハードマスクをエッチングマスクとして使用した場合でも、それを除去し、箱形シリコン膜３の上面を露出させる。
次に、第１の形態と同様に、箱形シリコン膜の平坦化を行い次に、箱形シリコン膜３３上にゲート絶縁膜４を形成し、さらにゲート電極５を形成する。この時点での断面図を図６（ｂ）に示す。
その後は、第１の形態において、ハロー（ｈａｌｏ）領域の不純物を導入する際に、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入し、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する際にウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する以外は第１の形態と同様にして、ＭＩＳＦＥＴを完成する。この時点での断面図を図６（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、箱形シリコンの三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第７の形態＞
次に、第７の形態について図７を参照して詳細に説明する。
まず、通常のイオン注入法により、シリコン基板１中に、ウェル７２及びボディコンタクト埋め込み部７３のイオン注入を行う。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形部（Ｆｉｎ部）７４を形成する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。次に素子分離膜として、通常のプラズマＣＶＤ法により、絶縁膜、例えばＳｉＯ２膜を形成する。次に、ＣＭＰにより絶縁膜を平坦化した後、ドライエッチング技術により薄膜化して絶縁層７５とすると共に、箱形シリコンのＦｉｎ部分を露出させる。尚、この絶縁層は、素子として機能するＦｉｎ部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形（Ｆｉｎ形）を形成している形態である。
次に、第１の形態と同様に箱形シリコン膜側壁の平坦化を行うため、水素中アニールを行い、ゲート絶縁膜４を形成し、ゲート電極を形成し、次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常のＣＶＤ法等を用いて、層間膜８を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。層間膜として使用できるものは第１の形態で述べた。この時、引っ張り歪みは、箱形厚さ方向に垂直な面において、直交する２軸応力であることも特徴である。さらに、引っ張り歪みは、シリコン膜３の厚さ方向に垂直な面においても、直交する２軸応力であることも特徴である。このように、層間膜からの引っ張り歪みにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。
その後、ゲートコンタクト７７ａ、ソースコンタクト７７ｂ、ドレインコンタクト７７ｃ、ボディコンタクト７７ｄをそれぞれ形成し、さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図７に示す。
このように形成したＭＩＳＦＥＴでは、ボディコンタクト構造を用いることにより、ＳＯＩ−ＭＯＳＦＥＴにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第８の形態＞
次に、第８の形態について図８を参照して詳細に説明する。この形態では、第７の形態において、ソース領域とボディコンタクト領域に対して共通のコンタクト７７ｅを形成した構造である。
このように形成したＭＩＳＦＥＴでは、ソース領域とボディコンタクト領域を接続したボディコンタクト構造を用いることにより、ＳＯＩ−ＭＯＳＦＥＴにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。また、通常のボディコンタクト構造に比べて、ソース領域とドレイン領域の対称性はなくなるものの、レイアウト面積が小さくなることが特徴である。また、三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
以下、本発明の具体的形態について説明する。
＜第１の形態＞
第１の形態について図１を参照して詳細に説明する。図１に示すように、本発明の実施の形態では、シリコン基板１、埋め込み絶縁膜２、シリコン膜３からなる、いわゆるＳｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン膜３の膜厚は１００ｎｍ程度以下の厚さである。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜３を５０ｎｍ程度に薄膜化する。さらに後の箱形シリコン膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜３を箱形（Ｆｉｎ形）に加工し箱型シリコン膜３形成する。ここで、ドライエッチングされる領域が素子分離となる。ここで「箱型」は、少なくともＭＩＳＦＥＴが形成されたときのチャネルとなる部分が概ね直方体状になるような形状である（以下の形態においても同じ。）。この箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるためには、ゲート電極長（Ｌｇ）程度以下とすることが好ましい。この時点での断面図を図１（ａ）に示す。
次に、箱形シリコン膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。次に、箱形シリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。次にゲート電極５として、多結晶シリコン膜を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図１（ｂ）に示す。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。
次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。
その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、せり上げソース・ドレイン領域およびせり上げシリサイド膜形成のために、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次に通常のＣＶＤ法等を用いて、層間膜８を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。この時、引っ張り歪みは箱形厚さ方向に垂直な面に直交する２軸応力であることも特徴である。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。ここで使用できる層間膜としては、酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図１（ｃ）に示す。
このように形成されたＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、箱形シリコン膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第２の形態＞
次に、第２の形態について図２を参照して詳細に説明する。本形態において第１の形態と異なる点は、箱型シリコン膜（Ｆｉｎ）の側面に｛１００｝面がでるように形成した点である。図２に示すように、第１の形態と同様のシリコン基板１、埋め込み絶縁膜２、シリコン膜３からなるＳＯＩ基板を用意するが、面方位がわかるように、｛１００｝面で＜１１０＞方向にノッチがある通常のシリコン基板を使用する。
第１の形態と同様にシリコン膜３を箱形（Ｆｉｎ形）に加工するが、このとき箱形の長手方向が＜１１０＞と等価な方向でになるようにし、箱形の側面に｛１１０｝が露出するようにエッチング加工する。このため本発明の箱形構造では、ｐＭＩＳＦＥＴの移動度が向上する｛１１０｝面をチャネルとする縦型ＭＩＳＦＥＴを実現できる。この時点での断面図を図２（ａ）に示す。
その後第１の形態と同様に、ゲート絶縁膜４、ゲート電極５を形成する。この時点での断面図を図２（ｂ）に示す。
引き続き、第１の形態と同様の工程を経てＭＩＳＦＥＴを完成する。この時点での断面図を図２（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。加えて、｛１１０｝面を用いることにより、｛１００｝面シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第３の形態＞
次に、第３の形態について図３を参照して詳細に説明する。図３に示すように、シリコン基板１、埋め込み絶縁膜２、歪みシリコン膜３３からなる、いわゆるＳｔｒａｉｎｅｄ−Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、歪みシリコン膜３３の膜厚は１００ｎｍ程度以下の厚さである。このＳＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。このＳＳＯＩ構造では、埋め込み絶縁膜との熱膨張差によってシリコン膜に引張り歪みを加えることができるものである。埋め込み絶縁膜としては、例えば酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
まず、第１の形態と全く同じようにしてＳＳＯＩ基板を加工し、断面図で図３（ａ）に示す構造まで形成する。
その後も第１の形態と同様にして、断面図で図３（ｂ）を経て、さらに図３（ｃ）に示すＭＩＳＦＥＴを形成する。ここで、せり上げシリコン膜を３０ｎｍに成膜するときの成長温度が６００℃で、低くなっているので、箱形歪みシリコン膜の応力緩和を抑制することができる。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。箱形歪みシリコン膜の厚さ方向に垂直な方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第４の形態＞
次に、第４の形態について図４を参照して詳細に説明する。この形態では、シリコン基板１、埋め込み絶縁膜２、シリコン・ゲルマニウム膜３２からなる、いわゆるＳｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン・ゲルマニウム膜３２の膜厚は１００ｎｍ程度以下の厚さである。また、シリコン・ゲルマニウム膜のゲルマニウム濃度は、５％程度以上である。このＳＧＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及びアンモニア過酸化水素水溶液によるエッチングにより、シリコン・ゲルマニウム膜３２を５０ｎｍ程度に薄膜化する。さらに後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜を除去し、シリコン・ゲルマニウム膜を箱形に形成して箱形シリコン・ゲルマニウム膜３２する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この時点での断面図を図４（ａ）に示す。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。次に、シリコン選択成長により、歪みシリコン膜３３を１０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜３２にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。
その後、歪みシリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。次にゲート電極として、多結晶シリコン膜５を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図４（ｂ）に示す。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。ここで、成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができ、さらに歪みシリコン膜の応力緩和を抑制することができる。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図４（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第５の形態＞
次に、第５の形態について図５を参照して詳細に説明する。図５に示すようにこの形態では、シリコン基板１、傾斜シリコン・ゲルマニウム膜２１、格子緩和シリコン・ゲルマニウム膜２２からなる基板を主体としている。ここで、傾斜シリコン・ゲルマニウム膜２１の膜厚は１μｍ、格子緩和シリコン・ゲルマニウム膜は２μｍの厚さである。また、格子緩和シリコン・ゲルマニウム膜のゲルマニウム濃度は、５％程度以上である。
まず、後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜をエッチングし、溝を形成する。この工程により、シリコン・ゲルマニウム膜を箱形に形成する。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この時点での断面図を図５（ａ）に示す。
次に、素子分離膜として通常のＣＶＤ法により、酸化シリコン膜を箱形シリコン・ゲルマニウム膜厚さより厚く形成し、さらに、通常のＣＭＰプロセスと異方性エッチング技術により、酸化シリコン膜を薄膜化して絶縁層２３とし、箱形シリコン・ゲルマニウム膜のＦｉｎ部分を露出させる。尚、この絶縁層は、素子として機能するＦｉｎ部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形（Ｆｉｎ形）を形成している形態である。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。
次に、選択シリコン成長により、歪みシリコン膜３３を１０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。その後、歪みシリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。この時点での断面図を図５（ｂ）に示す。
その後は、第４の形態と全く同様にして、図５（ｃ）に示すＭＩＳＦＥＴを完成した。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第６の形態＞
次に、第６の形態について図６を参照して詳細に説明する。第１の形態は箱形シリコン膜の側面をチャネル領域とするダブルゲート形であったが、この形態では、箱形シリコン膜の上面もチャネルと機能させる構造である。
図６に示すようにこの実施の形態では、シリコン基板１、埋め込み絶縁膜２、シリコン膜３からなる、いわゆるＳｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン膜３の膜厚は１００ｎｍ程度以下の厚さである。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜３を５０ｎｍ程度に薄膜化する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形に形成して箱形シリコン膜３とする。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この形態では、図６（ａ）に示すように、ハードマスクをエッチングマスクとして使用した場合でも、それを除去し、箱形シリコン膜３の上面を露出させる。
次に、第１の形態と同様に、箱形シリコン膜の平坦化を行い次に、箱形シリコン膜３３上にゲート絶縁膜４を形成し、さらにゲート電極５を形成する。この時点での断面図を図６（ｂ）に示す。
その後は、第１の形態において、ハロー（ｈａｌｏ）領域の不純物を導入する際に、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入し、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する際にウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する以外は第１の形態と同様にして、ＭＩＳＦＥＴを完成する。この時点での断面図を図６（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、箱形シリコンの三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第７の形態＞
次に、第７の形態について図７を参照して詳細に説明する。
まず、通常のイオン注入法により、シリコン基板１中に、ウェル７２及びボディコンタクト埋め込み部７３のイオン注入を行う。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形部（Ｆｉｎ部）７４を形成する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。次に素子分離膜として、通常のプラズマＣＶＤ法により、絶縁膜、例えばＳｉＯ２膜を形成する。次に、ＣＭＰにより絶縁膜を平坦化した後、ドライエッチング技術により薄膜化して絶縁層７５とすると共に、箱形シリコンのＦｉｎ部分を露出させる。尚、この絶縁層は、素子として機能するＦｉｎ部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形（Ｆｉｎ形）を形成している形態である。
次に、第１の形態と同様に箱形シリコン膜側壁の平坦化を行うため、水素中アニールを行い、ゲート絶縁膜４を形成し、ゲート電極を形成し、次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常のＣＶＤ法等を用いて、層間膜８を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。層間膜として使用できるものは第１の形態で述べた。この時、引っ張り歪みは、箱形厚さ方向に垂直な面において、直交する２軸応力であることも特徴である。さらに、引っ張り歪みは、シリコン膜３の厚さ方向に垂直な面においても、直交する２軸応力であることも特徴である。このように、層間膜からの引っ張り歪みにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。
その後、ゲートコンタクト７７ａ、ソースコンタクト７７ｂ、ドレインコンタクト７７ｃ、ボディコンタクト７７ｄをそれぞれ形成し、さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図７に示す。
このように形成したＭＩＳＦＥＴでは、ボディコンタクト構造を用いることにより、ＳＯＩ−ＭＯＳＦＥＴにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第８の形態＞
次に、第８の形態について図８を参照して詳細に説明する。この形態では、第７の形態において、ソース領域とボディコンタクト領域に対して共通のコンタクト７７ｅを形成した構造である。
このように形成したＭＩＳＦＥＴでは、ソース領域とボディコンタクト領域を接続したボディコンタクト構造を用いることにより、ＳＯＩ−ＭＯＳＦＥＴにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。また、通常のボディコンタクト構造に比べて、ソース領域とドレイン領域の対称性はなくなるものの、レイアウト面積が小さくなることが特徴である。また、三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
本発明によれば、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。また、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。
Claims (7)
- 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、
前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有し、
前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする半導体装置。 - 前記歪みシリコン膜が選択成長法により形成された請求項１に記載の半導体装置。
- ゲート絶縁膜が、箱形半導体領域の２側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の２側面と対向し、この箱形半導体領域の２側面にチャネルが形成されることを特徴とする請求項１又は２に記載の半導体装置。
- ゲート絶縁膜が、箱形半導体領域の２側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の３面と対向し、この箱形半導体領域の３面にチャネルが形成されることを特徴とする請求項１又は２に記載の半導体装置。
- 前記埋め込み絶縁膜下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする請求項１〜４のいずれかに記載の半導体装置。
- ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする請求項５記載の半導体装置。
- ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
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