JP4632046B2 - 高移動度シリコンチャネルを有する縦型misfet半導体装置 - Google Patents
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Description
図9は、従来のFinFET構造を説明する模式図である。この構造は、従来のMISFETとの平面レイアウトの互換性が有ることが利点である。また、チャネルを流れる電流は、シリコン基板表面と平行の方向に流れる。
一方、スケーリング重要な別の因子の一つである移動度を向上する方法として、高移動度シリコンチャネル技術が提案されている。例えば、格子緩和したシリコン・ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面MOSFETの高性能化が提案されている。これは、J.Welser,et al.,”NMOS and PMOS Transisitor Fabricated in Strained Silicon/Relaxed Silicon−Germanium Structure”,IEEE International Electron Device Meeting,1992,pp.1000.に示されている。これは、チャネル領域となるシリコン膜に2軸性引っ張り応力を印加することにより、電子が有効質量が小さい2重縮退バレーの電子の占有確率を増大することで実効移動度が大きくなるためである。しかし、平面MISFET構造に関するものである。
さらに、シリコン基板上に形成したシリコン酸化膜上に格子緩和したシリコン・ゲルマニウム膜を形成する技術が発表されている。これは、T.Tezuka et al,”Novel fully−depleted SiGe−on−insulator pMOSFETs with high−mobility SiGe surface channels”,IEEE International Electron Device Meeting,2001,pp.946.に示されている。しかし、これも平面MISFET構造に関するものであり、また、上層に歪みシリコン膜を形成する技術を含むものではない。
他にも、高移動度シリコンチャネル技術として、層間膜とシリコン基板の熱膨張係数差により、シリコン膜に引っ張り応力を印加する方法が発表されている。これは、K.Ota et al,”Novel Locally Strained Channel Technique for High Performance 55nm CMOS”,IEEE International Electron Device Meeting,2002,pp.27.に示されている。しかし、これも平面MISFET構造に関するものである。
他にも、貼り合わせ技術により、シリコン基板上のシリコン酸化膜上に、歪みシリコン膜を形成する技術が提案されている。これは、T.A.Langdo,et al.,”Preparation of Novel SiGe−Free Strained Si on Insulator Substrates”,IEEE International SOI Conference,2002,pp.211.に示されている。しかし、これも平面MISFET構造に関するものである。
これまでに、格子緩和シリコン・ゲルマニウム膜上に選択成長によりシリコン膜を形成した構造として、例えば特開2002−94060に平面MISFETが掲載されている。これまでに、縦型MISFET構造として、例えば特開2002−57329に、歪みシリコン膜をチャネルとして用いた縦型MISFET半導体装置が掲載されている。この構造では、チャネルを流れる駆動電流は基板表面の垂直方向に流れる。
しかしこれらの構造では、従来のMISFETとの平面レイアウト互換性が低く、システムLSIに対応した高密度な集積化が困難である。また、平面MISFETでは、ボディ部とドレイン領域の容量カップリングによるDrain induced barrier loweringにより短チャネル効果が顕著となり、微細なMISFETを形成することが困難となっている。また、従来のFinFETでは、高移動度化を実現することは困難であった。
ダブルゲート構造を従来のMISFETとの平面レイアウト互換性を保ったまま形成するため、FinFET構造を用いる。さらに高移動度シリコンチャネルを用いることによりMISFETの高性能化を行う。
本発明の各態様は次の通りである。
1. 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型MIS型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数差、および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする半導体装置。
2. 前記箱形半導体領域が箱形シリコン膜であって、チャネルとして用いる側面が{110}面であることを特徴とする上記1記載の半導体装置。
3. 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、前記箱型シリコン膜に引っ張り応力が印加されていることを特徴とする上記1または2記載の半導体装置。
4. 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられており、前記埋め込み絶縁膜との熱膨張係数差により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする上記1または2記載の半導体装置。
5. 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型MIS型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有することを特徴とする半導体装置。
6. 前記シリコン・ゲルマニウム膜は、前記埋め込み絶縁膜の上に接触して設けられていることを特徴とする上記5記載の半導体装置。
7. 前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする上記5記載の半導体装置。
8. 前記歪みシリコン膜が選択成長法により形成された上記5〜7のいずれかに記載の半導体装置。
9. ゲート絶縁膜が、箱形半導体領域の2側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の2側面と対向し、この箱形半導体領域の2側面にチャネルが形成されることを特徴とする上記1〜8のいずれかに記載の半導体装置。
10. ゲート絶縁膜が、箱形半導体領域の2側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の3面と対向し、この箱形半導体領域の3面にチャネルが形成されることを特徴とする上記1〜8のいずれかに記載の半導体装置。
11. 前記箱形半導体領域は、前記半導体基板上に連続して設けられ、その一部が、前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、前記絶縁層下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする上記1〜4、および7〜10のいずれかに記載の半導体装置。
12. ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする上記11記載の半導体装置。
13. ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする上記1〜12のいずれかに記載の半導体装置。
図2は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図3は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図4は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図5は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図6は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図7は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図8は、本発明による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
図9は、従来法による高移動度シリコンチャネルを有する縦型MISFET半導体装置の一例の平面概念図である。
符号の説明:
1 シリコン基板
2 埋め込み絶縁膜(Box)
21 傾斜シリコン・ゲルマニウム膜
22 格子緩和シリコン・ゲルマニウム膜
23 絶縁層(埋め込み絶縁膜)
3 箱形シリコン(シリコン膜)
31 ハードマスク
32 シリコンゲルマニウムFin
33 歪みシリコン膜
4 ゲート絶縁膜
5 ゲート電極
6 ソース・ドレイン領域
7 コンタクト
8 層間絶縁膜
72 ウェル
73 ボディコンタクト埋め込み部
74 箱形(Fin部)
75 絶縁層(埋め込み絶縁膜)
77a ゲートコンタクト
77b ソースコンタクト
77c ドレインコンタクト
77d ボディコンタクト
77e 共通のコンタクト
以下、本発明の具体的形態について説明する。
<第1の形態>
第1の形態について図1を参照して詳細に説明する。図1に示すように、本発明の実施の形態では、シリコン基板1、埋め込み絶縁膜2、シリコン膜3からなる、いわゆるSilicon on Insulator(SOI)基板を使用する。ここで、埋め込み絶縁膜の膜厚は100nm程度、シリコン膜3の膜厚は100nm程度以下の厚さである。このSOI基板構造は例えば、SIMOX法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜3を50nm程度に薄膜化する。さらに後の箱形シリコン膜エッチングのハードマスク31として、通常のChemical Vapor Deposition(CVD)法により、10nm厚程度以上のSiO2膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜3を箱形(Fin形)に加工し箱型シリコン膜3形成する。ここで、ドライエッチングされる領域が素子分離となる。ここで「箱型」は、少なくともMISFETが形成されたときのチャネルとなる部分が概ね直方体状になるような形状である(以下の形態においても同じ。)。この箱形の幅は、完全空乏化型SOI−MISFETとして動作させるためには、ゲート電極長(Lg)程度以下とすることが好ましい。この時点での断面図を図1(a)に示す。
次に、箱形シリコン膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で900℃の熱処理を行う。次に、箱形シリコン膜上にゲート絶縁膜4を形成する。例えば、窒化酸素ガス(NO)と酸素の混合ガスを用いて950℃の熱酸化法により1.0nm程度の厚さで形成する。次にゲート電極5として、多結晶シリコン膜を通常の620℃程度のCVD法により、75nm程度の厚さで堆積する。さらに、通常のChemical−Mechanical Polishing(CMP)を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図1(b)に示す。
次に、斜めイオン注入により、ハロー(halo)領域の不純物を導入する。例えば、nMOSFETにはBF2イオンを、pMOSFETにはhaloとして砒素イオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から30度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション(SDE)領域の不純物を導入する。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から0度の角度より注入する。
次に、通常のCVD法により酸化シリコン膜を10nmの厚さで、その後に通常のCVD法により窒化シリコン膜を40nmの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より注入する。
その後、不純物活性化の熱処理を行う。例えば、昇温300度/秒、降温100度/秒において、1050℃、0secのスパイクアニールを行う。次に、せり上げソース・ドレイン領域およびせり上げシリサイド膜形成のために、シリコン選択成長により、せり上げシリコン膜を30nm程度の厚さで形成する。例えば、UHV−CVD装置により、Si2H6ガスを用い、600℃で成長する。その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で10nm程度の膜厚のニッケル膜を形成し、550℃、30secの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次に通常のCVD法等を用いて、層間膜8を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。この時、引っ張り歪みは箱形厚さ方向に垂直な面に直交する2軸応力であることも特徴である。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。ここで使用できる層間膜としては、酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
さらに配線を形成してMISFETが完成する。この時点での断面図を図1(c)に示す。
このように形成されたMISFETでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、箱形シリコン膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第2の形態>
次に、第2の形態について図2を参照して詳細に説明する。本形態において第1の形態と異なる点は、箱型シリコン膜(Fin)の側面に{100}面がでるように形成した点である。図2に示すように、第1の形態と同様のシリコン基板1、埋め込み絶縁膜2、シリコン膜3からなるSOI基板を用意するが、面方位がわかるように、{100}面で<110>方向にノッチがある通常のシリコン基板を使用する。
第1の形態と同様にシリコン膜3を箱形(Fin形)に加工するが、このとき箱形の長手方向が<110>と等価な方向でになるようにし、箱形の側面に{110}が露出するようにエッチング加工する。このため本発明の箱形構造では、pMISFETの移動度が向上する{110}面をチャネルとする縦型MISFETを実現できる。この時点での断面図を図2(a)に示す。
その後第1の形態と同様に、ゲート絶縁膜4、ゲート電極5を形成する。この時点での断面図を図2(b)に示す。
引き続き、第1の形態と同様の工程を経てMISFETを完成する。この時点での断面図を図2(c)に示す。
このように形成したMISFETでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。加えて、{110}面を用いることにより、{100}面シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第3の形態>
次に、第3の形態について図3を参照して詳細に説明する。図3に示すように、シリコン基板1、埋め込み絶縁膜2、歪みシリコン膜33からなる、いわゆるStrained−Silicon on Insulator(SSOI)基板を使用する。ここで、埋め込み絶縁膜の膜厚は100nm程度、歪みシリコン膜33の膜厚は100nm程度以下の厚さである。このSSOI基板構造は例えば、SIMOX法や貼り合わせ法等により形成されている。このSSOI構造では、埋め込み絶縁膜との熱膨張差によってシリコン膜に引張り歪みを加えることができるものである。埋め込み絶縁膜としては、例えば酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
まず、第1の形態と全く同じようにしてSSOI基板を加工し、断面図で図3(a)に示す構造まで形成する。
その後も第1の形態と同様にして、断面図で図3(b)を経て、さらに図3(c)に示すMISFETを形成する。ここで、せり上げシリコン膜を30nmに成膜するときの成長温度が600℃で、低くなっているので、箱形歪みシリコン膜の応力緩和を抑制することができる。
このように形成したMISFETでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。箱形歪みシリコン膜の厚さ方向に垂直な方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第4の形態>
次に、第4の形態について図4を参照して詳細に説明する。この形態では、シリコン基板1、埋め込み絶縁膜2、シリコン・ゲルマニウム膜32からなる、いわゆるSilicon Germanium on Insulator(SGOI)基板を使用する。ここで、埋め込み絶縁膜の膜厚は100nm程度、シリコン・ゲルマニウム膜32の膜厚は100nm程度以下の厚さである。また、シリコン・ゲルマニウム膜のゲルマニウム濃度は、5%程度以上である。このSGOI基板構造は例えば、SIMOX法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及びアンモニア過酸化水素水溶液によるエッチングにより、シリコン・ゲルマニウム膜32を50nm程度に薄膜化する。さらに後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク31として、通常のChemical Vapor Deposition(CVD)法により、10nm厚程度以上のSiO2膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜を除去し、シリコン・ゲルマニウム膜を箱形に形成して箱形シリコン・ゲルマニウム膜32する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型SOI−MISFETとして動作させるため、ゲート電極長(Lg)程度以下とする必要がある。この時点での断面図を図4(a)に示す。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で900℃の熱処理を行う。次に、シリコン選択成長により、歪みシリコン膜33を10nm程度の厚さで形成する。例えば、UHV−CVD装置により、Si2H6ガスを用い、600℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜32にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。
その後、歪みシリコン膜上にゲート絶縁膜4を形成する。例えば、窒化酸素ガス(NO)と酸素の混合ガスを用いて950℃の熱酸化法により1.0nm程度の厚さで形成する。次にゲート電極として、多結晶シリコン膜5を通常の620℃程度のCVD法により、75nm程度の厚さで堆積する。さらに、通常のChemical−Mechanical Polishing(CMP)を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図4(b)に示す。
次に、斜めイオン注入により、ハロー(halo)領域の不純物を導入する。例えば、nMOSFETにはBF2イオンを、pMOSFETにはhaloとして砒素イオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から30度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション(SDE)領域の不純物を導入する。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から0度の角度より注入する。次に、通常のCVD法により酸化シリコン膜を10nmの厚さで、その後に通常のCVD法により窒化シリコン膜を40nmの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温300度/秒、降温100度/秒において、1050℃、0secのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を30nm程度の厚さで形成する。例えば、UHV−CVD装置により、Si2H6ガスを用い、600℃で成長する。ここで、成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができ、さらに歪みシリコン膜の応力緩和を抑制することができる。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で10nm程度の膜厚のニッケル膜を形成し、550℃、30secの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してMISFETが完成する。この時点での断面図を図4(c)に示す。
このように形成したMISFETでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第5の形態>
次に、第5の形態について図5を参照して詳細に説明する。図5に示すようにこの形態では、シリコン基板1、傾斜シリコン・ゲルマニウム膜21、格子緩和シリコン・ゲルマニウム膜22からなる基板を主体としている。ここで、傾斜シリコン・ゲルマニウム膜21の膜厚は1μm、格子緩和シリコン・ゲルマニウム膜は2μmの厚さである。また、格子緩和シリコン・ゲルマニウム膜のゲルマニウム濃度は、5%程度以上である。
まず、後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク31として、通常のChemical Vapor Deposition(CVD)法により、10nm厚程度以上のSiO2膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜をエッチングし、溝を形成する。この工程により、シリコン・ゲルマニウム膜を箱形に形成する。また、箱形の幅は、完全空乏化型SOI−MISFETとして動作させるため、ゲート電極長(Lg)程度以下とする必要がある。この時点での断面図を図5(a)に示す。
次に、素子分離膜として通常のCVD法により、酸化シリコン膜を箱形シリコン・ゲルマニウム膜厚さより厚く形成し、さらに、通常のCMPプロセスと異方性エッチング技術により、酸化シリコン膜を薄膜化して絶縁層23とし、箱形シリコン・ゲルマニウム膜のFin部分を露出させる。尚、この絶縁層は、素子として機能するFin部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形(Fin形)を形成している形態である。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で900℃の熱処理を行う。
次に、選択シリコン成長により、歪みシリコン膜33を10nm程度の厚さで形成する。例えば、UHV−CVD装置により、Si2H6ガスを用い、600℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。その後、歪みシリコン膜上にゲート絶縁膜4を形成する。例えば、窒化酸素ガス(NO)と酸素の混合ガスを用いて950℃の熱酸化法により1.0nm程度の厚さで形成する。この時点での断面図を図5(b)に示す。
その後は、第4の形態と全く同様にして、図5(c)に示すMISFETを完成した。
このように形成したMISFETでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第6の形態>
次に、第6の形態について図6を参照して詳細に説明する。第1の形態は箱形シリコン膜の側面をチャネル領域とするダブルゲート形であったが、この形態では、箱形シリコン膜の上面もチャネルと機能させる構造である。
図6に示すようにこの実施の形態では、シリコン基板1、埋め込み絶縁膜2、シリコン膜3からなる、いわゆるSilicon on Insulator(SOI)基板を使用する。ここで、埋め込み絶縁膜の膜厚は100nm程度、シリコン膜3の膜厚は100nm程度以下の厚さである。このSOI基板構造は例えば、SIMOX法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜3を50nm程度に薄膜化する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形に形成して箱形シリコン膜3とする。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型SOI−MISFETとして動作させるため、ゲート電極長(Lg)程度以下とする必要がある。この形態では、図6(a)に示すように、ハードマスクをエッチングマスクとして使用した場合でも、それを除去し、箱形シリコン膜3の上面を露出させる。
次に、第1の形態と同様に、箱形シリコン膜の平坦化を行い次に、箱形シリコン膜33上にゲート絶縁膜4を形成し、さらにゲート電極5を形成する。この時点での断面図を図6(b)に示す。
その後は、第1の形態において、ハロー(halo)領域の不純物を導入する際に、ウエハの法線方向より30度程度傾け、ゲート電極の長手方向から90度の角度より注入し、ソース・ドレインエクステンション(SDE)領域の不純物を導入する際にウエハの法線方向より30度程度傾け、ゲート電極の長手方向から90度の角度より注入する以外は第1の形態と同様にして、MISFETを完成する。この時点での断面図を図6(c)に示す。
このように形成したMISFETでは、箱形シリコンの三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第7の形態>
次に、第7の形態について図7を参照して詳細に説明する。
まず、通常のイオン注入法により、シリコン基板1中に、ウェル72及びボディコンタクト埋め込み部73のイオン注入を行う。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形部(Fin部)74を形成する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型SOI−MISFETとして動作させるため、ゲート電極長(Lg)程度以下とする必要がある。次に素子分離膜として、通常のプラズマCVD法により、絶縁膜、例えばSiO2膜を形成する。次に、CMPにより絶縁膜を平坦化した後、ドライエッチング技術により薄膜化して絶縁層75とすると共に、箱形シリコンのFin部分を露出させる。尚、この絶縁層は、素子として機能するFin部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形(Fin形)を形成している形態である。
次に、第1の形態と同様に箱形シリコン膜側壁の平坦化を行うため、水素中アニールを行い、ゲート絶縁膜4を形成し、ゲート電極を形成し、次に、斜めイオン注入により、ハロー(halo)領域の不純物を導入する。例えば、nMOSFETにはBF2イオンを、pMOSFETにはhaloとして砒素イオンを、ウエハの法線方向より30度程度傾け、ゲート電極の長手方向から90度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション(SDE)領域の不純物を導入する。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より30度程度傾け、ゲート電極の長手方向から90度の角度より注入する。次に、通常のCVD法により酸化シリコン膜を10nmの厚さで、その後に通常のCVD法により窒化シリコン膜を40nmの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温300度/秒、降温100度/秒において、1050℃、0secのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を30nm程度の厚さで形成する。例えば、UHV−CVD装置により、Si2H6ガスを用い、600℃で成長する。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で10nm程度の膜厚のニッケル膜を形成し、550℃、30secの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常のCVD法等を用いて、層間膜8を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。層間膜として使用できるものは第1の形態で述べた。この時、引っ張り歪みは、箱形厚さ方向に垂直な面において、直交する2軸応力であることも特徴である。さらに、引っ張り歪みは、シリコン膜3の厚さ方向に垂直な面においても、直交する2軸応力であることも特徴である。このように、層間膜からの引っ張り歪みにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。
その後、ゲートコンタクト77a、ソースコンタクト77b、ドレインコンタクト77c、ボディコンタクト77dをそれぞれ形成し、さらに配線を形成してMISFETが完成する。この時点での断面図を図7に示す。
このように形成したMISFETでは、ボディコンタクト構造を用いることにより、SOI−MOSFETにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第8の形態>
次に、第8の形態について図8を参照して詳細に説明する。この形態では、第7の形態において、ソース領域とボディコンタクト領域に対して共通のコンタクト77eを形成した構造である。
このように形成したMISFETでは、ソース領域とボディコンタクト領域を接続したボディコンタクト構造を用いることにより、SOI−MOSFETにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。また、通常のボディコンタクト構造に比べて、ソース領域とドレイン領域の対称性はなくなるものの、レイアウト面積が小さくなることが特徴である。また、三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
Claims (7)
- 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型MIS型電界効果トランジスタを備えた半導体装置において、
前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有し、
前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする半導体装置。 - 前記歪みシリコン膜が選択成長法により形成された請求項1に記載の半導体装置。
- ゲート絶縁膜が、箱形半導体領域の2側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の2側面と対向し、この箱形半導体領域の2側面にチャネルが形成されることを特徴とする請求項1又は2に記載の半導体装置。
- ゲート絶縁膜が、箱形半導体領域の2側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の3面と対向し、この箱形半導体領域の3面にチャネルが形成されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記埋め込み絶縁膜下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする請求項1〜4のいずれかに記載の半導体装置。
- ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする請求項5記載の半導体装置。
- ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする請求項1〜6のいずれかに記載の半導体装置。
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