JPH04352470A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04352470A JPH04352470A JP3127216A JP12721691A JPH04352470A JP H04352470 A JPH04352470 A JP H04352470A JP 3127216 A JP3127216 A JP 3127216A JP 12721691 A JP12721691 A JP 12721691A JP H04352470 A JPH04352470 A JP H04352470A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000605 extraction Methods 0.000 claims description 12
- 238000009413 insulation Methods 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 5
- 238000002161 passivation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置，特に、
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
トランジスタ装置に関し、さらに詳しくは、ＳＯＩトラ
ンジスタ装置における耐圧特性向上のための改良構造に
係るものである。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
トランジスタ装置に関し、さらに詳しくは、ＳＯＩトラ
ンジスタ装置における耐圧特性向上のための改良構造に
係るものである。
【０００２】
【従来の技術】従来例によるこの種のＳＯＩトランジス
タ装置の概要構成を図３，および図４に模式的に示す。 こゝで、図３は当該ＳＯＩトランジスタ装置の平面パタ
ーン図であり、図４は同上Ｂ−Ｂ線部における断面模式
図である。
タ装置の概要構成を図３，および図４に模式的に示す。 こゝで、図３は当該ＳＯＩトランジスタ装置の平面パタ
ーン図であり、図４は同上Ｂ−Ｂ線部における断面模式
図である。
【０００３】すなわち、これらの図３，および図４に示
すＳＯＩトランジスタ装置の構成において、符号２１は
ゲート電極、２２はソース・ドレイン領域となるＮ＋層
、２３はこれらのゲート電極２１，Ｎ＋層２２を覆う第
１の絶縁膜、２４は同様に第１のシリコン層であり、こ
れらによって、こゝではＭＯＳトランジスタを構成して
いる。
すＳＯＩトランジスタ装置の構成において、符号２１は
ゲート電極、２２はソース・ドレイン領域となるＮ＋層
、２３はこれらのゲート電極２１，Ｎ＋層２２を覆う第
１の絶縁膜、２４は同様に第１のシリコン層であり、こ
れらによって、こゝではＭＯＳトランジスタを構成して
いる。
【０００４】また、２５は装置裏面側の第２のシリコン
層、２６はこれらの第１，第２の各シリコン層２４，２
５間の第２の絶縁膜であり、２７，および２８は装置内
側で前記第１の絶縁膜２３の開口を通して第１のシリコ
ン層２４に接続されたコンタクト，および引き抜き電極
である。
層、２６はこれらの第１，第２の各シリコン層２４，２
５間の第２の絶縁膜であり、２７，および２８は装置内
側で前記第１の絶縁膜２３の開口を通して第１のシリコ
ン層２４に接続されたコンタクト，および引き抜き電極
である。
【０００５】しかして、前記従来のＳＯＩトランジスタ
装置では、第２のシリコン層２５に酸素を打ち込んで第
２の絶縁膜２６を形成し、かつ第１のシリコン層２４を
介して、ゲート電極２１，およびソース・ドレイン領域
となるＮ＋層２２と、これらを覆う第１の絶縁膜２３と
を形成して、所期のＭＯＳトランジスタの構成を得てい
る。
装置では、第２のシリコン層２５に酸素を打ち込んで第
２の絶縁膜２６を形成し、かつ第１のシリコン層２４を
介して、ゲート電極２１，およびソース・ドレイン領域
となるＮ＋層２２と、これらを覆う第１の絶縁膜２３と
を形成して、所期のＭＯＳトランジスタの構成を得てい
る。
【０００６】そして、この構成の場合には、ＭＯＳトラ
ンジスタでのドレイン側のインパクトイオン化によって
発生したホールが、ゲート電極２１の直下のチャネル領
域の内部，こゝでは、第１の絶縁膜２３内に蓄積されて
、当該ＭＯＳトランジスタの耐圧を低下させることにな
ることから、この対策のために、第１のシリコン層２４
に対して、第１の絶縁膜２３を開口させてコンタクト２
７と引き抜き電極２８とを接続形成させ、当該第１のシ
リコン層２４を通して蓄積されたホールを引き抜くよう
にし、これによって所要の耐圧を確保しているのである
。
ンジスタでのドレイン側のインパクトイオン化によって
発生したホールが、ゲート電極２１の直下のチャネル領
域の内部，こゝでは、第１の絶縁膜２３内に蓄積されて
、当該ＭＯＳトランジスタの耐圧を低下させることにな
ることから、この対策のために、第１のシリコン層２４
に対して、第１の絶縁膜２３を開口させてコンタクト２
７と引き抜き電極２８とを接続形成させ、当該第１のシ
リコン層２４を通して蓄積されたホールを引き抜くよう
にし、これによって所要の耐圧を確保しているのである
。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ように構成される従来のＳＯＩトランジスタ装置の場合
には、ＭＯＳトランジスタでのゲート電極２１の直下に
おけるチャネル領域対応の第１の絶縁膜２３内に蓄積さ
れるホールを引き抜く必要があるために、装置構成の内
側（表面側）にあって、第１のシリコン層２４に対して
コンタクト２７と引き抜き電極２８とをそれぞれに接続
形成させており、このように構成されているために、半
導体素子構成自体の装置内に占める面積比率が大きくな
るという好ましくない問題点があった。
ように構成される従来のＳＯＩトランジスタ装置の場合
には、ＭＯＳトランジスタでのゲート電極２１の直下に
おけるチャネル領域対応の第１の絶縁膜２３内に蓄積さ
れるホールを引き抜く必要があるために、装置構成の内
側（表面側）にあって、第１のシリコン層２４に対して
コンタクト２７と引き抜き電極２８とをそれぞれに接続
形成させており、このように構成されているために、半
導体素子構成自体の装置内に占める面積比率が大きくな
るという好ましくない問題点があった。
【０００８】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところは
、半導体素子構成自体の装置内に占める面積比率を大き
くせずに、当該装置でのチャネル領域対応の絶縁膜内に
蓄積されるホールを引き抜き得るようにした，この種の
半導体装置，こゝでは、ＳＯＩトランジスタ装置の構成
を提供することである。
消するためになされたもので、その目的とするところは
、半導体素子構成自体の装置内に占める面積比率を大き
くせずに、当該装置でのチャネル領域対応の絶縁膜内に
蓄積されるホールを引き抜き得るようにした，この種の
半導体装置，こゝでは、ＳＯＩトランジスタ装置の構成
を提供することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、ＳＯＩトランジスタ
装置の構成において、ゲート電極を含む絶縁膜上に支持
基板を設け、また、チャネル直下の絶縁膜を開口させて
、当該開口部からボディコンタクトを取り出すようにし
たものである。
に、この発明に係る半導体装置は、ＳＯＩトランジスタ
装置の構成において、ゲート電極を含む絶縁膜上に支持
基板を設け、また、チャネル直下の絶縁膜を開口させて
、当該開口部からボディコンタクトを取り出すようにし
たものである。
【００１０】すなわち、この発明は、内部にＭＯＳトラ
ンジスタを構成するＳＯＩトランジスタ装置において、
前記ＭＯＳトランジスタのゲート電極を含む第１の絶縁
膜の表面上に支持基板を設けると共に、前記ゲート電極
の直下のチャネル領域に接する第２の絶縁膜の該当部分
を裏面側から選択的に開口し、かつ当該開口を通してコ
ンタクトを接続させ、さらに、裏面側で前記コンタクト
によって引き抜き電極を取り出したことを特徴とする半
導体装置である。
ンジスタを構成するＳＯＩトランジスタ装置において、
前記ＭＯＳトランジスタのゲート電極を含む第１の絶縁
膜の表面上に支持基板を設けると共に、前記ゲート電極
の直下のチャネル領域に接する第２の絶縁膜の該当部分
を裏面側から選択的に開口し、かつ当該開口を通してコ
ンタクトを接続させ、さらに、裏面側で前記コンタクト
によって引き抜き電極を取り出したことを特徴とする半
導体装置である。
【００１１】
【作用】従って、この装置構成では、チャネル領域に接
する第２の絶縁膜内に蓄積されるホールを外部に引き抜
くために、装置構成の裏面側にコンタクト，および引き
抜き電極を形成させているので、半導体素子構成自体の
装置内に占める面積比率を増加させることなく、チャネ
ル領域対応の第２の絶縁膜内に蓄積されるホールを引き
抜き得るのである。
する第２の絶縁膜内に蓄積されるホールを外部に引き抜
くために、装置構成の裏面側にコンタクト，および引き
抜き電極を形成させているので、半導体素子構成自体の
装置内に占める面積比率を増加させることなく、チャネ
ル領域対応の第２の絶縁膜内に蓄積されるホールを引き
抜き得るのである。
【００１２】
【実施例】以下，この発明に係る半導体装置の実施例に
つき、図１，および図２を参照して詳細に説明する。
つき、図１，および図２を参照して詳細に説明する。
【００１３】図１はこの発明による半導体装置の一実施
例を適用したＳＯＩトランジスタ装置の概要を示す平面
パターン図であり、図２は同上装置構成のＡ−Ａ線部に
おける断面模式図である。
例を適用したＳＯＩトランジスタ装置の概要を示す平面
パターン図であり、図２は同上装置構成のＡ−Ａ線部に
おける断面模式図である。
【００１４】すなわち、これらの図１，および図２に示
すＳＯＩトランジスタ装置の構成においても、符号１１
はゲート電極、１２はソース・ドレイン領域となるＮ＋
層、１３はこれらのゲート電極１１，Ｎ＋層１２を覆う
第１の絶縁膜、１４はゲート電極１１の直下でのチャネ
ル領域をもつ第１のシリコン層であり、これらによって
、こゝでも前記した従来の場合と同様に、装置内のＭＯ
Ｓトランジスタを構成している。
すＳＯＩトランジスタ装置の構成においても、符号１１
はゲート電極、１２はソース・ドレイン領域となるＮ＋
層、１３はこれらのゲート電極１１，Ｎ＋層１２を覆う
第１の絶縁膜、１４はゲート電極１１の直下でのチャネ
ル領域をもつ第１のシリコン層であり、これらによって
、こゝでも前記した従来の場合と同様に、装置内のＭＯ
Ｓトランジスタを構成している。
【００１５】また、１５は装置の表面側に設けられたシ
リコンからなる支持基板であり、１６は装置の裏面側に
形成された第２の絶縁膜を示し、１７は当該第２の絶縁
膜１６の開口を通して第１のシリコン層１４に接続され
たコンタクト、１８はその引き抜き電極、１９はこれら
を覆うパッシベーション膜である。
リコンからなる支持基板であり、１６は装置の裏面側に
形成された第２の絶縁膜を示し、１７は当該第２の絶縁
膜１６の開口を通して第１のシリコン層１４に接続され
たコンタクト、１８はその引き抜き電極、１９はこれら
を覆うパッシベーション膜である。
【００１６】しかして、この実施例によるＳＯＩトラン
ジスタ装置では、前記した従来の場合と同様に、裏面側
シリコン層（後に除去されるために図示せず），第２の
絶縁膜１６，および第１のシリコン層１４を順次に積層
させた基材を用い、まず最初に、当該基材の第１のシリ
コン層１４上にあって、公知のように薄いゲート絶縁膜
を介してゲート電極１１を選択的に形成させると共に、
第１のシリコン層１４にソース・ドレイン領域となるＮ
＋層１２についても、これをそれぞれ選択的に形成させ
、かつこれらを第１の絶縁膜１３により覆うことで、所
期の装置内におけるＭＯＳトランジスタを構成させる。
ジスタ装置では、前記した従来の場合と同様に、裏面側
シリコン層（後に除去されるために図示せず），第２の
絶縁膜１６，および第１のシリコン層１４を順次に積層
させた基材を用い、まず最初に、当該基材の第１のシリ
コン層１４上にあって、公知のように薄いゲート絶縁膜
を介してゲート電極１１を選択的に形成させると共に、
第１のシリコン層１４にソース・ドレイン領域となるＮ
＋層１２についても、これをそれぞれ選択的に形成させ
、かつこれらを第１の絶縁膜１３により覆うことで、所
期の装置内におけるＭＯＳトランジスタを構成させる。
【００１７】続いて、前記第１の絶縁膜１３の表面を平
坦化させた後、支持基板１５となるシリコンを貼り合わ
せ、かつこれを、例えば、９００℃程度の温度で２０分
程度の熱処理を行なって接着させる。
坦化させた後、支持基板１５となるシリコンを貼り合わ
せ、かつこれを、例えば、９００℃程度の温度で２０分
程度の熱処理を行なって接着させる。
【００１８】次に、前記支持基板１５側（表面側）を止
着させた状態において、前記裏面側対応のシリコン層を
研磨，除去することにより、第２の絶縁膜１６を露出さ
せた上で、前記ゲート電極１１の形成に用いたマスクに
合わせて、当該第２の絶縁膜１６の該当位置部分を選択
的に開口させ、その後、当該開口を通して前記第１のシ
リコン層１４にコンタクト１７を接続して、このコンタ
クト１７から引き抜き電極１８を取り出し、さらに、こ
れらの裏面側をパッシベーション膜１９で覆って完成さ
せるのである。
着させた状態において、前記裏面側対応のシリコン層を
研磨，除去することにより、第２の絶縁膜１６を露出さ
せた上で、前記ゲート電極１１の形成に用いたマスクに
合わせて、当該第２の絶縁膜１６の該当位置部分を選択
的に開口させ、その後、当該開口を通して前記第１のシ
リコン層１４にコンタクト１７を接続して、このコンタ
クト１７から引き抜き電極１８を取り出し、さらに、こ
れらの裏面側をパッシベーション膜１９で覆って完成さ
せるのである。
【００１９】従って、上記のように構成されるこの実施
例でのＳＯＩトランジスタ装置においては、ＭＯＳトラ
ンジスタでのドレイン側のインパクトイオン化によって
発生したホールが、従来の場合と同様に、ゲート電極１
１の直下のチャネル領域，こゝでは、第２の絶縁膜１６
内に蓄積されるが、この実施例構成の場合には、当該第
２の絶縁膜１６に対して、裏面側からコンタクト１７を
介して引き抜き電極１８を取り出してあるために、蓄積
されたホールを外部へ容易に引き抜くことができる。
例でのＳＯＩトランジスタ装置においては、ＭＯＳトラ
ンジスタでのドレイン側のインパクトイオン化によって
発生したホールが、従来の場合と同様に、ゲート電極１
１の直下のチャネル領域，こゝでは、第２の絶縁膜１６
内に蓄積されるが、この実施例構成の場合には、当該第
２の絶縁膜１６に対して、裏面側からコンタクト１７を
介して引き抜き電極１８を取り出してあるために、蓄積
されたホールを外部へ容易に引き抜くことができる。
【００２０】そして、この実施例構成では、第２の絶縁
膜１６内に蓄積されるホールを外部へ引き抜くためのコ
ンタクト１７，および引き抜き電極１８が、装置構成の
裏面側に形成されているために、ＭＯＳトランジスタの
構成自体が装置内で占める面積比率を何ら増加させるよ
うな惧れがなく、所要の耐圧を確保し得るのであり、結
果的には、装置構成に対する半導体素子の集積度の向上
が可能になる。
膜１６内に蓄積されるホールを外部へ引き抜くためのコ
ンタクト１７，および引き抜き電極１８が、装置構成の
裏面側に形成されているために、ＭＯＳトランジスタの
構成自体が装置内で占める面積比率を何ら増加させるよ
うな惧れがなく、所要の耐圧を確保し得るのであり、結
果的には、装置構成に対する半導体素子の集積度の向上
が可能になる。
【００２１】なお、前記実施例においては、ＮＭＯＳの
ＳＯＩトランジスタ装置の場合について述べたが、ＰＭ
ＯＳのＳＯＩトランジスタ装置に対しても適用可能であ
り、また、実施例では、装置の表面側に設ける支持基板
としてシリコンを接着するようにしているが、シリコン
以外の材質による支持基板を用いてもよいことは勿論で
ある。
ＳＯＩトランジスタ装置の場合について述べたが、ＰＭ
ＯＳのＳＯＩトランジスタ装置に対しても適用可能であ
り、また、実施例では、装置の表面側に設ける支持基板
としてシリコンを接着するようにしているが、シリコン
以外の材質による支持基板を用いてもよいことは勿論で
ある。
【００２２】
【発明の効果】以上、実施例によって詳述したように、
この発明によれば、内部にＭＯＳトランジスタを構成す
るＳＯＩトランジスタ装置において、ＭＯＳトランジス
タのゲート電極を含む第１の絶縁膜の表面上に支持基板
を設け、かつゲート電極の直下のチャネル領域に接する
第２の絶縁膜に対して、裏面側からコンタクトを介して
引き抜き電極を取り出しているために、第２の絶縁膜内
に蓄積されるホールを引き抜き電極より容易に外部へ引
き抜くことができるもので、この構成では、半導体素子
構成自体の装置内に占める面積比率を何ら増加させる惧
れがなく、所要の耐圧を得られるのであり、これによっ
て装置構成に対する半導体素子の集積度を格段に向上で
きるという優れた利点がある。
この発明によれば、内部にＭＯＳトランジスタを構成す
るＳＯＩトランジスタ装置において、ＭＯＳトランジス
タのゲート電極を含む第１の絶縁膜の表面上に支持基板
を設け、かつゲート電極の直下のチャネル領域に接する
第２の絶縁膜に対して、裏面側からコンタクトを介して
引き抜き電極を取り出しているために、第２の絶縁膜内
に蓄積されるホールを引き抜き電極より容易に外部へ引
き抜くことができるもので、この構成では、半導体素子
構成自体の装置内に占める面積比率を何ら増加させる惧
れがなく、所要の耐圧を得られるのであり、これによっ
て装置構成に対する半導体素子の集積度を格段に向上で
きるという優れた利点がある。
【図１】この発明による半導体装置の一実施例を適用し
たＳＯＩトランジスタ装置の概要を示す平面パターン図
である。
たＳＯＩトランジスタ装置の概要を示す平面パターン図
である。
【図２】同上装置構成のＡ−Ａ線部における断面模式図
である。
である。
【図３】従来の半導体装置でのＳＯＩトランジスタ装置
の概要構成を示す平面パターン図である。
の概要構成を示す平面パターン図である。
【図４】同上装置構成のＢ−Ｂ線部における断面模式図
である。
である。
１１ ゲート電極
１２ ソース・ドレイン領域となるＮ＋層１３ 第
１の絶縁膜 １４ 第１のシリコン層 １５ 支持基板 １６ 第２の絶縁膜 １７ コンタクト １８ 引き抜き電極 １９ パッシベーション膜
１の絶縁膜 １４ 第１のシリコン層 １５ 支持基板 １６ 第２の絶縁膜 １７ コンタクト １８ 引き抜き電極 １９ パッシベーション膜
Claims (1)
- 【請求項１】 内部にＭＯＳトランジスタを構成する
ＳＯＩトランジスタ装置において、前記ＭＯＳトランジ
スタのゲート電極を含む第１の絶縁膜の表面上に支持基
板を設けると共に、前記ゲート電極の直下のチャネル領
域に接する第２の絶縁膜の該当部分を裏面側から選択的
に開口し、かつ当該開口を通してコンタクトを接続させ
、さらに、裏面側で前記コンタクトによって引き抜き電
極を取り出したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127216A JPH04352470A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127216A JPH04352470A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352470A true JPH04352470A (ja) | 1992-12-07 |
Family
ID=14954606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127216A Pending JPH04352470A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006087822A1 (ja) * | 2005-02-16 | 2006-08-24 | Hitachi, Ltd. | 電子タグチップ |
-
1991
- 1991-05-30 JP JP3127216A patent/JPH04352470A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006087822A1 (ja) * | 2005-02-16 | 2006-08-24 | Hitachi, Ltd. | 電子タグチップ |
| US7863718B2 (en) | 2005-02-16 | 2011-01-04 | Hitachi, Ltd. | Electronic tag chip |
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