JP2008277804A - 半導体装置 - Google Patents

Abstract

【課題】回路内の素子が破壊されるような高周波信号が供給された場合においても一定以上の電圧がかからない整流回路を有する半導体装置を提供する。
【解決手段】基板端子を有するトランジスタを備えた整流回路と、整流回路の出力と基準となる電圧を比較する比較回路部と、整流回路のトランジスタのしきい値電圧を制御するための電圧を生成する回路と、を有し、比較回路の比較結果により、整流回路に電圧が入力され、整流回路におけるトランジスタのしきい値電圧を制御することにより、整流回路における整流能力を制御する。
【選択図】図１

Description

本発明は、半導体装置に関する。

近年、個別の対象物にＩＤ（個体識別番号）を与えることで、その対象物が持っている情報の履歴を明確にし、生産、または管理等に役立てるといった個体認識技術が注目されている。その中でも、無線通信装置（リーダ／ライタ、携帯電話、パーソナルコンピュータなど、無線による信号の送受信が可能であるもの）と無線によるデータの通信が可能な半導体装置（以下半導体装置という）であるＲＦタグ（ＩＤタグ、ＩＣタグ、ＩＣチップ、無線タグ、または電子タグともいう）等のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）が市場等で試験的に導入されており、様々な分野への応用が期待されている。半導体装置には、電源を持たず、外部から電源を得る受動型（パッシブ型）のものや、電源を内蔵する能動型（アクティブ型）のものが存在する。

半導体装置は、無線通信装置と無線によるデータの通信を行うことができるため、無線通信装置と、距離が離れている場合であっても通信が可能である。通信可能な距離のことを通信距離という。通信距離は、電源を持たない受動型の半導体装置においては、送受信回路の整流機能の性能による影響が大きく、受信電力から直流電圧を生成する際の変換効率によって左右される。また、電源を内蔵する能動型の半導体装置においては、通信距離は、電源を充電する際の効率（時間）に影響する。そのため、無線通信装置及び半導体装置間においては、通信距離を伸ばすために無線通信装置から半導体装置への電力供給効率を高める研究開発が盛んである。（例えば特許文献１）
特開２００６−５６５１号公報

しかしながら、無線通信において、無線通信装置により複数の半導体装置からの信号を同時に読み取る場合、無線通信装置とそれぞれの半導体装置との間の通信距離は異なっている場合がある。また、例えば半導体装置が貼り付けられた商品を箱に詰めてフォークリフトなどで運ぶ場合のように、無線通信装置の前を通過するまでに通信距離が変化する場合がある。一般に電力は、電力が放射される点から電力の測定点までの距離の二乗に比例して減衰する。つまり、通信距離によって無線通信装置から半導体装置へ供給される電力は異なる。そのため、ある一定の長さの通信距離の通信が可能な場合において、例えば無線通信装置と半導体装置が接触するなど、極端に短い距離において信号を受信した場合には、半導体装置に高周波信号が供給されると、半導体装置に大電流が流れてしまう。この場合、半導体装置は無線通信装置からの信号を正確に復調できずに誤動作し、半導体装置の内部素子が劣化する。また最悪の場合、半導体装置自体が破壊されたりする可能性がある。

本発明は、以上のような問題を鑑みてなされたものであり、素子が破壊されるような高周波信号を受信した場合においても、正常に動作し、かつ、信頼性の高い半導体装置を提供することを課題とする。

なお、本発明における半導体装置は、ＩＣタグ、無線タグ、電子タグ等の無線通信によりデータの通信が可能なものであれば全てその範疇に含まれる。

本発明は、上記課題を解決するため、以下の構成を採用した。

本発明の一は、整流回路と、整流回路の出力と基準となる電圧を比較する比較回路と、比較回路における比較結果に従って、整流回路の出力電圧を制御するための制御回路を有する半導体装置である。

より具体的には、本発明の一は信号入力端子（入力端子ともよぶ）と、信号入力端子に接続され、信号入力端子から入力された信号から第１の直流電圧を生成する整流回路と、整流回路に接続され、整流回路から入力された第１の直流電圧と基準電圧との比較を行う比較部と、比較部に接続されたスイッチと、整流回路に接続され、且つスイッチを介して信号入力端子に接続された基板電圧生成回路と、比較部における比較結果に従ってスイッチがオンになることにより、スイッチを介して信号入力端子から入力された信号から第２の直流電圧を生成する基板電圧生成部と、を有し、整流回路は、少なくともゲート端子と、ソース端子と、ドレイン端子と、基板端子（第２のゲート端子、制御端子ともよぶ）と、を有し、ゲート端子がソース端子及びドレイン端子の一方に接続され、基板端子が基板電圧生成回路に接続されたトランジスタと、トランジスタのソース端子及びドレイン端子の一方に電気的に接続された容量素子と、を有し、トランジスタは、基板端子を介して第２の直流電圧が印加されることにより基板電圧の値が制御される半導体装置である。

なお、本発明の一において、比較部に接続され、基準電圧を生成し、基準電圧を比較部に出力するバイアス回路を有する構成とすることもできる。

本発明の一は、信号入力端子と、信号入力端子に接続され、信号入力端子から入力された信号から第１の直流電圧を生成する整流回路と、整流回路に接続され、整流回路から入力された第１の直流電圧と基準電圧の比較とを行う比較部と、比較部に接続された第１のスイッチと、整流回路に接続され、且つ第１のスイッチを介して信号入力端子に接続された基板電圧生成回路と、を有し、比較部における比較結果に従って第１のスイッチがオンになることにより、第１のスイッチを介して信号入力端子から入力された信号から第２の直流電圧を生成する基板電圧生成部と、比較部に接続された第２のスイッチと、第２のスイッチに接続されたバイアス回路と、を有し、整流回路は、少なくともゲート端子と、ソース端子と、ドレイン端子と、基板端子と、を有し、ゲート端子がソース端子及びドレイン端子の一方に電気的に接続され、基板端子が基板電圧生成回路に接続されたトランジスタと、トランジスタのソース端子及びドレイン端子の一方に電気的に接続された容量素子と、を有し、第２のスイッチは、トランジスタのソース端子及びドレイン端子の他方に接続され、バイアス回路は、トランジスタの基板端子に接続され、且つ第２のスイッチを介してトランジスタのソース端子及びドレイン端子の他方に接続され、比較部のおける比較結果に従って第２のスイッチがオンになることにより、第２のスイッチを介して整流回路から入力された信号から第３の直流電圧を生成し、トランジスタは、基板端子を介して第２の直流電圧または第３の直流電圧が印加されることにより基板電圧の値が制御される半導体装置である。

なお、本発明の一において、比較部に接続され、基準電圧を生成し、基準電圧を比較部に出力する第２のバイアス回路を有する構成とすることもできる。

なお、本発明において、信号入力端子に接続され、信号の送受信を行うアンテナを有する構成とすることもできる。

また、本発明において、トランジスタは、単結晶半導体層を有する構成とすることもできる。

また、本発明において、整流回路として半波倍圧整流回路を用いることもできる。半波倍圧整流回路は、入力された信号を倍圧整流することにより、入力された信号の電圧より高い電圧を生成する。

なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

なお、本書類（明細書、特許請求の範囲または図面など）におけるトランジスタは、ゲート端子、ソース端子、及びドレイン端子の少なくとも３つの端子を有し、ゲート端子とは、ゲート電極の部分（ゲートとなる領域、導電層、及び配線などを含む）または、ゲート電極と電気的に接続されている部分の一部のことを言う。また、ソース端子とは、ソース電極の部分（ソースとなる領域、導電層、及び配線などを含む）や、ソース電極と電気的に接続されている部分の一部のことを言う。また、ドレイン端子とは、ドレイン電極（ドレインとなる領域、導電層、及び配線などを含む）や、ドレイン電極と電気的に接続されている部分の一部のことを言う。

また、本書類（明細書、特許請求の範囲または図面など）におけるトランジスタのソース端子とドレイン端子は、トランジスタの構造や動作条件などによって変わるため、いずれがソース端子またはドレイン端子であるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲または図面など）においては、ソース端子及びドレイン端子から任意に選択した一方の端子をソース端子及びドレイン端子の一方と表記し、他方の端子をソース端子及びドレイン端子の他方と表記する。

また、本書類（明細書、特許請求の範囲または図面など）における容量素子は、一方の電極と、他方の電極の少なくとも２つの電極を有し、一方の電極の一部または全部を第１端子と表記し、他方の電極の一部または全部を第２端子と表記する。

本発明を用いることにより、半導体装置内において、装置内の素子が破壊されるような高周波信号が供給された場合であっても、装置内に必要以上の電圧がかからない半導体装置を提供することができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態において、同じ物を指し示す符号は異なる図面において共通とする。

（実施の形態１）
本実施の形態では、本発明の半導体装置における電源部の回路構成について図１を用いて説明する。

図１に示すように電源部は、整流回路１００と、電源回路１０１と、比較部１０２と、基板電圧生成部１０３と、バイアス回路１０７を有する。

整流回路１００は、信号入力端子である＋Ｖ端子から入力された信号を整流化、かつ平滑化することにより第１の直流電圧である直流電圧ＶＤＣを生成し、＋Ｖ’端子に出力する。

電源回路１０１は、＋Ｖ’端子から入力された直流電圧ＶＤＣを定電圧化することにより、電源電圧を生成し、＋Ｖ’’端子に出力する。

バイアス回路１０７は、＋Ｖ’端子から入力された直流電圧ＶＤＣより基準電圧Ｖ＿ＢＩＡＳを生成し、電源回路１０１及び比較部１０２に出力する。但し、電源回路１０１で基準電圧Ｖ＿ＢＩＡＳを生成する場合、または、基準電圧Ｖ＿ＢＩＡＳが必要無い場合は、バイアス回路１０７から基準電圧Ｖ＿ＢＩＡＳを電源回路１０１に出力しなくて良い。

比較部１０２は、比較回路１０４と、抵抗素子１０８及びトランジスタ群１０９と、を有する。抵抗素子１０８及びトランジスタ群１０９は、整流回路１００にて生成された直流電圧ＶＤＣを基に直流電圧ＶＤＣ’を生成し、比較回路１０４に出力する。ここで、直流電圧ＶＤＣ’を生成するためにトランジスタ群１０９を用いたが、トランジスタ群１０９を抵抗素子に置き換えることもできる。

比較回路１０４は、直流電圧ＶＤＣ’と基準電圧Ｖ＿ＢＩＡＳの大きさを比較し、その結果を基板電圧生成部１０３に出力する。

基板電圧生成部１０３は、基板電圧生成回路１０５及びスイッチ１０６を有する。スイッチ１０６は、比較回路１０４から入力される信号に応じてオンまたはオフが選択され、＋Ｖ端子と基板電圧生成回路１０５の導通または非導通が選択される。基板電圧生成回路１０５は、スイッチ１０６がオンの時、＋Ｖ端子と接続状態になり、＋Ｖ端子より基板電圧生成回路１０５に信号が入力される。基板電圧生成回路１０５は、＋Ｖ端子から入力された信号を、整流化、かつ平滑化することにより第２の直流電圧である直流電圧ＶＳＵＢを生成し、整流回路１００に出力する。スイッチ１０６がオフの時は、基板電圧生成回路１０５は、−Ｖ端子の電位と同じ値の電位を整流回路１００に出力する。

図１に示していないが、例えばアンテナから信号が供給される半導体装置では、＋Ｖ端子にはアンテナの＋端子が接続され、−Ｖ端子には、アンテナの−端子が接続される。

次に各回路の構成について説明する。

整流回路１００の構成について図２を用いて説明する。なお、本実施の形態において、第１のトランジスタ２０１及び第２のトランジスタ２０２をＮチャネル型トランジスタとして説明するが、各トランジスタにおけるゲート端子の接続先をソース端子及びドレイン端子の一方からソース端子及びドレイン端子の他方に変え、後述する基板電圧生成回路１０５の各トランジスタのゲート端子の接続先を逆にすることで、Ｐチャネル型トランジスタを用いることもできる。

整流回路１００の構成を図２に示す。整流回路１００は、ソース端子及びドレイン端子の一方が−Ｖ端子に接続された第１のトランジスタ２０１と、ソース端子及びドレイン端子の一方が第１のトランジスタ２０１のソース端子及びドレイン端子の他方に接続され、ソース端子及びドレイン端子の他方が＋Ｖ’端子に接続された第２のトランジスタ２０２と、第１端子が＋Ｖ端子に接続され、第２端子が第１のトランジスタ２０１のソース端子及びドレイン端子の他方、及び第２のトランジスタ２０２のソース端子及びドレイン端子の一方に接続された第１の容量素子２０３と、第１端子が第２のトランジスタ２０２のソース端子及びドレイン端子の他方及び＋Ｖ’端子に接続され、第２端子が第１のトランジスタ２０１のソース端子及びドレイン端子の一方及び−Ｖ端子に接続された第２の容量素子２０４と、を有する。

第１のトランジスタ２０１及び第２のトランジスタ２０２はそれぞれ、ゲート端子とソース端子及びドレイン端子の一方が接続される。

さらに、第１のトランジスタ２０１及び第２のトランジスタ２０２としては、例えば半導体基板を用いたトランジスタを適用することができる。半導体基板を用いた第１のトランジスタ及び第２のトランジスタ２０２の半導体層は、同じ半導体基板を用いて設けられ、それぞれのトランジスタの半導体層が素子分離層で分離されている。また、半導体基板を用いたトランジスタを適用した第１のトランジスタ２０１及び第２のトランジスタ２０２は、それぞれ独立に制御されるように設けられた基板端子を有し、第１のトランジスタ２０１及び第２のトランジスタ２０２の基板端子は、基板電圧生成回路１０５に接続される。

第１のトランジスタ２０１及び第２のトランジスタ２０２として、半導体基板を用いたトランジスタを適用した場合、半導体基板の活性層として機能する単結晶半導体層に、少なくとも第１乃至第３の不純物領域が設けられている。第１の不純物領域はソース領域であり、第２の不純物領域はドレイン領域であり、第３の不純物領域には電圧が印加される領域である。このトランジスタは、ゲートから活性層に第１の電圧が印加され、第３の不純物領域から活性層に第２の電圧が印加される。活性層に印加する第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第３の不純物領域を基板端子とよび、第３の不純物領域に印加される電圧を基板電圧とよぶことがある。

また、ＳＯＩ基板を用いた単結晶半導体膜を有するトランジスタも用いることができる。これにより、基板の一部に基板端子となる領域を設けることができ、さらには電気特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズの小さいトランジスタを製造することができる。

また、第１のトランジスタ２０１及び第２のトランジスタ２０２としては、活性層を間に挟んで、第１のゲート端子と第２のゲート端子が設けられているトランジスタを用いることができる。このトランジスタは、第１のゲート端子から活性層に第１の電圧が印加され、第２のゲート端子から活性層に第２の電圧が印加される。活性層に印加される第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第１のゲート端子と第２のゲート端子の一方を基板端子とよび、基板端子に印加される電圧を基板電圧とよぶことがある。基板電圧を制御できるトランジスタの例としては、例えば、基板にガラス基板、石英基板を用いることができ、半導体層に非晶質シリコン、多結晶シリコン、または微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどの非単結晶半導体膜を用いることができる。

さらに、第１のトランジスタ２０１及び第２のトランジスタ２０２の構造としては、ＭＯＳ型トランジスタ、接合型トランジスタなどを用いることができる。例えば、ＭＯＳ型トランジスタを用いた場合、上記半導体基板を適用することができ、高い移動度を得ることができるため、トランジスタのサイズを小さくすることができる。

電源回路１０１は、整流回路１００から入力された直流電圧を用いて、定電圧の電源電圧を生成する機能を有する。電源回路１０１としてはレギュレータなどを用いることができる。

次に比較部１０２の構成について図３を用いて説明する。なお、本実施の形態において、第１のトランジスタ４０２及び第２のトランジスタ４０３をそれぞれＰチャネル型トランジスタ及びＮチャネル型トランジスタとして説明する。

また、トランジスタ群４０１は、Ｎチャネル型トランジスタとして説明するが、各トランジスタにおけるゲート端子の接続先をソース端子及びドレイン端子の一方からソース端子及びドレイン端子の他方に変えることによりＰチャネル型トランジスタを用いることもできる。

図３に示すように比較部１０２は、任意の数のトランジスタを有するトランジスタ群４０１（図１におけるトランジスタ群１０９に相当）と、ゲート端子がトランジスタ群４０１に接続され、ソース端子及びドレイン端子の一方がスイッチ１０６に接続され、ソース端子及びドレイン端子の他方が＋Ｖ’端子に接続された第１のトランジスタ４０２と、ゲート端子がバイアス回路１０７に接続され、ソース端子及びドレイン端子の一方が第１のトランジスタ４０２のソース端子及びドレイン端子の一方に接続され、ソース端子及びドレイン端子の他方がトランジスタ群４０１及び−Ｖ端子に接続された第２のトランジスタ４０３と、一端がトランジスタ群４０１の一端及び第１のトランジスタのゲート端子に接続され、他端が＋Ｖ’端子に接続された抵抗素子４０４（図１における抵抗素子１０８に相当）とを有する。なお、トランジスタ群４０１における各トランジスタは、それぞれゲート端子がソース端子及びドレイン端子の一方に接続される。また、第１のトランジスタ４０２のゲート端子とトランジスタ群４０１の一端と抵抗素子４０４の一端の接続点をノードｐとし、第１のトランジスタ４０２のソース端子及びドレイン端子の一方と、第２のトランジスタ４０３のソース端子及びドレイン端子の一方及び図１におけるスイッチ１０６の接続点をノードｑとする。

なお、比較部１０２は、別の構成を適用することもできる。比較部１０２の別の構成について図４（ａ）、及び図４（ｂ）を用いて説明する。

例えば比較部１０２は、図４（ａ）に示すように、＋Ｖ’端子と比較回路１０４の入力端子との間に抵抗素子１０８を有する構成や、図４（ｂ）に示すように抵抗素子１０８とトランジスタ群１０９を設けない構成とすることもできる。外部から入力されると、素子に電流が流れる。素子に流れる電流量と素子の負担とは比例しており、各構成を適宜選択して用いることにより、素子に流れる電流の大きさに応じて、素子の負担を軽減して比較動作を行うことができる。

バイアス回路１０７は、基準電圧Ｖ＿ＢＩＡＳを生成し、比較部１０２に入力する機能を有する。なお、電源回路１０１にて基準電圧Ｖ＿ＢＩＡＳが必要な場合、電源回路１０１内にバイアス回路１０７を設けても良く、その場合、バイアス回路１０７から基準電圧Ｖ＿ＢＩＡＳを入力することで回路の簡略化ができる。

次に基板電圧生成回路１０５の構成について説明する。なお、本実施の形態では、第１のトランジスタ３０１及び第２のトランジスタ３０２をＮチャネル型トランジスタとして説明するが、各トランジスタにおけるゲート端子の接続先をソース端子及びドレイン端子の他方からソース端子及びドレイン端子の一方に変えることによりＰチャネル型トランジスタを用いることもできる。

基板電圧生成回路１０５の構成について図５に示す。基板電圧生成回路１０５は、ソース端子及びドレイン端子の一方が−Ｖ端子に接続された第１のトランジスタ３０１と、ソース端子及びドレイン端子の一方が第１のトランジスタ３０１のソース端子及びドレイン端子の他方に接続され、ソース端子及びドレイン端子の他方が図１における整流回路１００に接続された第２のトランジスタ３０２と、第１端子が図１におけるスイッチ１０６に接続され、第２端子が第１のトランジスタ３０１のソース端子及びドレイン端子の他方、及び第２のトランジスタ３０２のソース端子及びドレイン端子の一方に接続された第１の容量素子３０３と、第１端子が第２のトランジスタ３０２のソース端子及びドレイン端子の他方に接続され、第２端子が第１のトランジスタ３０１のソース端子及びドレイン端子の一方に接続された第２の容量素子３０４と、一端が第２のトランジスタ３０２のソース端子及びドレイン端子の他方及び第２の容量素子３０４の第１端子に接続され、他端が第２のトランジスタ３０２のソース端子及びドレイン端子の一方及び第２の容量素子３０４の第２端子に接続された抵抗素子３０５と、一端が第１の容量素子３０３の第１端子に接続され、他端が第１のトランジスタ３０１のソース端子及びドレイン端子の一方に接続された抵抗素子３０６と、を有する。また、第１のトランジスタ３０１及び第２のトランジスタ３０２は、それぞれゲート端子とソース端子及びドレイン端子の他方が接続され、また、基板端子は、それぞれ−Ｖ端子に接続される。

スイッチ１０６としては、特定のものに限定されず、例えば、電気的スイッチや機械的なスイッチなど、電流の流れを制御できるものであれば用いることができる。例えば、スイッチとして、トランジスタ（例えば、接合型トランジスタ、ＭＯＳトランジスタなど）を用いることができる。基板電圧生成回路１０５は、スイッチ１０６を介して図１における＋Ｖ端子に接続される。

次に本実施の形態の電源部における動作について説明する。

アンテナから受信された信号は、＋Ｖ、−Ｖ端子に入力される。

なお本実施の形態では、説明を分かり易くするために、−Ｖ端子の信号を基準として、一定とした場合の＋Ｖ端子の信号に対する動作の説明をする。アンテナから信号が供給される半導体装置では、主に入力信号は差動信号の場合がある。差動信号とは、一対の信号線を用い、一対の信号線のそれぞれに互いに逆位相の信号を伝送し、それぞれの信号線の信号の値を足し合わせることで生成される信号である。入力信号が差動信号であっても、基準とする信号が一定か否かの違いだけであるため、本実施の形態では適応可能である。

まず基板端子の電位が−Ｖ端子の電位と同じ場合の整流回路１００の動作について、図２を用いて説明する。

＋Ｖ端子から入力された信号（以下第１の入力信号という）は、第１のトランジスタ２０１のソース端子及びドレイン端子の他方に入力される。第１のトランジスタ２０１は、ソース端子及びドレイン端子の他方に入力された第１の入力信号の電位がソース端子及びドレイン端子の一方の電位より小さい場合にオンとなり、大きい場合はオフとなるため、第１の入力信号を整流化する。第１のトランジスタ２０１は、整流化された信号を第１の容量素子２０３に出力する。第１の容量素子２０３は、入力された信号を平滑化し、平滑化された信号に＋Ｖ端子から入力された第１の入力信号を加えた信号（以下第２の入力信号という）を第２のトランジスタ２０２のソース端子及びドレイン端子の一方に出力する。第２のトランジスタ２０２は、ソース端子及びドレイン端子の一方に入力された第２の入力信号の電位がソース端子及びドレイン端子の他方の電位より大きい場合にオンとなり、小さい場合はオフとなるため、第２の入力信号を整流化する。第２のトランジスタ２０２は、整流化された第２の入力信号を第２の容量素子２０４に出力する。第２の容量素子２０４では、第２のトランジスタ２０２から入力された整流化された第２の入力信号が平滑化され、平滑化された第２の入力信号は、直流電圧ＶＤＣとして比較部１０２に入力される。

以上のように、電源部において、アンテナから入力された信号を整流回路１００により整流化、平滑化することによって直流電圧ＶＤＣを生成する。

なお、本実施の形態における整流回路１００は、半波倍圧整流回路であり、＋Ｖ端子から入力された第１の入力信号に第１の容量素子により平滑化された信号を加えた信号が第２の入力信号として整流化、平滑化されるため、出力される直流電圧ＶＤＣを入力信号より高くすることができる。また、このときの直流電圧ＶＤＣは正の値となる。

なお、倍圧整流回路の出力である直流電圧ＶＤＣを求める理論式は、整流回路１００に入力される電圧をＶＩＮとし、整流回路１００を構成するトランジスタのしきい値電圧をＶｔｈとすると、式（１）で表される。

ＶＤＣ＝２Ｎ（ＶＩＮ−Ｖｔｈ） （１）

式（１）でＮは倍圧整流回路の段数を表す。このとき、２つのトランジスタと２つの容量素子を用いた倍圧整流回路の構成を１段とすると、図２に示す整流回路１００は、１段構成なので、Ｎ＝１となる。

従って、高い直流電圧ＶＤＣ得るために、整流回路１００として、半波４倍圧整流回路や、半波６倍圧整流回路等を用いることができる。また、その他に全波整流回路を用いることもできる。

次に比較部１０２の動作について図３を用いて説明する。比較部１０２は、整流回路１００から直流電圧ＶＤＣが入力され、バイアス回路１０７から基準電圧Ｖ＿ＢＩＡＳが入力される。ここで、直流電圧ＶＤＣは、式（１）により、入力電圧ＶＩＮが高くなればなるほど、高くなることがわかる。言い換えると、アンテナから供給される電力が増えれば増えるほど、直流電圧ＶＤＣも高くなる。

まず、トランジスタ群４０１と抵抗素子４０４の動作について説明する。トランジスタ群４０１と抵抗素子４０４は、直流電圧ＶＤＣから直流電圧ＶＤＣ’を生成する。直流電圧ＶＤＣ’は、抵抗素子４０４の抵抗値とトランジスタ群４０１を抵抗と見なした場合の抵抗値の和に対するトランジスタ群４０１の抵抗値の割合と直流電圧ＶＤＣの積によって決まる。

そのため、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合は、トランジスタ群４０１はオフの状態となる。このとき、トランジスタ群４０１は、抵抗素子４０４に対し、非常に大きな抵抗と見なせるため、直流電圧ＶＤＣ’は、直流電圧ＶＤＣとほぼ同じ電位となる。

一方、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合は、トランジスタ群４０１はオンの状態となる。このとき、トランジスタ群４０１は、抵抗素子４０４と同等、もしくは、それよりも小さな抵抗と見なせるため、直流電圧ＶＤＣ’も小さくなる。直流電圧ＶＤＣが高くなっていくと、直流電圧ＶＤＣと、生成される直流電圧ＶＤＣ’との電位差が大きくなる。

ここで、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合というのは、アンテナから供給される電力が適切である場合である。直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合というのは、アンテナから供給される電力が高く、素子の劣化、破壊や、動作不良を引き起こすおそれのある場合である。

なお、図３においてトランジスタ群４０１のトランジスタの数は３つの場合について説明しているが、これに限定されず、トランジスタ群４０１のトランジスタの数を変えることでトランジスタ群４０１の全てのトランジスタがオンの状態になる値を変えることができるので、素子の劣化、破壊や、動作不良を考慮して、トランジスタ群４０１におけるトランジスタのしきい値電圧を設定することができる。

続いて、比較回路１０４の動作について図３を用いて説明する。直流電圧ＶＤＣがトランジスタの全てのトランジスタがオフの状態になる値の場合は、前述の通り、直流電圧ＶＤＣ’は、直流電圧ＶＤＣとほぼ同じ電位となり、比較回路１０４に入力され、第１のトランジスタ４０２はオフとなる。基準電圧Ｖ＿ＢＩＡＳは、常にバイアス回路１０７から比較回路１０４に入力されているので、第２のトランジスタ４０３は、オンの状態になっている。
そのためノードｑは、−Ｖ端子の電位とほぼ同じ電位になっており、図１のスイッチ１０６におけるノードｑに接続された端子は、−Ｖ端子の電位とほぼ同じ電位になる。

一方、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合は、前述の通り、トランジスタ群４０１の各トランジスタのしきい値電圧と直流電圧ＶＤＣの関係に応じて直流電圧ＶＤＣ’は変化する。第１のトランジスタ４０２は、直流電圧ＶＤＣ’が小さくなるとオンする。第１のトランジスタ４０２を流れる電流量は、直流電圧ＶＤＣ’を小さくしていくと多くなる。第２のトランジスタ４０３は、常にオンの状態なので、常にある一定の電流が流れる。ここで、ノードｑの電位は、第１のトランジスタ４０２と第２のトランジスタ４０３に流れる電流量によって決まり、第１のトランジスタ４０２に流れる電流量が、第２のトランジスタ４０３に流れる電流量より多くなれば、ノードｑの電位は高くなる。つまり、直流電圧ＶＤＣ’が小さくなるほどノードｑの電位は高くなる。さらに言うと、直流電圧ＶＤＣが高くなればなるほど、ノードｑの電位は高くなる。この電位は、図１のスイッチ１０６におけるノードｑに接続された端子に出力される。

次に基板電圧生成部１０３を構成する基板電圧生成回路１０５及びスイッチ１０６の動作について図１及び図５を用いて説明する。ここでは、スイッチ１０６を、Ｎチャネル型トランジスタとして説明を行う。また、ソース端子及びドレイン端子の一方を＋Ｖ端子に接続し、ソース端子及びドレイン端子の他方を−Ｖ端子に接続し、ゲート端子は、比較部１０２に接続される。

直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合は、スイッチ１０６は、ノードｑの電位により、ノードｑに接続されたゲート端子が−Ｖ端子の電位となり、ソース端子及びドレイン端子の他方に抵抗素子３０６を介して−Ｖ端子の電位が伝達されるため、オフとなる。このとき、整流回路１００に出力される電圧は、抵抗素子３０５を介して−Ｖ端子の電位と同じ値になる。このとき、抵抗素子３０５及び抵抗素子３０６の抵抗値は、基板電圧生成時に影響しない程度に大きな値であることが望ましい。

一方、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合は、前述の通り、スイッチ１０６のゲート端子にノードｑの電位が入力され、ソース端子及びドレイン端子の他方に抵抗素子３０６を介し−Ｖ端子の電位が伝達されるため、スイッチ１０６はオンとなる。そのため、＋Ｖ端子より外部から入力された信号（第１の入力信号）は、基板電圧生成回路１０５に入力される。

ここで、スイッチ１０６がオンすることで、外部から入力された信号は、整流回路１００及び基板電圧生成回路１０５に供給される。その場合、整流回路１００のみに供給されていた場合よりも基板電圧生成回路１０５に供給される分、整流回路１００に供給される電力が減るため、整流回路１００を構成する素子への負荷が軽減される。

また、式（１）により、アンテナからの供給電力が減るという事は、入力電圧ＶＩＮが小さくなるため、整流回路１００が生成する直流電圧ＶＤＣも低くなる。

ここで、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値である可能性もあるが、これでも直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合、基板電圧生成回路１０５は、以下のような動作をする。

基板電圧生成回路１０５は、整流回路１００とは、第１のトランジスタ３０１と第２のトランジスタ３０２の基板端子の接続先と、ゲート端子の接続先が違い、抵抗素子３０５、３０６が追加されている点で異なる。また、ゲート端子の接続先が、ソース端子及びドレイン端子の一方ではなく、ソース端子及びドレイン端子の他方であるので、この場合の基板電圧生成回路１０５の出力である直流電圧ＶＳＵＢは、−Ｖ端子の電位より低くなる。直流電圧ＶＳＵＢを求める理論式は、基板電圧生成回路１０５に入力される電圧をＶＩＮ’とし、その回路を構成するトランジスタのしきい値電圧をＶｔｈとすると、式（２）で表される。

−ＶＳＵＢ＝−２Ｎ（ＶＩＮ’−Ｖｔｈ） （２）

式（２）でＮは倍圧整流回路の段数を表す。このとき、２つのトランジスタと２つの容量素子を用いた倍圧整流回路の構成を１段とすると、図５に示す基板電圧生成回路１０５は、１段構成なので、Ｎ＝１となる。

基板電圧生成回路１０５で生成された直流電圧ＶＳＵＢは、図２における整流回路１００の第１のトランジスタ２０１及び第２のトランジスタ２０２の基板端子に出力される。

再び、整流回路１００の動作について図２を用いて説明する。ここで、基板端子の電位は、−Ｖ端子の電位より低くなっている。これは、前述した通り、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合に、比較回路１０４のノードｑの電位が高くなり、スイッチ１０６がオンになるからである。すると、基板電圧生成回路１０５から−Ｖ端子より低い直流電圧ＶＳＵＢが整流回路１００に出力される。

一方、整流回路１００の、基板端子の電位が−Ｖ端子の電位と同じまたはそれに近い値である場合、つまり直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合であり、アンテナから供給される電力が適切である場合は、スイッチ１０６がオフの状態で、基板電圧生成回路１０５から−Ｖ端子と同じまたはそれに近い値である直流電圧ＶＳＵＢが整流回路１００に出力される。

整流回路１００における第１のトランジスタ２０１及び第２のトランジスタ２０２では、基板端子に入力された直流電圧ＶＳＵＢを基板電圧として、基板電圧に従ってそれぞれのトランジスタのしきい値電圧Ｖｔｈが制御される。例えば第１のトランジスタ２０１及び第２のトランジスタ２０２がＮチャネル型トランジスタの場合、基板電圧を低くすることにより、しきい値電圧Ｖｔｈを高く、また、基板電圧を高くすることにより、しきい値電圧Ｖｔｈを低くすることができる。あるいは、Ｐチャネル型トランジスタの場合、基板電圧を低くすることにより、しきい値電圧Ｖｔｈ’を低く、また、基板電圧を高くすることにより、しきい値電圧Ｖｔｈ’を高くすることができる。

整流回路１００における第１のトランジスタ２０１及び第２のトランジスタ２０２の基板電圧は通常の値（供給される電力が適切であるときの値）より低くなるため、第１のトランジスタ２０１及び第２のトランジスタ２０２のしきい値電圧Ｖｔｈは高くなる。しきい値電圧Ｖｔｈと整流回路１００の出力である直流電圧ＶＤＣの関係は、式（１）の通りであるため、第１のトランジスタ２０１及び第２のトランジスタ２０２のしきい値電圧Ｖｔｈが高くなると、直流電圧ＶＤＣが低くなる。

以上のように、素子が破壊されるような高周波信号が供給された場合であっても、整流回路１００に供給される電力を分配することができる。さらに、整流回路１００における第１のトランジスタ２０１及び第２のトランジスタ２０２のしきい値電圧を上昇させることにより、整流回路１００における出力電圧を低下させることができる。そのため直流電圧ＶＤＣが大きくなるのを抑えることができる。

本実施の形態の構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化した状態で、素子が破壊されるような高周波信号が入力され、回路内に大電流が流れた場合であっても、整流回路に設けたトランジスタのしきい値電圧を制御することにより、半導体装置の内部の回路に必要以上の電圧がかからないようにすることができる。したがって、半導体装置の内部の回路を構成する素子を劣化または破壊してしまうことなく、正常に動作させることのできる半導体装置を提供できる。

（実施の形態２）
本実施の形態では、上記実施の形態１の図１において説明した電源部における整流回路１００及び基板電圧生成回路１０５が別の構成である場合について説明する。なお、整流回路１００と、基板電圧生成回路１０５以外の各回路の構成は、上記実施の形態１と同じであるため、実施の形態１で述べた説明を援用する。

まず、整流回路１００の別の構成について説明する。なお、本実施の形態において、第１のトランジスタ２０１’及び第２のトランジスタ２０２’をＮチャネル型トランジスタとして説明するが、各トランジスタにおけるゲート端子の接続先をソース端子及びドレイン端子の一方からソース端子及びドレイン端子の他方に変え、後述する基板電圧生成回路１０５の各トランジスタのゲート端子の接続先をソース端子及びドレイン端子の他方からソース端子及びドレイン端子の一方に変えることで、Ｐチャネル型トランジスタを用いることもできる。

整流回路１００の構成について図６に示す。整流回路１００は、ソース端子及びドレイン端子の一方が−Ｖ端子に接続された第１のトランジスタ２０１’と、ソース端子及びドレイン端子の一方が第１のトランジスタ２０１’のソース端子及びドレイン端子の他方に接続され、ソース端子及びドレイン端子の他方が＋Ｖ’端子に接続された第２のトランジスタ２０２’と、第１端子が＋Ｖ端子に接続され、第２端子が第１のトランジスタ２０１’のソース端子及びドレイン端子の他方、及び第２のトランジスタ２０２’のソース端子及びドレイン端子の一方に接続された第１の容量素子２０３’と、第１端子が第２のトランジスタ２０２’のソース端子及びドレイン端子の他方及び＋Ｖ’端子に接続され、第２端子が第１のトランジスタ２０１’のソース端子及びドレイン端子の一方及び−Ｖ端子に接続された第２の容量素子２０４’と、を有する整流回路１００の第１のトランジスタ２０１’及び第２のトランジスタ２０２’として、半導体基板を用いたトランジスタを適用した場合、第１のトランジスタ２０１’及び第２のトランジスタ２０２’は、それぞれ独立に制御されるように設けられた基板端子を有し、第１のトランジスタ２０１’の基板端子は、図１における基板電圧生成回路１０５に接続され、第２のトランジスタ２０２’の基板端子は、−Ｖ端子に接続される。

第１のトランジスタ２０１’及び第２のトランジスタ２０２’として、半導体基板を用いたトランジスタを適用した場合、半導体基板の活性層として機能する単結晶半導体層に、少なくとも第１乃至第３の不純物領域が設けられている。第１の不純物領域はソース領域であり、第２の不純物領域はドレイン領域であり、第３の不純物領域には電圧が印加される領域である。このトランジスタは、ゲートから活性層に第１の電圧が印加され、第３の不純物領域から活性層に第２の電圧が印加される。活性層に印加する第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第３の不純物領域を基板端子とよび、第３の不純物領域に印加される電圧を基板電圧とよぶことがある。

また、第１のトランジスタ２０１’及び第２のトランジスタ２０２’は、ゲート端子とソース端子及びドレイン端子の一方がそれぞれ接続される。

また、ＳＯＩ基板を用いた単結晶半導体膜を有するトランジスタも用いることができる。これにより、基板の一部に基板端子となる領域を設けることができ、さらには電気特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイズの小さいトランジスタを製造することができる。

さらに第１のトランジスタ２０１’及び第２のトランジスタ２０２’としては、活性層を間に挟んで、第１のゲート端子と第２のゲート端子が設けられているトランジスタを用いることができる。このトランジスタは、第１のゲート端子から活性層に第１の電圧が印加され、第２のゲート端子から活性層に第２の電圧が印加される。活性層に印加される第１の電圧と第２の電圧の電圧値を制御することにより、トランジスタのしきい値電圧を制御することができる。なお、第１のゲート端子と第２のゲート端子の一方を基板端子とよび、基板端子に印加される電圧を基板電圧とよぶことがある。第１のゲート端子と第２のゲート端子が設けられているトランジスタの例としては、例えば、基板にガラス基板、石英基板を用いることができ、半導体層に非晶質シリコン、多結晶シリコン、または微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどの非単結晶半導体膜を用いた構成のものを用いることができる。

さらに、第１のトランジスタ２０１’及び第２のトランジスタ２０２’の構造としては、ＭＯＳ型トランジスタ、接合型トランジスタなどを用いることができる。例えば、ＭＯＳ型トランジスタを用いることにより、上記半導体基板を用いることができ、高い移動度を得ることができるため、トランジスタのサイズを小さくすることができる。

次に基板電圧生成回路１０５の別の構成について説明する。なお、本実施の形態では、第１のトランジスタ３０１’、第２のトランジスタ３０２’、及びスイッチ１０６をＮチャネル型トランジスタとして説明するが、各トランジスタにおけるゲート端子の接続先をソース端子及びドレイン端子の一方からソース端子及びドレイン端子の他方に変えることによりＰチャネル型トランジスタを用いることもできる。

基板電圧生成回路１０５の構成を図７に示す。基板電圧生成回路１０５は、ソース端子及びドレイン端子の一方が−Ｖ端子に接続された第１のトランジスタ３０１’と、ソース端子及びドレイン端子の一方が第１のトランジスタ３０１’のソース端子及びドレイン端子の他方に接続され、ソース端子及びドレイン端子の他方が図１における整流回路１００に接続された第２のトランジスタ３０２’と、第１端子が図１におけるスイッチ１０６に接続され、第２端子が第１のトランジスタ３０１’のソース端子及びドレイン端子の他方、及び第２のトランジスタ３０２’のソース端子及びドレイン端子の一方に接続された第１の容量素子３０３’と、第１端子が第２のトランジスタ３０２’のソース端子及びドレイン端子の他方に接続され、第２端子が第１のトランジスタ３０１’のソース端子及びドレイン端子の一方に接続された第２の容量素子３０４’と、一端が第２のトランジスタ３０２’のソース端子及びドレイン端子の他方及び第２の容量素子３０４’の第１端子に接続され、他端が第１のトランジスタ３０１’のソース端子及びドレイン端子の一方及び第２の容量素子３０４’の第２端子に接続された抵抗素子３０５’と、一端が第１の容量素子３０３’の第１端子に接続され、他端が第１のトランジスタ３０１’のソース端子及びドレイン端子の一方に接続された抵抗素子３０６’と、を有する。また、第１のトランジスタ３０１’及び第２のトランジスタ３０２’のそれぞれのゲート端子は、ソース端子及びドレイン端子の一方に接続され、また、第１のトランジスタ３０１’及び第２のトランジスタ３０２’の基板端子は、それぞれ−Ｖ端子に接続される。

次に本実施の形態における電源部の動作について説明する。但し、第１の直流電圧である直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合、つまり、アンテナから供給される電力が適切である場合の動作は、実施の形態１と同じであるため、実施の形態１で述べた説明を援用する。よって、ここでは、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合、つまり、アンテナから供給される電力が高い場合について説明する。

外部から受信した信号は、信号入力端子である＋Ｖ、−Ｖ端子から整流回路１００に入力される。

なお本実施の形態では、説明を分かり易くするために、―Ｖ端子の信号を基準として、一定とした場合の＋Ｖ端子の信号に対する動作の説明をする。アンテナから信号が供給される半導体装置では、入力信号は差動信号の場合があるが、基準とする信号が一定か否かの違いだけであるため、入力信号が差動信号であっても、本実施の形態は適応可能である。

まず、基板電圧生成回路１０５の動作について図１及び図７を用いて説明する。

直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合は、前述の通り、スイッチ１０６のゲート端子にノードｑの電位が入力され、さらにソース端子及びドレイン端子の他方に抵抗素子３０６を介し−Ｖ端子の電位が伝達されるため、スイッチ１０６はオンとなる。そのため、＋Ｖ端子より外部から入力された信号（第１の入力信号）は、基板電圧生成回路１０５に入力される。

ここで、スイッチ１０６がオンすることで、外部から入力された信号は、整流回路１００及び基板電圧生成回路１０５に供給される。その場合、整流回路１００のみに供給されていた場合よりも基板電圧生成回路１０５に供給される分、整流回路１００に供給される電力が減るため、整流回路１００を構成する素子への負荷が軽減される。

また、式（１）より、アンテナからの供給電力が減るという事は、入力電圧ＶＩＮが小さくなるため、整流回路１００が生成する直流電圧ＶＤＣも低くなる。

ここで、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値である可能性もあるが、これでも、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合、基板電圧生成回路１０５は、以下の動作をする。

基板電圧生成回路１０５は、整流回路１００とほぼ同じ構成をしているが、第１のトランジスタ３０１’と第２のトランジスタ３０２’の基板端子の接続先が異なり、また抵抗素子３０５’、３０６’が追加されている。ゲート端子の接続先が、ソース端子及びドレイン端子の一方であるので、この場合の基板電圧生成回路１０５の出力である直流電圧ＶＳＵＢは、−Ｖ端子の電位より高くなる。直流電圧ＶＳＵＢを求める理論式は、基板電圧生成回路１０５に入力される電圧をＶＩＮ’とし、その回路を構成するトランジスタのしきい値電圧をＶｔｈとすると、式（３）で表される。

ＶＳＵＢ＝２Ｎ（ＶＩＮ’−Ｖｔｈ） （３）

式（３）でＮは倍圧整流回路の段数を表すので、このとき、２つのトランジスタと２つの容量素子を用いた倍圧整流回路の構成を１段とすると、図５に示す基板電圧生成回路１０５は、１段構成なので、Ｎ＝１となる。

基板電圧生成回路１０５で生成された第２の直流電圧である直流電圧ＶＳＵＢは、図１及び図７における整流回路１００の第１のトランジスタ２０１’の基板端子に出力される。

続いて、整流回路１００の動作について図６を用いて説明する。ここで、基板端子の電位は、−Ｖ端子の電位より高くなっている。これは、前述した通り、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合、比較回路１０４のノードｑの電位が高くなり、スイッチ１０６がオンになるからである。すると、基板電圧生成回路１０５より−Ｖ端子より高い直流電圧ＶＳＵＢが出力され、整流回路１００に入力される。

整流回路１００における第１トランジスタ２０１’では、基板端子に入力された直流電圧ＶＳＵＢを基板電圧として、基板電圧に従ってトランジスタのしきい値電圧Ｖｔｈが制御される。例えば第１のトランジスタ２０１’がＮチャネル型トランジスタの場合、基板電圧を低くすることにより、しきい値電圧Ｖｔｈを高く、また、基板電圧を高くすることにより、しきい値電圧Ｖｔｈを低くすることができる。逆に、Ｐチャネル型トランジスタの場合、基板電圧を低くすることにより、しきい値電圧Ｖｔｈ’を低く、また、基板電圧を高くすることにより、しきい値電圧Ｖｔｈ’を高くすることができる。

整流回路１００における第１のトランジスタ２０１’の基板電圧は通常の値（供給される電力が適切であるときの値）より高くなるため、第１のトランジスタ２０１’のしきい値電圧Ｖｔｈは低くなる。第１のトランジスタ２０１’のしきい値電圧Ｖｔｈがマイナスまで低くなっていくと、第１のトランジスタ２０１’のオフの動作ができなくなり、常にオンの状態となり、常に電流が流れるようになってしまう。このようになると、第１のトランジスタ２０１’の整流機能は失われ、抵抗素子と同じ動作しかできなくなる。整流回路１００としては、倍圧をすることができなくなり、半波整流回路のような動作となる。半波整流回路は、入力される電圧をＶＩＮとし、出力を直流電圧ＶＤＣとした場合、式（４）の通りになる。ここで、入力電圧をＶＩＮとし、その回路を構成するＭＯＳトランジスタのしきい値電圧をＶｔｈとする。

ＶＤＣ＝（ＶＩＮ−Ｖｔｈ） （４）

そのため、整流回路１００において、第１のトランジスタ２０１のしきい値電圧Ｖｔｈが通常の値（供給される電力が適切であるときの値）よりも非常に低くなると、直流電圧ＶＤＣも低くなる。

なお、整流回路１００としては、半波４倍圧整流回路、半波６倍圧整流回路、または全波整流回路を用いることもできる。

以上のように、素子が破壊されるような高周波信号が供給された場合に、整流回路１００に供給される電力を分配することができる。さらに、整流回路１００における第１のトランジスタ２０１のしきい値電圧を降下させることにより、第１のトランジスタ２０１において整流動作が行われなくなるため、直流電圧ＶＤＣが大きくなるのを抑えることができる。

本実施の形態の構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、素子が破壊されるような高周波信号が回路内に供給されてしまった場合であっても、整流回路に設けたトランジスタのしきい値電圧を制御することにより、内部回路に必要以上の電圧がかからないようにすることができる。したがって、内部の各回路を構成する素子を劣化または破壊してしまうことなく、正常に動作させることのできる半導体装置を提供できる。

（実施の形態３）
本実施の形態では、上記実施の形態１の図１において説明した電源部の別の構成について説明する。なお、この構成における整流回路１００は、実施の形態２の回路構成と同じであるため、実施の形態２で述べた説明を援用し、それ以外の各回路の構成は、上記実施の形態１と同じであるため、実施の形態１で述べた説明を援用する。

本実施の形態では、本発明の半導体装置における電源部の回路構成について図８を用いて説明する。

図８に示すように電源部は、整流回路１００と、電源回路１０１と、比較部１０２と、バイアス回路１０７と、を有する。整流回路１００は、信号入力端子である＋Ｖ端子から入力された信号を整流化、かつ平滑化することにより第１の直流電圧である直流電圧ＶＤＣを生成し、＋Ｖ’端子に出力する。電源回路１０１は、＋Ｖ’端子から入力された直流電圧ＶＤＣを定電圧化し、電源電圧を生成し、＋Ｖ’’端子に出力する。バイアス回路１０７は、＋Ｖ’端子から入力された直流電圧ＶＤＣより基準電圧Ｖ＿ＢＩＡＳを生成し、電源回路１０１及び比較部１０２に出力する。但し、電源回路１０１で基準電圧Ｖ＿ＢＩＡＳを生成する場合、もしくは、基準電圧Ｖ＿ＢＩＡＳが必要無い場合は、バイアス回路１０７から基準電圧Ｖ＿ＢＩＡＳを電源回路１０１に出力する必要はない。比較部１０２は、比較回路１０４と、抵抗素子１０８及びトランジスタ群１０９を有する。抵抗素子１０８及びトランジスタ群１０９は、整流回路１００にて生成された直流電圧ＶＤＣを基に直流電圧ＶＤＣ’を生成し、比較回路１０４に出力する。ここで、直流電圧ＶＤＣ’を生成するためにトランジスタ群１０９を用いたが、抵抗素子に置き換えることもできる。比較回路１０４は、直流電圧ＶＤＣ’と基準電圧Ｖ＿ＢＩＡＳの大きさを比較し、その結果を直流電圧ＶＳＵＢとして整流回路１００に出力する。

図８に示していないが、アンテナから信号が供給される半導体装置では、＋Ｖ端子にはアンテナの＋端子が接続され、−Ｖ端子には、アンテナの−端子が接続される。

各回路の構成については、上記実施の形態１および実施の形態２と同じであるため、実施の形態１及び実施の形態２で述べた説明を援用する。

次に本実施の形態における電源部の動作について説明する。

アンテナから受信された信号は、＋Ｖ、−Ｖ端子に入力される。

なお本実施の形態では、説明を分かり易くするために、―Ｖ端子の信号を基準として、一定とした場合の＋Ｖ端子の信号に対する動作の説明をする。実際は、無線タグのようなアンテナから信号が供給される半導体装置では、主に、入力信号は差動信号の場合があるが、基準とする信号が一定か否かの違いだけであるため、入力信号が差動信号であっても、本実施の形態は適応可能である。

本実施の形態における電源部の動作について図６及び図８を用いて説明する。実施の形態２における電源部の動作と比較して、整流回路１００の直流電圧ＶＳＵＢを基板電圧生成回路１０５で生成する代わりに、比較回路１０４で生成する点が異なる。本実施の形態では、実施の形態１乃至２において、比較回路１０４が、スイッチ１０６をオン、オフするためであった信号を直流電圧ＶＳＵＢとして整流回路１００に入力する。

まず、アンテナから供給される電力が適切である場合の動作についてだが、これは、前述した通り、整流回路１００の出力である、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合である。この場合、直流電圧ＶＤＣと直流電圧ＶＤＣ’の関係より第１のトランジスタ４０２はオフなので、ノードｑは、−Ｖ端子と同じ電圧となり、ノードｑの電位は、第２の直流電圧である直流電圧ＶＳＵＢとして整流回路１００に出力される。直流電圧ＶＳＵＢが−Ｖ端子と同じかそれに近い電位の場合、一定の入力電圧ＶＩＮが入力される整流回路１００では、整流回路１００を構成するトランジスタのしきい値電圧は変化しないので、出力電圧である直流電圧ＶＤＣも一定の値から変化しない。

一方、ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合の動作についてだが、これは、前述してきた通り、整流回路１００の出力である、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合の動作である。この場合、直流電圧ＶＤＣ’は、トランジスタ群４０１と抵抗素子４０４により、直流電圧ＶＤＣより低くなり第１のトランジスタ４０２がオンする。直流電圧ＶＤＣが高くなっていくと、直流電圧ＶＤＣと生成されるＶＤＣ’との電位差は大きくなるので、第１のトランジスタ４０２の電流量は増える。ノードｑの電位は、第１のトランジスタ４０２と第２のトランジスタ４０３の電流量の大きさによって変化し、第２のトランジスタ４０３の電流量が多い場合は、−Ｖ端子と同じかそれに近い電位となるが、逆の場合は、電位が上がる。そのため、直流電圧ＶＤＣの大きさにより、ノードｑの電位が変化する。ノードｑの電位は、直流電圧ＶＳＵＢとして整流回路に出力される。

比較回路１０４より、−Ｖ端子より高い電位が整流回路１００の直流電圧ＶＳＵＢに入力されると、第１のトランジスタ２０１’の基板電圧が高くなるため、しきい値電圧Ｖｔｈは低くなる。第１のトランジスタ２０１’のしきい値電圧Ｖｔｈがマイナスまで低くなっていくと、第１のトランジスタ２０１’は、オフの動作ができなくなり、常にオンの状態となり、常に電流が流れるようになってしまう。このようになると、第１のトランジスタ２０１’の整流機能は失われ、抵抗として見なすことができる。整流回路１００としては、倍圧をすることができなくなり、半波整流回路のような動作となる。半波整流回路は、出力を直流電圧ＶＤＣとした場合、上記の式（４）の通りになる。

そのため、整流回路１００において、第１のトランジスタ２０１のしきい値電圧Ｖｔｈが通常（供給される電力が適切であるときの値）よりも非常に低くなると、直流電圧ＶＤＣも低くなることがわかる。

なお、整流回路１００としては、半波４倍圧整流回路、半波６倍圧整流回路、または全波整流回路を用いることもできる。

以上のように、素子が破壊されるような高周波信号が整流回路に供給された場合に、整流回路１００における第１のトランジスタ２０１のしきい値電圧を低くすることにより、第１のトランジスタ２０１において整流動作が行われなくなるため、直流電圧ＶＤＣの値が大きくなるのを抑えることができる。

本実施の形態の構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、素子が破壊されるような高周波信号が回路内に供給されてしまった場合であっても、整流回路に設けたトランジスタのしきい値電圧を制御することにより、内部回路に必要以上の電圧がかからないようにすることができる。したがって、内部の各回路を構成する素子を劣化または破壊してしまうことなく、正常に動作させることのできる半導体装置を提供できる。

（実施の形態４）
本実施の形態では、上記実施の形態３の図８において説明した電源部の別の構成ついて説明する。なお、この構成における比較部１０２は、上記実施の形態の回路を変形したものを用い、整流回路１００は、実施の形態２の回路構成と同様であるため、上記実施の形態２で述べた説明を援用する。

本実施の形態では、本発明の半導体装置における電源部の回路構成について図９を用いて説明する。

図９に示すように電源部は、整流回路１００と、電源回路１０１と、比較部１０２と、バイアス回路１０７と、を有する。整流回路１００は、信号入力端子である＋Ｖ端子から入力された信号を整流化、かつ平滑化することにより第１の直流電圧である直流電圧ＶＤＣを生成し、＋Ｖ’端子に出力する。電源回路１０１は、＋Ｖ’端子から入力された直流電圧ＶＤＣを定電圧化し、電源電圧を生成し、＋Ｖ’’端子に出力する。バイアス回路１０７は、＋Ｖ’端子から入力された直流電圧ＶＤＣより基準電圧Ｖ＿ＢＩＡＳを生成し、電源回路１０１及び比較部１０２に出力する。また、同様に＋Ｖ’端子から入力された直流電圧ＶＤＣより基準電圧Ｖ＿ＢＩＡＳ’を生成し、比較部１０２に出力する。但し、電源回路１０１で基準電圧Ｖ＿ＢＩＡＳを生成する場合、もしくは、基準電圧Ｖ＿ＢＩＡＳが必要無い場合は、バイアス回路１０７から基準電圧Ｖ＿ＢＩＡＳを電源回路１０１に出力する必要はない。比較部１０２は、比較回路１０４と、抵抗素子１０８及びトランジスタ群１０９を有する。抵抗素子１０８及びトランジスタ群１０９は、整流回路１００にて生成された直流電圧ＶＤＣを基に直流電圧ＶＤＣ’を生成し、比較回路１０４に出力する。ここで、直流電圧ＶＤＣ’を生成するためにトランジスタ群１０９を用いたが、抵抗素子に置き換えることもできる。比較回路１０４は、直流電圧ＶＤＣ’と基準電圧Ｖ＿ＢＩＡＳの大きさを比較し、その結果を直流電圧ＶＳＵＢとして整流回路１００に出力する。

図９に示していないが、アンテナから信号が供給される半導体装置では、＋Ｖ端子にはアンテナの＋端子が接続され、−Ｖ端子には、アンテナの−端子が接続される。

各回路の構成については、比較部１０２以外は、上記実施の形態と同じであるため、上記実施の形態で述べた説明を援用する。

比較部１０２の構成について図１０を用いて説明する。本実施の形態における比較部１０２は、実施の形態１乃至３と比較して、第１のトランジスタ４０２’と並列に接続された第３のトランジスタ４０５が追加された点が異なる。ここで、第３のトランジスタ４０５は、Ｐチャネル型トランジスタである。第３のトランジスタ４０５は、ソース端子及びドレイン端子の一方が第１のトランジスタ４０２’のソース端子及びドレイン端子の他方と抵抗素子４０４’の一端と接続されている。また、ソース端子及びドレイン端子の他方が第１のトランジスタ４０２’のソース端子及びドレイン端子の一方と第２のトランジスタ４０３’のソース端子及びドレイン端子の一方に接続されている。この接続点は、ノードｑである。また、第３のトランジスタ４０５のゲート端子は、バイアス回路１０７に接続され、ゲート端子からＶ＿ＢＩＡＳ’が入力される。

次に本実施の形態における電源部の動作について説明する。

アンテナから受信された信号は、＋Ｖ、−Ｖ端子に入力される。

なお本実施の形態では、説明を分かり易くするために、−Ｖ端子の信号を基準として、一定とした場合の＋Ｖ端子の信号に対する動作の説明をする。アンテナから信号が供給される半導体装置では、主に、入力信号は差動信号の場合があるが、基準とする信号が一定か否かの違いだけであるため、入力信号が差動信号であっても、本実施の形態は適応可能である。

本実施の形態における電源部の動作について図９及び図１０を用いて説明する。本実施の形態における電源部の動作は、上記実施の形態３と比較して、バイアス回路１０７により比較部１０２に２つの異なる電位を持つ基準電圧Ｖ＿ＢＩＡＳが生成され、いずれかのＶ＿ＢＩＡＳが比較部１０２に出力される点が異なる。

まず、アンテナから供給される電力が適切である場合の動作についてだが、これは、前述した通り、整流回路１００の出力である、直流電圧ＶＤＣがトランジスタ群４０１’ の全てのトランジスタがオフの状態になる値の場合である。この場合、直流電圧ＶＤＣと直流電圧ＶＤＣ’の関係より第１のトランジスタ４０２’はオフとなる。

しかし、第３のトランジスタ４０５は、常にバイアス回路１０７からある一定の基準電圧Ｖ＿ＢＩＡＳ’が入力されているため、常に一定の電流が流れる。この電流量が、第２のトランジスタ４０３’に流れる電流量より少なければ、ノードｑは、−Ｖ端子とほぼ同じ電位となり、多ければ、−Ｖ端子より高い電位となる。この電位を調整することで、アンテナから供給される電力が適切である場合に、整流回路１００の第１のトランジスタ２０１’の第２の直流電圧である基板電位ＶＳＵＢを設定し、しきい値電圧を調整することができる。整流回路１００は前述した通り、式（１）により、整流回路１００を構成するトランジスタのしきい値電圧Ｖｔｈが低ければ、高い直流電圧ＶＤＣが生成できるので、基準電圧Ｖ＿ＢＩＡＳ’を調整することにより、整流回路１００の出力である直流電圧ＶＤＣを高くすることができる。

一方、ＶＤＣがトランジスタ群４０１’の全てのトランジスタがオンの状態になる値の場合の動作についてだが、これは、前述した通り、整流回路１００の出力である、直流電圧ＶＤＣがトランジスタ群４０１’の全てのトランジスタがオンの状態になる値の場合の動作である。この場合、直流電圧ＶＤＣ’は、トランジスタ群４０１’と抵抗素子４０４’により、直流電圧ＶＤＣより低くなり第１のトランジスタ４０２’がオンする。直流電圧ＶＤＣが高くなっていくと、直流電圧ＶＤＣと生成される直流電圧ＶＤＣ’との電位差が大きくなるので、第１のトランジスタ４０２’の電流量は増える。ノードｑの電位は、第１のトランジスタ４０２’と第３のトランジスタ４０５の電流量の和と第２のトランジスタ４０３’の電流量の差によって変化し、第２のトランジスタ４０３’の電流量が第１のトランジスタ４０２’と第３のトランジスタ４０５の電流量の和より多い場合は、−Ｖ端子とほぼ同じ電位となり、少ない場合は、電位が上がる。そのため、直流電圧ＶＤＣの大きさにより、ノードｑの電位が変化する。これが、整流回路１００に直流電圧ＶＳＵＢとして出力される。

比較回路１０４から、−Ｖ端子より高い電位が整流回路１００の直流電圧ＶＳＵＢに入力されると、第１のトランジスタ２０１’の基板電圧が高くなるため、しきい値電圧Ｖｔｈは低くなる。第１のトランジスタ２０１’のしきい値電圧Ｖｔｈがマイナスまで低くなっていくと、オフの動作ができなくなり、常にオンの状態となり、常に電流が流れるようになってしまう。このようになると、第１のトランジスタ２０１’の整流機能は失われ、抵抗の動作しかできなくなる。整流回路１００としては、倍圧をすることができなくなり、半波整流回路のような動作となる。半波整流回路は、出力を直流電圧ＶＤＣとした場合、式（４）の通りになる。

そのため、整流回路１００において、第１のトランジスタ２０１のしきい値電圧Ｖｔｈが通常よりも低くなると、直流電圧ＶＤＣも低くなる。

なお、整流回路１００としては、半波４倍圧整流回路、半波６倍圧整流回路、または全波整流回路を用いることもできる。

以上のように、素子が破壊されるような高周波信号が供給された場合に、整流回路１００における第１のトランジスタ２０１のしきい値電圧を降下させることにより、第１のトランジスタ２０１において整流動作が行われなくなるため、直流電圧ＶＤＣが大きくなるのを抑えることができる。

また、半導体装置において、整流回路１００では、微弱な受信信号から、高い電圧を生成することで通信距離が伸びるので、しきい値電圧を低く設定する。一方、ロジック回路においては、しきい値電圧を下げることで、待機時の消費電流が上がってしまうので、しきい値電圧を高く設定する。本実施の形態の回路構成を用いることで、ロジック回路のしきい値電圧に合わせて全てのトランジスタを製作しても、整流回路１００は、しきい値電圧を最適値にすることができるので、消費電流が少なく、微弱な電力で動作する無線タグを作製することができる。

本実施の形態の構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、素子が破壊されるような信号が回路内に供給されてしまった場合であっても、整流回路に設けたトランジスタのしきい値電圧を制御することにより、内部回路に必要以上の電圧がかからないようにすることができる。したがって、内部の各回路を構成する素子を劣化または破壊してしまうことなく、正常に動作させることのできる半導体装置を提供できる。

（実施の形態５）
本実施の形態では、実施の形態１の図１において説明した電源部の別の構成について、説明する。

本実施の形態では、本発明の半導体装置における電源部の回路構成について図１１を用いて説明する。

図１１に示すように電源部は、整流回路１００と、電源回路１０１と、比較部１０２と、基板電圧生成部１０３と、第１のバイアス回路１０７と、第２のバイアス回路１１１と、スイッチ１１０を有する。整流回路１００は、信号入力端子である＋Ｖ端子から入力された信号を整流化、かつ平滑化することにより第１の直流電圧である直流電圧ＶＤＣを生成し、＋Ｖ’端子に出力する。

なお、この構成における第２のバイアス回路１１１と、スイッチ１１０以外の各回路は、実施の形態１と同じものであるため、実施の形態１で述べた説明を援用する。

第２のバイアス回路１１１としては、第１のバイアス回路１０７と同様の回路構成とすることができる。

電源回路１０１は、＋Ｖ’端子から入力された直流電圧ＶＤＣを定電圧化し、電源電圧を生成し、＋Ｖ’’端子に出力する。

第１のバイアス回路１０７は、＋Ｖ’端子から入力された直流電圧ＶＤＣから基準電圧Ｖ＿ＢＩＡＳを生成し、電源回路１０１及び比較部１０２に出力する。但し、電源回路１０１で基準電圧Ｖ＿ＢＩＡＳを生成する場合、もしくは、基準電圧Ｖ＿ＢＩＡＳが必要ない場合は、第１のバイアス回路１０７から基準電圧Ｖ＿ＢＩＡＳを電源回路１０１に出力する必要はない。

スイッチ１１０は、比較回路１０４の結果である信号に応じて＋Ｖ’端子と第２のバイアス回路１１１のオンとオフを選択する。

第２のバイアス回路１１１は、スイッチ１１０がオンの時、＋Ｖ’端子から入力された直流電圧ＶＤＣから第３の直流電圧である基準電圧Ｖ＿ＢＩＡＳ’を生成し、整流回路１００の直流電圧ＶＳＵＢとして出力する。逆に、スイッチ１１０がオフの時は、第２のバイアス回路１１１は、直流電圧ＶＤＣが供給されないため、動作しない。

比較部１０２は、比較回路１０４と、抵抗素子１０８及びトランジスタ群１０９を有する。抵抗素子１０８及びトランジスタ群１０９は、整流回路１００にて生成された直流電圧ＶＤＣを基に直流電圧ＶＤＣ’を生成し、比較回路１０４に出力する。ここで、直流電圧ＶＤＣ’を生成するためにトランジスタ群１０９を用いたが、抵抗素子に置き換えることもできる。比較回路１０４は、直流電圧ＶＤＣ’と基準電圧Ｖ＿ＢＩＡＳの大きさを比較し、その結果を基板電圧生成部１０３に出力する。

基板電圧生成部１０３は、基板電圧生成回路１０５及びスイッチ１０６を有する。スイッチ１０６は、比較回路１０４の結果である信号に応じてオンまたはオフが選択され、＋Ｖ端子と基板電圧生成回路１０５の導通または非導通が選択される。基板電圧生成回路１０５は、スイッチ１０６がオンの時、＋Ｖ端子と接続状態になり、＋Ｖ端子から基板電圧生成回路１０５に信号が入力される。基板電圧生成回路１０５は、その信号を、整流化、かつ平滑化することにより第２の直流電圧である直流電圧ＶＳＵＢを生成し、整流回路１００に出力する。逆に、スイッチ１０６がオフの時は、基板電圧生成回路１０５は、−Ｖ端子と同じ電位を整流回路１００に出力する。

図１１に示していないが、無線タグのようなアンテナから信号が供給される半導体装置では、＋Ｖ端子にはアンテナの＋端子が接続され、−Ｖ端子には、アンテナの−端子が接続される。

各回路の構成については、実施の形態１と同じであるため、実施の形態１で述べた説明を援用する。

次に本実施の形態における電源部の動作について説明する。

アンテナから受信された信号は、＋Ｖ、−Ｖ端子に入力される。

なお、本実施の形態では、説明を分かり易くするために、―Ｖ端子の信号を基準として、一定とした場合の＋Ｖ端子の信号に対する動作の説明をする。実際は、無線タグのようなアンテナから信号が供給される半導体装置では、主に、入力信号は差動信号の場合があるが、基準とする信号が一定か否かの違いだけであるため、入力信号が差動信号であっても、本実施の形態は適応可能である。

本実施の形態における電源部の動作について図１１を用いて説明する。本実施の形態の電源部の動作は、上記実施の形態１と比較して、２つのバイアス回路と、新たにスイッチが設けられた点が異なる。第１のバイアス回路１０７から比較部１０２に基準電圧Ｖ＿ＢＩＡＳが出力され、第２のバイアス回路１１１から整流回路１００に直流電圧ＶＳＵＢとして基準電圧Ｖ＿ＢＩＡＳが出力される。また、スイッチ１１０は、＋Ｖ’端子と第２のバイアス回路１１１の導通または非導通を選択するために＋Ｖ’端子と第２のバイアス回路１１１の間に接続される。ここでは、スイッチ１１０を、Ｐチャネル型トランジスタとして説明する。

まず、アンテナから供給される電力が適切である場合の動作についてだが、これは、前述してきた通り、整流回路１００の出力である、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオフの状態になる値の場合である。この場合、比較回路１０４からスイッチ１０６とスイッチ１１０には、−Ｖ端子とほぼ同じ電位が出力され、スイッチ１０６はオフするが、スイッチ１１０はオンする。そのため、基板電圧生成回路１０５は、−Ｖ端子と同じ電位を整流回路１００の直流電圧ＶＳＵＢとして出力するが、第２のバイアス回路１１１は動作し、基準電圧Ｖ＿ＢＩＡＳ’を整流回路１００の直流電圧ＶＳＵＢとして出力する。ここで、基板電圧生成回路１０５の抵抗素子３０５は、基板電圧生成時に影響しない程度に大きな値とすることで、生成される直流電圧ＶＳＵＢの電位の値は、入力された基準電圧Ｖ＿ＢＩＡＳ’の電位で決まることになる。

第２のバイアス回路１１１から直流電圧ＶＳＵＢとして基準電圧Ｖ＿ＢＩＡＳ’が整流回路１００に入力されると、第１のトランジスタ２０１および第２のトランジスタ２０２の基板電圧が高くなるため、しきい値電圧Ｖｔｈは低くなる。基準電圧Ｖ＿ＢＩＡＳ’の電位を調整することで、アンテナから供給される電力が適切である場合にも、整流回路１００の第１のトランジスタ２０１’の直流電圧ＶＳＵＢを設定し、しきい値電圧を調整することができる。整流回路１００は前述した通り、式（１）により、トランジスタのしきい値電圧Ｖｔｈが低ければ、高い直流電圧ＶＤＣが生成できるので、基準電圧Ｖ＿ＢＩＡＳ’を調整することで整流回路１００の出力である直流電圧ＶＤＣを高くすることができる。

一方、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合の動作についてだが、これは、前述した通り、整流回路１００の出力である、直流電圧ＶＤＣがトランジスタ群４０１の全てのトランジスタがオンの状態になる値の場合の動作である。この場合、比較回路１０４の出力電位が−Ｖ端子より高くなるので、スイッチ１０６はオンし、スイッチ１１０はオフする。そのため、基板電圧生成回路１０５は、−Ｖ端子より低い電位を整流回路１００の直流電圧ＶＳＵＢとして出力するが、第２のバイアス回路１１１は動作しないため、直流電圧ＶＳＵＢの値は、基板電圧生成回路１０５の出力の電位で決まる。

直流電圧ＶＳＵＢが整流回路１００に入力されることにより、整流回路１００における第１のトランジスタ２０１及び第２のトランジスタ２０２の基板電圧は通常の値（供給される電力が適切であるときの値）より低くなるため、第１のトランジスタ２０１及び第２のトランジスタ２０２のしきい値電圧Ｖｔｈは高くなる。しきい値電圧Ｖｔｈと整流回路１００の出力である直流電圧ＶＤＣの関係は、式（１）の通りであるため、第１のトランジスタ２０１及び第２のトランジスタ２０２のしきい値電圧Ｖｔｈが高くなると、直流電圧ＶＤＣが低くなる。

そのため、整流回路１００において、第１のトランジスタ２０１及び第２のトランジスタ２０２のしきい値電圧Ｖｔｈが通常よりも高くなると、直流電圧ＶＤＣが低くなる。

なお、整流回路１００としては、半波４倍圧整流回路、半波６倍圧整流回路、または全波整流回路を用いることもできる。

以上のように、素子が破壊されるような高周波信号が供給された場合に、整流回路１００における第１のトランジスタ２０１のしきい値電圧を降下させることにより、第１のトランジスタ２０１において整流動作が行われなくなるため、直流電圧ＶＤＣが大きくなるのを抑えることができる。

また、半導体装置において、整流回路１００では、微弱な受信電力から、高い電圧を生成することで通信距離が伸びるので、しきい値電圧を低く設定する。一方、ロジック回路においては、しきい値電圧を下げることで、待機時の消費電流が上がってしまうので、しきい値電圧を高く設定する。本実施の形態の回路構成を用いることで、ロジック回路のしきい値電圧に合わせてトランジスタを作製しても、整流回路１００は、しきい値電圧を最適値にすることができるので、消費電流が少なく、微弱な電力で動作する半導体装置を作製することができる。

本実施の形態の構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、素子が破壊されるような信号が回路内に供給されてしまった場合であっても、整流回路に設けたトランジスタのしきい値電圧を制御することにより、内部回路に必要以上の電圧がかからないようにすることができる。したがって、内部の各回路を構成する素子を劣化または破壊してしまうことなく、正常に動作させることのできる半導体装置を提供できる。

（実施の形態６）
本実施の形態では、本発明の整流回路を有する半導体装置について図１２を用いて説明する。

本発明の半導体装置５００は、無線通信装置から信号を受信するためのアンテナ５０１と、入力回路部５１３と、ロジック回路部５１４と、を有する。なお、アンテナ５０１は、入力回路部５１３及びロジック回路部５１４を有するチップ本体とは別に作製し、別の工程にて接続して半導体装置５００を形成することができるが、アンテナ５０１とチップ本体は同じ工程で形成されることが好ましい。

半導体装置５００の入力回路部５１３は、アンテナ５０１から受信した信号を交流から直流へ変換するための整流回路５０２と、整流回路５０２におけるトランジスタの基板電圧を生成するための基板電圧生成部５０３と、基板電圧生成部５０３を動作させるかどうかを制御するための比較部５０４と、基準電圧を生成するためのバイアス回路５１５と、安定した電圧を内部回路へ供給するための電源回路５０５と、内部回路へ供給するクロックを生成するためのクロック生成回路部５０６と、アンテナ５０１から受信したデータをデジタル信号へ復調するための復調回路部５０７と、符号化されたデータを変調するための変調回路部５１２と、を有する。

また、半導体装置５００のロジック回路部５１４は、復調回路部５０７で復調されたデータを解析する命令解析部と復調されたデータが正常に受信できたかどうかを判定するための判定回路部５０８と、メモリ５０９と、メモリ５０９を制御するためのコントローラ回路部５１０と、データを符号化するための符号化回路部５１１と、を有する。ここで、各回路を構成するトランジスタは、基板端子を有する構成にしても良い。無線信号が供給される半導体装置では、整流回路５０２が微弱な受信電力から高い直流電圧ＶＤＣを生成する際にトランジスタのしきい値電圧を低く設定するためにロジック回路部５１４の消費電流が問題となってしまう。各トランジスタに基板端子を設けることによって、各トランジスタのしきい値電圧を制御することができ、消費電流を低減することができる。

本実施の形態において、変調回路部５１２は、符号化回路部５１１において符号化された信号が入力され、負荷変調をおこなう。復調回路部５０７は、＋Ｖ端子から入力された電波を復調する。復調信号出力端子はクロック生成回路部５０６やロジック回路部５１４内の復号回路部に接続される。電源回路５０５は、整流回路５０２において整流化、かつ平滑化された直流電圧ＶＤＣが入力され、直流電圧ＶＤＣから生成した電源電圧ＶＤＤをクロック生成回路部５０６及びコントローラ回路部５１０に出力する。＋Ｖ’端子はクロック生成回路部５０６やロジック回路部５１４へ接続され、各回路へ電源を供給している。クロック生成回路部５０６は、基準クロックを出力する。クロック生成回路部５０６の出力端子はロジック回路部５１４へ接続されており、ロジック回路部５１４内部の各回路へクロックを供給している。

本実施の形態における入力回路部に上記実施の形態における整流回路を設けた構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、素子が破壊されるような高周波信号が回路内に供給されてしまった場合であっても、比較部５０４の出力に従って基板電圧生成部５０３において基板電圧を生成し、基板電圧により、整流回路５０２におけるトランジスタのしきい値電圧を制御することできる。そのため整流回路５０２において整流化、平滑化を行い、生成された直流電圧ＶＤＣが必要以上に大きくなるのを抑えて電源回路５０５に出力することができる。

本実施の形態の構成とすることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、素子が破壊されるような高周波信号が回路内に供給されてしまった場合であっても、整流回路に設けたトランジスタのしきい値電圧を制御することにより、入力回路に必要以上の電圧がかからないようにすることができる。したがって、入力回路を構成する素子を劣化または破壊してしまうことないため、その他の回路においても正常に動作させることのできる半導体装置を提供できる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、本発明における整流回路において用いることのできるトランジスタの一例として非単結晶半導体膜を有するトランジスタについて説明する。

本実施の形態におけるトランジスタについて図１３に示す。本実施の形態におけるトランジスタは、基板１０００上に第１のゲート電極１００１を有し、第１のゲート電極１００１上に第１の絶縁層１００２を有し、第１の絶縁層１００２上に半導体層１００３を有し、半導体層１００３上に第２の絶縁層１００６を有し、第２の絶縁層１００６上に第２のゲート電極１００８を有し、第２のゲート電極１００８上に第３の絶縁層１００７を有する。半導体層１００３は、不純物領域１００４、不純物領域１００５を有する。不純物領域１００４及び不純物領域１００５の間には、チャネル形成領域を有する。さらに第３の絶縁層１００７上、及びゲート電極１００８上には、第４の絶縁層１００９を有し、第４の絶縁層１００９の一部には、任意の数のコンタクト部を有し、コンタクト部を介して不純物領域１００４上に設けられた配線１０１０、及び不純物領域１００５上に設けられた配線１０１１をそれぞれ有する。

基板１０００としては、例えばガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板などを用いることができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

また、第１の絶縁層１００２、１００６、１００７、及び１００９は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、及び窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）のいずれか一つまたは複数を用いることができる。また選ばれた材料を用いて積層構造とすることもできる。絶縁層は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。

また、半導体層１００３としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを用いることができる。また半導体層１００３はスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。

また半導体層１００３は、レーザビームを照射することにより結晶化が行われる。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体層１００３の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングすることにより半導体層１００３が形成される。

なお、結晶化に用いるレーザ発振器としては、連続発振型のレーザ（ＣＷレーザ）やパルス発振型のレーザ（パルスレーザ）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、または多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、及びＴａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、及び金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１ＭＷ／ｃｍ^２以上１００ＭＷ／ｃｍ^２以下程度（好ましくは０．１ＭＷ／ｃｍ^２以上１０ＭＷ／ｃｍ^２以下）が必要である。そして、走査速度を１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、または多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

第１のゲート電極１００１及び第２のゲート電極１００８は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料を用いて形成することもできる。また上記材料の一つまたは複数を選択し、積層構造することも可能である。上記材料の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、ゲート電極の１層目と２層目を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層のみではなく、３層以上の構造とすることも可能である。例えば３層の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

不純物領域１００４及び不純物領域１００５は、半導体層１００３の一部に不純物元素を添加することにより形成することができる。なお不純物元素は、また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより、所望の領域に所望の元素を含む不純物領域１００４及び不純物領域１００５を形成することができる。

また第４の絶縁層１００９としては、珪素の酸化物及び珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、シロキサン材料のいずれか一種または複数種を用いることができる。また上記材料から選ばれた一種または複数種を用いて積層構造を形成することも可能である。また第４の絶縁層１００９は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等を用いて形成することができる。

また、配線１０１０及び１０１１は、ソース配線またはドレイン配線として機能する。それらにはアルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料を用いることができる。また、上記材料の一種または複数種を選択して用いることにより積層構造とすることも可能である。アルミニウムを主成分とする合金材料としては、例えば、アルミニウムを主成分として有し、さらにニッケルを含む材料や、アルミニウムを主成分として有し、さらにニッケル、及び炭素と珪素の一方または両方とを含む合金材料などを用いることができる。配線１０１０及び配線１０１１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線１０１０及び配線１０１１を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

不純物領域１００４と配線１０１０、及び不純物領域１００５と配線１０１１は、ソース端子またはドレイン端子として機能する。不純物領域１００４及び不純物領域１００５の間にはチャネル形成領域が形成される。

第１のゲート電極１００１は、基板端子（制御端子ともよぶ）として機能する。第１のゲート電極１００１を実施の形態１における基板電圧生成回路１０５に接続させ、基板電圧生成回路１０５から入力された電圧が基板電圧としてチャネル形成領域に印加され、トランジスタのしきい値電圧を変化させることができる。

以上のように、基板端子を有するトランジスタを整流回路に搭載することにより、独立の基板電圧を設定することができ、基板電圧を制御することにより、トランジスタのしきい値電圧を制御しながら整流動作を行うことができる。さらに整流回路を半導体装置に搭載することにより、所定の通信距離で通信が可能な半導体装置において、例えば素子が破壊されるような高周波信号がチップ内に供給されてしまった場合でも、入力回路に必要以上の電圧がかからないようにすることができる。したがって、入力回路の素子が劣化または破壊してしまうことないため、その他の回路においても正常に動作する半導体装置を提供できる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、本発明における整流回路に用いることのできるトランジスタの別の一例として単結晶半導体膜を有するトランジスタについて説明する。

本実施の形態におけるトランジスタについて図１４に示す。本実施の形態のトランジスタは、基板２０００上に第１の絶縁層２００１及び第２の絶縁層２００６を有し、第２の絶縁層２００６上にゲート電極２００７を有する。基板２０００の一部にウェル領域２００２を有し、さらにウェル領域２００２の一部には、不純物領域２００３、２００４、及び２００５を有する。第２の絶縁層２００６及びゲート電極２００７は、基板２０００の不純物領域２００３及び２００４の間の領域上に設けられている。さらにゲート電極２００７及び基板２０００上には、第３の絶縁層２００８を有し、第３の絶縁層２００８の一部には、任意の数のコンタクト部を有し、コンタクト部を介して不純物領域２００３上に設けられた配線２００９、不純物領域２００４上に設けられた配線２０１０、不純物領域２００５上に設けられた配線２０１１をそれぞれ有する。

基板２０００としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。

また第１の絶縁層２００１の形成には、選択酸化法（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。

ゲート電極２００７としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることができる。また、ゲート電極２００７は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いて形成することもできる。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成することもできる。また、ゲート電極２００７は、所定の形状に加工（パターニングなど）することによって形成することができる。

ウェル領域２００２及び不純物領域２００３、２００４、及び２００５は不純物元素を添加することで形成することができる。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより所定の領域に所望の元素を含むウェル領域２００２及び不純物領域２００３、２００４、及び２００５を形成することができる。

第２の絶縁層２００６及び第３の絶縁層２００８としては、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また、第２の絶縁層２００６及び第３の絶縁層２００８はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法などで形成することができる。

不純物領域２００３と配線２００９、及び不純物領域２００４と配線２０１０は、ソース端子またはドレイン端子として機能する。不純物領域２００３及び不純物領域２００４の間にはチャネル形成領域が形成される。

不純物領域２００５は、トランジスタの他の端子に印加される電圧とは独立した電圧（基板電圧）が印加される基板端子（制御端子ともよぶ）として機能する。よって配線２０１１を実施の形態１の図１における基板電圧生成回路１０５に接続させることにより、基板端子を介して入力された電圧が基板電圧としてチャネル形成領域に印加され、トランジスタのしきい値電圧を制御することができる。

以上のように、基板端子を有するトランジスタを整流回路に搭載することにより、独立の基板電圧を設定することができ、基板電圧を制御することにより、トランジスタのしきい値電圧を制御しながら整流動作を行うことができる。さらに整流回路を半導体装置に搭載することにより、所定の通信距離で通信が可能な半導体装置において、例えば素子が破壊されるような高周波信号がチップ内に供給されてしまった場合でも、入力回路に必要以上の電圧がかからないようにすることができる。したがって、入力回路の素子が劣化または破壊してしまうことないため、その他の回路においても正常に動作する半導体装置を提供できる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態９）
本実施の形態では、上記実施の形態における整流回路を備えた半導体装置の使用例について説明する。

上記実施の形態における整流回路を備えた半導体装置の使用例について、図１５に示す。半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。

本発明の半導体装置４０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の整流回路を搭載した半導体装置を本実施の形態に挙げた各用途に用いることにより、所定の通信距離で通信が可能な半導体装置において、例えば通信距離が変化し、回路に素子が破壊されるような高周波信号が供給されてしまった場合においても、回路内部の素子が劣化または破壊することなく安定した動作を実現できるため、物品の認証性、またはセキュリティ性に対する信頼性を高めることができる。

本発明における電源部を示すブロック図である。 実施の形態１における整流回路の回路構成を示す図である。 実施の形態１乃至実施の形態２における比較部の回路構成の一形態を示す図である。 本発明における比較部の別の構成を示す図である。 実施の形態１における基板電圧生成回路の回路構成を示す図である。 実施の形態２における整流回路の回路構成を示す図である。 実施の形態２における基板電圧生成回路の回路構成を示す図である。 実施の形態３における電源部を示すブロック図である。 実施の形態４における電源部を示すブロック図である。 実施の形態４における比較回路を示すブロック図である。 実施の形態５における電源部のブロック図である。 本発明における半導体装置のブロック図である。 実施の形態７における本発明の半導体装置に搭載される整流回路に用いることのできるトランジスタを示す断面図である。 実施の形態８における本発明の半導体装置に搭載される整流回路に用いることのできるトランジスタを示す断面図である。 実施の形態９における本発明の半導体装置の使用例を示す図である。

符号の説明

１００ 整流回路
１０１ 電源回路
１０２ 比較部
１０３ 基板電圧生成部
１０４ 比較回路
１０５ 基板電圧生成回路
１０６ スイッチ
１０７ バイアス回路
１０８ 抵抗素子
１０９ トランジスタ群
１１０ スイッチ
１１１ バイアス回路
１１２ アンテナ
１２０ チップ本体
２０１ トランジスタ
２０２ トランジスタ
２０３ 容量素子
２０４ 容量素子
３０１ トランジスタ
３０２ トランジスタ
３０３ 容量素子
３０４ 容量素子
３０５ 抵抗素子
３０６ 抵抗素子
４０１ トランジスタ群
４０２ トランジスタ
４０３ トランジスタ
４０４ 抵抗素子
４０５ トランジスタ
５００ 半導体装置
５０１ アンテナ
５０２ 整流回路
５０３ 基板電圧生成部
５０４ 比較部
５０５ 電源回路
５０６ クロック生成回路部
５０７ 復調回路部
５０８ 判定回路部
５０９ メモリ
５１０ コントローラ回路部
５１１ 符号化回路部
５１２ 変調回路部
５１３ 入力回路部
５１４ ロジック回路部
５１５ バイアス回路
１０００ 基板
１００１ ゲート電極
１００２ 第１の絶縁層
１００３ 半導体層
１００４ 不純物領域
１００５ 不純物領域
１００６ 第２の絶縁層
１００７ 第３の絶縁層
１００８ ゲート電極
１００９ 第４の絶縁層
１０１０ 配線
１０１１ 配線
２０００ 基板
２００１ 第１の絶縁層
２００２ ウェル領域
２００３ 不純物領域
２００４ 不純物領域
２００５ 不純物領域
２００６ 第２の絶縁層
２００７ ゲート電極
２００８ 第３の絶縁層
２００９ 配線
２０１０ 配線
２０１１ 配線
４０００ 半導体装置

Claims (7)

1. 信号入力端子と、
   前記信号入力端子に接続され、前記信号入力端子から入力された信号から第１の直流電圧を生成する整流回路と、
   前記整流回路に接続され、前記整流回路から入力された前記第１の直流電圧と基準となる信号との比較を行う比較部と、
   前記比較部に接続されたスイッチと、前記整流回路に接続され、且つ前記スイッチを介して前記信号入力端子に接続された基板電圧生成回路と、を有し、前記比較部における比較結果に従って前記スイッチがオンになることにより、前記スイッチを介して前記信号入力端子から入力された信号から第２の直流電圧を生成する基板電圧生成部と、を有し、
   前記整流回路は、
   少なくともゲート端子と、ソース端子と、ドレイン端子と、基板端子と、を有し、ゲート端子が前記ソース端子及びドレイン端子の一方に接続され、基板端子が前記基板電圧生成回路に接続されたトランジスタと、
   前記トランジスタのソース端子及びドレイン端子の一方に電気的に接続された容量素子と、を有し、
   前記トランジスタは、前記基板端子を介して前記第２の直流電圧が印加されることにより基板電圧の値が制御される半導体装置。
2. 請求項１において、
   前記比較部に接続され、前記基準となる電圧を生成し、前記基準となる電圧を前記比較部に出力するバイアス回路を有する半導体装置。
3. 信号入力端子と、
   前記信号入力端子に接続され、前記信号入力端子から入力された信号から第１の直流電圧を生成する整流回路と、
   前記整流回路に接続され、前記整流回路から入力された前記第１の直流電圧と基準となる信号の比較とを行う比較部と、
   前記比較部に接続された第１のスイッチと、前記整流回路に接続され、且つ前記第１のスイッチを介して前記信号入力端子に接続された基板電圧生成回路と、を有し、前記比較部における比較結果に従って前記第１のスイッチがオンになることにより、前記第１のスイッチを介して前記信号入力端子から入力された信号から第２の直流電圧を生成する基板電圧生成部と、
   前記比較部に接続された第２のスイッチと、
   前記第２のスイッチに接続されたバイアス回路と、を有し、
   前記整流回路は、
   少なくともゲート端子と、ソース端子と、ドレイン端子と、基板端子と、を有し、ゲート端子が前記ソース端子及びドレイン端子の一方に電気的に接続され、基板端子が前記基板電圧生成回路に接続されたトランジスタと、
   前記トランジスタのソース端子及びドレイン端子の一方に電気的に接続された容量素子と、を有し、
   前記第２のスイッチは、前記トランジスタのソース端子及びドレイン端子の他方に接続され、
   前記バイアス回路は、前記トランジスタの基板端子に接続され、且つ前記第２のスイッチを介して前記トランジスタのソース端子及びドレイン端子の他方に接続され、前記比較部のおける比較結果に従って第２のスイッチがオンになることにより、前記第２のスイッチを介して前記整流回路から入力された信号から第３の直流電圧を生成し、
   前記トランジスタは、前記基板端子を介して前記第２の直流電圧または前記第３の直流電圧が印加されることにより基板電圧の値が制御される半導体装置。
4. 請求項３において、
   前記比較部に接続され、前記基準となる電圧を生成し、前記基準となる電圧を前記比較部に出力する第２のバイアス回路を有する半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記信号入力端子に接続され、信号の送受信を行うアンテナを有する半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記トランジスタは、単結晶半導体層を有する半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記整流回路は、半波倍圧整流回路である半導体装置。

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