CN104134662A - 具有至少部分地集成的驱动器级的功率晶体管 - Google Patents

具有至少部分地集成的驱动器级的功率晶体管 Download PDF

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Abstract

本发明的实施例提供了具有至少部分地集成的驱动器级的功率晶体管。一种半导体裸片包括具有第一区域以及与第一区域隔离的第二区域的半导体衬底。设置在半导体衬底的第一区域中的功率晶体管具有栅极、源极和漏极。设置在半导体衬底的第二区域中的栅极驱动器晶体管具有栅极、源极和漏极。栅极驱动器晶体管电连接至功率晶体管的栅极并且可操作用于响应于施加至栅极驱动器晶体管的栅极的外部产生的控制信号而关断或者导通功率晶体管。第一接触焊盘电连接至功率晶体管的源极，第二接触焊盘电连接至功率晶体管的漏极，第三接触焊盘电连接至栅极驱动器晶体管的栅极以用于接收外部产生的控制信号。

Description

具有至少部分地集成的驱动器级的功率晶体管
技术领域
本申请涉及功率晶体管，并且更具体地涉及功率晶体管的布置以及对应的驱动器级。
背景技术
降压转换器广泛用于直流-直流(DC-DC)转换，并且优选地具有高效率。为了实现高效率，降压转换器输出级的高侧和低侧功率晶体管必需非常快速地开关并且使用尽可能少的容限(也即空载时间)。然而，当非常快速地开关时，在至少一个功率晶体管的栅极上感应产生电压。这种感应的栅极电压导致器件的导通、交叉传导以及非常高的损耗，除非空载时间非常长。
降压转换器传统地被封装为使输出级的功率晶体管被设置在一个裸片(芯片)中并且驱动器被设置在单独的裸片上，或者功率晶体管和驱动器二者完全被集成在单个裸片上。在单独的裸片的情形中，驱动器与功率晶体管的栅极之间的电感如此高以使得由于在串联寄生电阻和电感之上的动态电压降而无法完美地控制栅极电压。这接着在至少一个功率晶体管的栅极处感应产生电压，除非空载时间增大，从而导致效率降低。
在完全集成的情形中，输出级的功率晶体管与驱动器集成在单个裸片上。采用该方法，功率晶体管的设计限定于驱动器技术，这提供了受限的击穿电压。采用该方法限制了降压转换器输出级的低侧和高侧晶体管的最大阻断电压。例如，功率晶体管的Rdson(导通电阻)和FOM(品质因数)非常差，这是由于采用传统的完全集成方法仅横向晶体管是可用的。因此也限制了完全集成技术的最大效率。
发明内容
在本文中所描述的实施例将驱动器末级的至少下拉晶体管与DC-DC转换器输出级的功率晶体管单片集成在相同裸片上，而驱动器的其它部分设置在单独的裸片上。至少该下拉晶体管可以从驱动器裸片移除，从而消除了裸片之间的寄生电阻和电感，并且因此允许减小的空载时间和增大的转换器效率。可以使用在裸片的与功率晶体管电隔离的区域中的功率晶体管的技术来实施将驱动器的一部分与转换器的功率晶体管集成在相同裸片上，例如通过电介质填充的深沟槽或其它合适的结构。
根据半导体裸片的实施例，裸片包括具有第一区域以及与第一区域隔离的第二区域的半导体衬底。功率晶体管设置在半导体衬底的第一区域中，并且具有栅极、源极和漏极。逻辑上形成驱动器的一部分的栅极驱动器晶体管设置在半导体衬底的第二区域中，并且具有栅极、源极和漏极。栅极驱动器晶体管电连接至功率晶体管的栅极，并且可操作用于响应于从驱动器接收的外部产生的控制信号而关断或导通功率晶体管。第一接触焊盘电连接至功率晶体管的源极，并且第二接触焊盘电连接至功率晶体管的漏极。第三接触焊盘电连接至栅极驱动器晶体管的栅极以用于接收外部产生的控制信号。
根据集成电路的实施例，集成电路包括第一半导体裸片和第二半导体裸片。第一半导体裸片包括可操作用于产生控制信号的控制逻辑，以及驱动器的可操作用于响应于控制信号而控制功率晶体管的开关的部分。第二半导体裸片包括具有第一区域以及与第一区域隔离的第二区域的半导体衬底。功率晶体管设置在半导体衬底的第一区域中，并且具有栅极、源极和漏极。栅极驱动器晶体管设置在半导体衬底的第二区域中，并且具有栅极、源极和漏极。栅极驱动器晶体管电连接至功率晶体管的栅极，并且可操作用于响应于施加至栅极驱动器晶体管的栅极的控制信号而关断或导通功率晶体管。栅极驱动器晶体管逻辑上形成驱动器的一部分。第一接触焊盘电连接至功率晶体管的源极，并且第二接触焊盘电连接至功率晶体管的漏极。第三接触焊盘电连接至栅极驱动器晶体管的栅极以用于从第一半导体裸片接收控制信号。
根据制造半导体裸片的方法的实施例，方法包括：提供具有第一区域以及与第一区域隔离的第二区域的半导体衬底；在半导体衬底的第一区域中形成功率晶体管，功率晶体管具有栅极、源极和漏极；在半导体衬底的第二区域中形成逻辑上形成驱动器的一部分的栅极驱动器晶体管，栅极驱动器晶体管具有栅极、源极和漏极，栅极驱动器晶体管电连接至功率晶体管的栅极，并且可操作用于响应于从驱动器接收的外部产生的控制信号而关断或导通功率晶体管；将第一接触焊盘电连接至功率晶体管的源极；将第二接触焊盘电连接至功率晶体管的漏极；以及将第三接触焊盘电连接至栅极驱动器晶体管的栅极以用于接收外部产生的控制信号。
本领域技术人员在阅读了以下详细说明并且查看附图，将认识到附加的特征和优点。
附图说明
附图中部件无需按照比例绘制，替代地强调的是对于本发明原理的说明解释。此外，在附图中，相同附图标记表示对应的部件。在附图中：
图1示出了DC-DC转换器集成电路的示意图；
图2示出了DC-DC转换器集成电路的输出级裸片的剖视图；
图3示出了DC-DC转换器输出级裸片的接触焊盘布局的顶视平面图；
图4示出了DC-DC转换器输出级裸片的另一接触焊盘布局的顶视平面图；
图5示出了DC-DC转换器输出级裸片的又一接触焊盘布局的顶视平面图；
图6示出了单片集成在DC-DC转换器集成电路的输出级裸片中的横向沟道驱动器级晶体管的剖视图；
图7示出了单片集成在DC-DC转换器集成电路的输出级裸片中的另一横向沟道驱动器级晶体管的剖视图；
图8示出了单片集成在DC-DC转换器集成电路的输出级裸片中的垂直沟道驱动器级晶体管的剖视图；
图9示出了另一DC-DC转换器集成电路的示意图；
图10示出了DC-DC转换器输出级裸片的示意图；
图11示出了连接至DC-DC转换器集成电路的功率晶体管的最末驱动器级的示意图，以及其中单片集成了晶体管的裸片的对应的顶视平面图；
图12示出了连接至DC-DC转换器集成电路的功率晶体管的多级驱动器的示意图，以及其中单片集成了晶体管的裸片的对应的顶视平面图。
具体实施方式
根据在本文中所描述的实施例，至少驱动器末级的下拉晶体管与DC-DC转换器输出级的功率晶体管单片集成在相同裸片上。这样的集成通过减小低侧晶体管与驱动器之间的寄生电感而避免了转换器输出级的低侧功率晶体管的感应导通。驱动器级的一个、多个或所有可以集成在输出级裸片中。驱动器的其它部分设置在单独的裸片中。DC-DC转换器可以具有减小的空载时间和增加的效率，因为至少下拉晶体管从驱动器裸片移除并且设置在输出级裸片中。转换器输出级裸片的包含驱动器级的一部分的区域与裸片的包含转换器功率晶体管的区域隔离以确保正确的操作。可以通过在本文中稍后详细描述的电介质填充的深沟槽或其它合适的结构提供该隔离。
图1示出了DC-DC转换器集成电路(IC)的实施例的示意图。DC-DC转换器IC包括第一和第二半导体裸片(芯片)100、102。第二裸片102包括DC-DC转换器的输出级104，并且第一裸片100包括驱动器106的用于控制被包括在第二裸片102中的输出级功率晶体管HSFET、LSFET的开关的部分。输出级功率晶体管HSFET、LSFET可以设置在单独的裸片或相同裸片中。
第二裸片102可以包括诸如功率MOSFET(金属氧化物半导体场效应晶体管)的至少一对高侧和低侧功率晶体管HSFET、LSFET。每个高侧晶体管HSFET的漏极连接至源电压(Vdd)，并且每个低侧晶体管LSFET的源极连接至接地。每个高侧晶体管HSFET的源极与每个低侧晶体管LSFET的漏极通过对应的电感器(L)和输出电容器(Cout)连接至负载108。每个晶体管对HSFET、LSFET提供相位电流至负载108。由驱动器106在不同时间导通和关断高侧和低侧晶体管HSFET、LSFET以使得相对稳定的电压被提供至负载108，不论负载条件如何。驱动器106的一部分设置在第一(驱动器)裸片100中。例如驱动器裸片100可以包括用于响应于输入信号(IN)而产生驱动信号(D1、D2)的控制逻辑110、用于响应于控制逻辑110所产生的第一驱动信号D1而产生控制被包括在第二(输出级)裸片102中的高侧晶体管HSFET的开关的第一控制信号HS的物理上完整的驱动器112、以及用于响应于控制逻辑110所产生的第二驱动信号D2而产生控制被包括在输出级裸片102中的低侧晶体管LSFET的开关的第二控制信号LS的物理上完整的驱动器114。用于该转换器的控制器可以在包含图1所示部件的封装外部，并且如传统进行的那样电连接至每个相位，特别是在多相位DC-DC转换器的情况下。
图2示出了输出级半导体裸片102的剖视图，其包括DC-DC转换器IC的高侧和/或低侧功率晶体管HSFET、LSFET。输出级裸片102包括具有第一区域202以及与第一区域202隔离的第二区域204的半导体衬底200。可以使用任何类型的半导体衬底200，诸如硅晶片、SiC晶片、GaN晶片等等。同样地，输出级104的功率晶体管HSFET、LSFET可以是单晶或者化合物半导体器件。晶体管沟槽210可以使用相同布局和工艺形成在衬底200的两个区域202、204中。如果因为不同FET的不同功能而需要调整，可以容易地改变两个区域。由采用电介质208填充的深沟槽206隔离了第一和第二区域202、204，电介质诸如在衬底200的相对的主表面201、203之间延伸的氧化物。其它标准技术可以用于将第一和第二区域202、204相互隔离。
高侧和低侧晶体管HSFET、LSFET设置在半导体衬底200的第一区域202中。高侧和低侧晶体管HSFET、LSFET各自具有栅极(G)212、源极(S)214、具有高掺杂接触区域218的本体区域216、以及漏极(D)220。高侧晶体管HSFET并未在图2中，并且可以具有与低侧晶体管LSFET相同或不同的构造。例如，高侧晶体管HSFET可以小于低侧晶体管LSFET，如果DC-DC转换器的占空比基本上小于50％。为了便于描述，在LSFET的上下文中描述图2。然而，接下来描述的裸片区域和电连接可以是用于HSFET而替代了LSFET。
通常，被包括在驱动器裸片中的物理上部分驱动器的至少栅极驱动器晶体管单片集成在输出级裸片的第二区域中。例如，被包括在驱动器裸片100中的物理上部分驱动器114的栅极驱动器下拉晶体管(PD)可以单片集成在输出级裸片200的第二区域204中，并且电连接至设置在输出级裸片200的第一区域202中的低侧晶体管LSFET，如图1和图2示意性所示。特别地根据该实施例，下拉晶体管PD的漏极222连接至低侧晶体管LSFET的栅极212，并且下拉晶体管PD的源极224连接至低侧晶体管LSFET的源极214。在下拉晶体管PD的漏极222与低侧晶体管LSFET的栅极212之间的直接连接在关断了器件时在栅极与源极之间提供了低感应短路。采用该配置使得低侧功率晶体管LSFET的感应导通变得远不可能。结果不需要附加的转换容限(也即附加的空载时间)以引起感应导通，从而允许DC-DC转换器的增大的开关频率，这接着大大提高了转换器的效率。
栅极驱动器下拉晶体管PD的漏极222可以通过标准TSV(硅通孔)或标准TSV与结构化的背侧金属化层组合而连接至低侧晶体管LSFET的栅极212。该连接未示出在图2中。通常，下拉晶体管PD响应于施加至下拉晶体管PD的栅极226的对应的控制信号(LS)而关断或者导通低侧晶体管LSFET。如同低侧晶体管LSFET，下拉晶体管PD也具有本体区域228，本体区域具有高掺杂接触区域230。集成在输出级裸片102中的下拉晶体管PD在逻辑上使得被包括在驱动器裸片100中的部分驱动器114完整，如图1中虚线框所示，并且下拉晶体管PD从被包括在驱动器裸片100中的部分驱动器114接收控制信号LS。
在图2中，集成在输出级裸片102中的功率晶体管HSFET、LSFET是垂直MOS器件，在该垂直MOS器件中晶体管栅极212设置在形成于半导体衬底200中的沟槽210中，并且由电介质材料232与周围的半导体材料绝缘。高侧和低侧晶体管HSFET、LSFET的垂直沟道在高侧和低侧晶体管HSFET、LSFET的源极与漏极214、220之间沿着半导体衬底200中每个沟槽210而延伸。进一步根据该实施例，单片集成在输出级裸片102中的栅极驱动器下拉晶体管PD是nMOS晶体管，其响应于从被包括在驱动器裸片100中的部分驱动器114接收的控制信号LS而关断低侧晶体管LSFET。下拉晶体管PD也设置在形成于半导体衬底200中的相应绝缘沟槽210中，并且具有在下拉晶体管PD的源极和漏极224、222之间沿着半导体衬底200中的沟槽210而延伸的垂直沟道。
如果输出级裸片102的大部分区域可以隔离，针对输出级104的功率晶体管HSFET、LSFET可以使用与nMOS栅极驱动器下拉晶体管PD类似的或者相同的工艺。这导致下拉晶体管PD的更好的性能以及对于组合的低工艺复杂性。nMOS的集成示出在图2中。衬底200的两个区域202、204均未经由背侧金属化层234和/或封装(未示出)短路。替代地，如图2所示对在衬底200背侧230处的任何金属化层234图案化以确保正确的隔离。省略了端子结构、指部、附加的电极、以及其它优化结构以便于解释说明。此外，晶体管结构的几何形状无需按照比例绘制。
外部电连接通过接触焊盘而被提供至被包括在输出级裸片102中的晶体管。例如在示出了DC-DC转换器输出级104的低侧晶体管LSFET和驱动器106的下拉晶体管PD的图2中，隔离的接触焊盘236、238可以被提供在衬底200的背侧203处以用于两个晶体管LSFET、PD的漏极220、222。当下拉晶体管PD的漏极已经连接至功率FET栅极时，接触焊盘238是可选的。附加的接触焊盘240可以被提供在衬底200的正面201处以用于低侧和下拉晶体管LSFET、PD的共用源极连接。该接触焊盘240通过电介质层242而与衬底200隔离。其余的接触焊盘未示出在图2中。
低侧晶体管LSFET和栅极驱动器下拉晶体管PD之间的电路连接示意性示出在图2中，也即下拉晶体管PD的漏极222电连接至低侧晶体管LSFET的栅极212，并且向下拉晶体管PD的栅极226提供单独的电连接以从被包括在驱动器裸片100中的部分驱动器114接收控制信号LS。附加的接触焊盘(图1中标为“SENSE”)可以提供用于感测低侧晶体管LSFET的栅极。该接触焊盘未示出在图2中并且可以省略。
图3至图5示出了用于DC-DC转换器输出级104的低侧晶体管LSFET以及驱动器106的栅极驱动器下拉晶体管PD的接触焊盘配置的各个实施例。在图3中，第一接触焊盘(“PD栅极”)300设置在衬底200上方以用于提供去往单片集成在输出级裸片102的第二区域204中的栅极驱动器下拉晶体管PD的栅极226的外部电连接。nMOS下拉晶体管PD可以在半导体衬底200的第二区域204中设置第一接触焊盘300之下，如果对于合理的Rdson和可靠的键合所需的面积是相似的。在一个实施例中，栅极驱动器下拉晶体管PD具有500mΩ或更小的Rdson。第二接触焊盘(LSFET源极，PD源极)302也设置在衬底200上方以用于提供去往转换器输出级104的下拉晶体管PD和低侧晶体管LSFET的两个源极214、224的外部电连接。第三接触焊盘(LSFET栅极)304也可以设置在衬底200上方以用于提供去往低侧功率晶体管LSFET的栅极212的可选的外部电连接。该接触焊盘304可以省略，如果不需要感测低侧晶体管LSFET的栅极电压。接触焊盘300、302、304通过电介质材料306相互绝缘。
图4示出了与图3所示类似的接触焊盘布局实施例。用于栅极驱动器下拉晶体管PD的栅极226的接触焊盘300可以具有更大的面积，以当对向nMOS下拉晶体管PD的栅极226进行充电时承受甚至更高的电流。此外，用于低侧功率晶体管LSFET的栅极212的接触焊盘304设置在衬底200的背侧203处而不是正面201处，并且因此在图4中未示出。在该实施例中，如图4所示附加的接触焊盘308电连接至下拉晶体管PD的漏极222。在该情形中，下拉晶体管PD是横向器件，并且用于下拉晶体管PD的漏极接触焊盘308例如通过从衬底200的第一主表面201延伸至相对的主表面203的TSV而电连接至低侧晶体管LSFET的栅极212。
图5示出与图4所示类似的接触焊盘布局实施例，然而，用于栅极驱动器下拉晶体管PD的栅极226的接触焊盘300具有在如图3和图4所示对应的接触焊盘300之间的区域。另外其它接触焊盘布局也是可能的。
用于垂直低侧晶体管LSFET并且可选地用于栅极驱动器下拉晶体管PD的漏极接触焊盘如在本文中所描述的那样被提供在衬底200的背侧203处，并且因此在图3至图5中未示出。
图6示出了在沿着图4中标注为I-II的线条、在接触焊盘金属化层下方的区域中的DC-DC转换器的输出级裸片102的剖视图。根据该实施例，单片集成在输出级裸片102的第二区域204中的栅极驱动器下拉晶体管PD是横向MOSFET而不是垂直沟道器件。同样地，下拉晶体管PD的源极和漏极400、402均设置在衬底404的相同侧面处，并且通过相应的接触部分406、408而接触。在源极侧的接触部分406也可以连接至晶体管本体412的高掺杂接触区域410。下拉晶体管PD的栅极414通过栅极电介质416与衬底404绝缘。电连接的特定点在图4和图6中标注为“A”、“B”和“C”。
图7示出了沿着图4中标注为I-II的线条、在接触焊盘金属化层的下方的区域中DC-DC转换器的输出级裸片102的另一实施例的剖视图。图7中所示实施例类似于图6中所示，然而，横向栅极驱动器下拉MOSFET PD设置在沟槽418中。电介质420覆盖了沟槽418的侧壁和底部。电连接的特定点在图4和图7中标注为“A”、“B”和“C”。
图8示出了沿着图4中标注为I-II的线条、在接触焊盘金属化层的下方的区域中DC-DC转换器的输出级裸片102的又一实施例的剖视图。根据该实施例，单片集成在输出级裸片102的第二区域204中的栅极驱动器下拉晶体管PD是增强n沟道沟槽FET。特别地，下拉晶体管PD的栅极500设置在利用电介质504加衬的沟槽502中。场电极506可以在沟槽502中被提供栅极电极500下方并且与栅极电极500绝缘。下拉晶体管PD的源极508设置在衬底512的本体区域510中。漂移区域514在本体区域510下方，并且下拉晶体管PD的漏极516在漂移区域514下方。电连接的特定点在图4和图8中标注为“A”、“B”和“C”，其中A＝漏极，C＝源极，反之亦然。电流从C流至A。可选的场板阻挡了来自功率FET的漏极电势进入下拉晶体管PD的有源区域。
图9示出了DC-DC转换器集成电路(IC)的另一实施例的示意图。图9的DC-DC转换器IC类似于图1中所示的DC-DC转换器IC，然而，输出级裸片102包括驱动器106的用于高侧功率晶体管HSFET的栅极驱动器上拉晶体管(PU)，而不是用于低侧功率晶体管LSFET的栅极驱动器下拉晶体PD。备选地或者除了高侧功率晶体管HSFET之外，也可以在低侧功率晶体管LSFET处使用栅极驱动器上拉晶体管PU。在图9的示例性电路中，其为在驱动器裸片100中的在物理上完整的低侧驱动器级114。高侧驱动器级112在驱动器裸片100中在物理上仅部分地完整。高侧驱动器级112的栅极驱动器上拉晶体管PU设置在输出级裸片102中，并且如图9所示电连接至转换器输出级104的高侧功率管晶体管HSFET。上拉晶体管PU例如响应于施加至上拉晶体管PU的栅极的控制信号HS而经由自举电路(未示出)将高侧晶体管HSFET连接至电源电压Vsup。集成在输出级裸片中的上拉晶体管PU在逻辑上完成了如图9中虚线框所示被包括在驱动器裸片100中的部分高侧驱动器级112，并且从部分高侧驱动器级112接收控制信号HS。上拉晶体管PU相对于栅极驱动器下拉晶体管PD而设置在与如前在本文中所述功率晶体管HSFET、LSFET不同的输出级裸片102的半导体衬底的区域中，从而确保了DC-DC转换器的正确的操作。
图10示出了DC-DC转换器IC的输出级裸片102的另一实施例的示意图。根据该实施例，低侧和/或高侧驱动器级114、112的下拉和上拉晶体管PD、PU均单片集成在输出级裸片102中。在图10中采用方块示出了去往低侧功率晶体管LSFET以及栅极驱动器下拉和上拉晶体管PD、PU的各个外部接触连接。用于低侧功率晶体管LSFET的漏极接触焊盘标注为“LSFET漏极”，用于低侧功率晶体管LSFET和栅极驱动器下拉和上拉晶体管PD、PU的共用的源极接触焊盘标注为“源极”，用于栅极驱动器上拉晶体管PU的电源电压接触焊盘标注为“Vsupply”，用于下拉和上拉晶体管PD、PU的栅极接触焊盘标注为“PU/PD栅极”，以及用于低侧功率晶体管LSFET的可选的栅极接触焊盘标注为“LSFET栅极”。
图11示出了单片集成在输出级裸片102中低侧驱动器级114的下拉和上拉晶体管PD、PU的另一实施例。图11的上部分示意性示出了在下拉和上拉晶体管PD、PU与低侧功率晶体管LSFET之间的电连接。图11的剩余部分部分地示出了下拉和上拉晶体管PD、PU的物理实施方式以及形成在半导体衬底上方的金属层中的对应的电连接。上拉晶体管PU的源极(S)通过第一金属区域600连接至正性电源电压V+。下拉晶体管PD的源极(S)通过第二金属区域602连接至低侧功率管晶体管LSFET的源极。上拉和下拉晶体管PU、PD的漏极(D)通过第三金属区域604连接在一起并且连接至低侧功率晶体管LSFET的栅极。上拉和下拉晶体管PU、PD的栅极(G)通过第四金属区域606连接在一起以便控制由驱动器裸片100所产生的信号输入LS。根据该实施例，上拉和下拉晶体管PU、PD的源极、漏极和栅极设置在沟槽608中，例如在输出级裸片102的边缘区域中。沟槽隔离电介质610设置在沟槽608的侧壁和底部上，也即上拉和下拉晶体管PU、PD是横向器件。
图12示出了单片集成在输出级裸片102中的低侧驱动器级114的下拉和上拉晶体管PD、PU的又一实施例。根据该实施例，低侧晶体管驱动器114具有至少两级，每一级包括上拉晶体管(Px)和下拉晶体管(Nx)。图12的上部分示意性示出了在多级低侧驱动器114的下拉和上拉晶体管Px、Nx之间、以及在多级驱动器114与低侧功率晶体管LSFET之间的电连接。图12的剩余部分部分地示出了多级驱动器114的下拉和上拉晶体管Px、Nx的物理实施方式，以及在半导体衬底上方的一个或多个金属层中形成于多级驱动器114的下拉和上拉晶体管Px、Nx与低侧功率晶体管LSFET之间的对应的电连接。根据该实施例，上拉和下拉晶体管Px、Nx的源极、漏极和栅极设置在沟槽608中，例如在输出级裸片102的边缘区域中。沟槽隔离电介质610设置在沟槽608的侧壁和底部上，也即上拉和下拉晶体管Px、Nx是横向器件。
制造输出级裸片的方法包括：提供具有第一区域以及与第一区域隔离的第二区域的半导体衬底，在半导体衬底的第一区域中形成低侧功率晶体管，在半导体衬底的第二区域中形成栅极驱动器晶体管，将第一接触焊盘电连接至功率晶体管的源极，将第二接触焊盘电连接至功率晶体管的漏极，以及将第三接触焊盘电连接至栅极驱动器晶体管的栅极以用于接收外部产生的控制信号。
诸如“之下”、“下方”、“低于”、“之上”、“上方”等等的空间相对性术语用于便于解释说明一个元件相对于第二元件的位置。这些术语意在除了附图中所示不同朝向之外还包括器件的不同朝向。此外，诸如“第一”、“第二”等等的术语也用于描述各个元件、区域、部分等等，并且并非意在限定。说明书全文中相同的术语涉及相同的元件。
如在本文中使用的，术语“具有”、“含有”、“包括”、“包含”等等是开放性术语，这些开放性术语指示了所述元件或特征的存在，但是并未排除附加的元件或特征。术语“一”、“一个”和“该”意在包括复数以及单数形式，除非上下文给出明确相反指示。
在变形例和本申请的以上范围的教导下，应该理解的是本发明不应由前述说明书限定，或者也不由附图所限定。替代地，本发明仅由所附权利要求以及它们的法律等价形式所限定。

Claims (24)

1.一种半导体裸片，包括：
半导体衬底，具有第一区域以及与所述第一区域隔离的第二区域；
功率晶体管，设置在所述半导体衬底的所述第一区域中，并且具有栅极、源极和漏极；
栅极驱动器晶体管，设置在所述半导体衬底的所述第二区域中，并且具有栅极、源极和漏极，所述栅极驱动器晶体管在逻辑上形成驱动器的一部分，并且电连接至所述功率晶体管的栅极以及可操作用于响应于从所述驱动器接收的外部产生的控制信号而关断或者导通所述功率晶体管；
第一接触焊盘，电连接至所述功率晶体管的源极；
第二接触焊盘，电连接至所述功率晶体管的漏极；以及
第三接触焊盘，电连接至所述栅极驱动器晶体管的栅极以用于接收所述外部产生的控制信号。
2.根据权利要求1所述的半导体裸片，其中所述功率晶体管的栅极设置在形成于所述半导体衬底中的沟槽中，并且具有沿着所述半导体衬底中的所述沟槽延伸的垂直沟道。
3.根据权利要求1所述的半导体裸片，其中所述栅极驱动器晶体管是nMOS晶体管，所述nMOS晶体管可操作用于响应于所述外部产生的控制信号而关断所述功率晶体管。
4.根据权利要求3所述的半导体裸片，其中所述功率晶体管的栅极电连接至所述nMOS晶体管的漏极，并且所述功率晶体管的源极电连接至所述nMOS晶体管的源极。
5.根据权利要求3所述的半导体裸片，其中所述nMOS晶体管具有500mΩ或更小的漏极至源极导通电阻。
6.根据权利要求1所述的半导体裸片，其中所述栅极驱动器晶体管设置在形成于所述半导体衬底中的沟槽中，并且具有沿着所述半导体衬底中的所述沟槽延伸的垂直沟道。
7.根据权利要求1所述的半导体裸片，其中所述第一接触焊盘和所述第三接触焊盘在所述半导体裸片的第一侧处相互电隔离，并且所述第二接触焊盘设置在所述半导体裸片的与所述第一侧相对的第二侧处。
8.根据权利要求7所述的半导体裸片，其中所述栅极驱动器晶体管设置在所述半导体衬底的所述第二区域中的所述第三接触焊盘之下。
9.根据权利要求7所述的半导体裸片，进一步包括第四接触焊盘，所述第四接触焊盘在所述半导体裸片的所述第一侧处与所述第一接触焊盘和所述第三接触焊盘电隔离，所述第四接触焊盘电连接至所述功率晶体管的栅极。
10.根据权利要求1所述的半导体裸片，其中所述半导体衬底的所述第一区域和所述第二区域由绝缘填充的沟槽相互隔离，所述绝缘填充的沟槽从所述半导体衬底的第一侧延伸至所述半导体衬底的与所述第一侧相对的第二侧。
11.根据权利要求10所述的半导体裸片，其中：
所述功率晶体管的栅极设置在形成于所述半导体衬底的所述第一区域中的沟槽中；
所述栅极驱动器晶体管的栅极设置在形成于所述半导体衬底的所述第二区域中的沟槽中；
所述第一接触焊盘和所述第三接触焊盘在所述半导体衬底的所述第一侧处相互电隔离；以及
所述第二接触焊盘在所述半导体衬底的所述第二侧处接触所述功率晶体管的漏极，并且与所述半导体衬底的所述第二区域电隔离。
12.根据权利要求11所述的半导体裸片，其中所述栅极驱动器晶体管是nMOS晶体管，所述第一接触焊盘在所述半导体衬底的所述第一侧处电连接至所述功率晶体管的源极和所述nMOS晶体管的源极，并且所述功率晶体管的栅极电连接至所述nMOS晶体管的漏极。
13.一种集成电路，包括：
第一半导体裸片，包括可操作用于产生控制信号的控制逻辑以及驱动器的可操作用于响应于所述控制信号而开关功率晶体管的部分；以及
第二半导体裸片，包括：
半导体衬底，具有第一区域以及与所述第一区域隔离的第二区域；
功率晶体管，设置在所述半导体衬底的所述第一区域中，并且具有栅极、源极和漏极；
栅极驱动器晶体管，设置在所述半导体衬底的所述第二区域中，并且具有栅极、源极和漏极，所述栅极驱动器晶体管电连接至所述功率晶体管的栅极并且可操作用于响应于施加至所述栅极驱动器晶体管的栅极的所述控制信号而关断或导通所述功率晶体管，所述栅极驱动器晶体管在逻辑上形成所述驱动器的其它部分；
第一接触焊盘，电连接至所述功率晶体管的源极；
第二接触焊盘，电连接至所述功率晶体管的漏极；以及
第三接触焊盘，电连接至所述栅极驱动器晶体管的栅极以用于从所述第一半导体裸片接收所述控制信号。
14.根据权利要求13所述的集成电路，其中所述功率晶体管的栅极设置在形成于所述半导体衬底中的沟槽中，并且具有沿着所述半导体衬底中的所述沟槽延伸的垂直沟道。
15.根据权利要求13所述的集成电路，其中所述栅极驱动器晶体管是nMOS晶体管，所述nMOS晶体管可操作用于响应于从所述第一半导体裸片接收的所述控制信号而关断所述功率晶体管。
16.根据权利要求15所述的集成电路，其中所述功率晶体管的栅极电连接至所述nMOS晶体管的漏极，并且所述功率晶体管的源极电连接至所述nMOS晶体管的源极。
17.根据权利要求13所述的集成电路，其中所述栅极驱动器晶体管设置在形成于所述半导体衬底中的沟槽中，并且具有沿着所述半导体衬底中的所述沟槽延伸的垂直沟道。
18.根据权利要求13所述的集成电路，其中所述第一接触焊盘和所述第三接触焊盘在所述第二半导体裸片的第一侧处相互电隔离，并且所述第二接触焊盘设置在所述第二半导体裸片的与所述第一侧相对的第二侧处。
19.根据权利要求18所述的集成电路，其中所述栅极驱动器晶体管设置在所述半导体衬底的所述第二区域中的所述第三接触焊盘之下。
20.根据权利要求18所述的集成电路，进一步包括第四接触焊盘，所述第四接触焊盘在所述第二半导体裸片的所述第一侧处与所述第一接触焊盘和所述第三接触焊盘电隔离，所述第四接触焊盘电连接至所述功率晶体管的栅极。
21.根据权利要求13所述的集成电路，其中所述半导体衬底的所述第一区域和所述第二区域由绝缘填充的沟槽相互隔离，所述绝缘填充的沟槽从所述半导体衬底的第一侧延伸至所述半导体衬底的与所述第一侧相对的第二侧。
22.根据权利要求21所述的集成电路，其中：
所述功率晶体管的栅极设置在形成于所述半导体衬底的所述第一区域中的沟槽中；
所述栅极驱动器晶体管的栅极设置在形成于所述半导体衬底的所述第二区域中的沟槽中；
所述第一接触焊盘和所述第三接触焊盘在所述半导体衬底的所述第一侧处相互电隔离；以及
所述第二接触焊盘在所述半导体衬底的所述第二侧处接触所述功率晶体管的漏极，并且与所述半导体衬底的所述第二区域电隔离。
23.根据权利要求22所述的集成电路，其中所述栅极驱动器晶体管是nMOS晶体管，所述第一接触焊盘在所述半导体衬底的所述第一侧处电连接至所述功率晶体管的源极和所述nMOS晶体管的源极，并且所述功率晶体管的栅极电连接至所述nMOS晶体管的漏极。
24.一种制造半导体裸片的方法，所述方法包括：
提供半导体衬底，所述半导体衬底具有第一区域以及与所述第一区域隔离的第二区域；
在所述半导体衬底的所述第一区域中形成功率晶体管，所述功率晶体管具有栅极、源极和漏极；
在所述半导体衬底的所述第二区域中形成栅极驱动器晶体管，所述栅极驱动器晶体管具有栅极、源极和漏极，所述栅极驱动器晶体管在逻辑上形成驱动器的一部分，并且电连接至所述功率晶体管的栅极以及可操作用于响应于从所述驱动器接收的外部产生的控制信号而关断或者导通所述功率晶体管；
将第一接触焊盘电连接至所述功率晶体管的源极；
将第二接触焊盘电连接至所述功率晶体管的漏极；以及
将第三接触焊盘电连接至所述栅极驱动器晶体管的栅极以用于接收所述外部产生的控制信号。
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