TWI437688B - 驅動橋接功率電晶體之半導體裝置 - Google Patents

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TWI437688B
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Kazuhiro Shimizu
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Mitsubishi Electric Corp
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Description

驅動橋接功率電晶體之半導體裝置
本發明係有關於以推挽的方式驅動橋接功率裝置的半導體裝置。
IGBT(絕緣閘雙極電晶體)等處理高功率的功率裝置廣泛地使用在驅動功率馬達等用途上。功率裝置(功率電晶體)較常利用在以半橋電路用2個功率裝置交互驅動負載，及H橋電路用4個功率電晶體交互驅動負載等型態。
這樣的功率裝置必須要高速地切換更多的電流。因為高速切換大電流時橋接電路的寄生電感所衍生的問題及其改善方法揭露於非專利文獻1(International Rectified DESIGN TIPS,DT92-1J,“解決功率IC在大功率、高頻率驅動時的雜訊問題”,L. Kiraly,http://www.irf-japan.com/techn ical-info/designtp/dt92-1j.pdf)及非專利文獻2(International Rectified DESIGN TIPS,DT97-3J,“控制IC驅動的功率階段過渡時的注意點”,C. Chey,et al.,http://www.irf-japan.com/technical-info/designtp/dt9 7-3j.pdf)。非專利文獻1及2當中，在耦接於高側功率電晶體及低側功率電晶體(在本說明書中「高側」及「低側」指的是「高電位端」及「低電位端」)的連接點的基準電位節點(虛擬接地電位節點)與接地節點(共通接地節點)之間逆接了一個二極體。也就是說，二極體在高壓控制IC的外部，陰極連接至虛擬接地端子(VS端子)，陽極連接至共通接地端子(GND)。
非專利文獻1及2揭露了用以解決因配線或墊片而存在寄生電感的問題之構造。也就是說，在橋接構造中，當負載是感應性負載，高側功率電晶體關掉時，流於低側功率電晶體的飛輪二極體(free-wheel diode)的電流會造成針尖狀的雜訊。因為此飛輪二極體的延遲打開及順向降壓，以及配線寄生電感，虛擬接地節點(VS)的電位變得比接地電位(GND)來得低。供給電源電壓給驅動高側功率電晶體的電路的靴帶式(bootstrap)電源節點透過減耦合電容耦接至虛擬接地節點。而二極體(稱為靴帶式二極體)順接於電源節點與靴帶式電源節點之間。藉由減耦合電容將靴帶式電源(VB)維持於浮動電源狀態，是為了將靴帶式電源節點(VB)與虛擬接地節點(VS)之間的電壓Vbs維持一定。
然而，如上所述，當虛擬接地電位(VS)產生負的針尖狀雜訊時，靴帶式電源節點(VB)會因減耦合電容而下降。靴帶式二極體處於開啟狀態，大電流由電源節點流入控制電路，控制電路(IC)因此被破壞。為了防止此現象，將高速高壓二極體連接於虛擬接地節點(VS)與共通接地節點(COM)之間，將虛擬接地節點的最低電位箝制於接地電壓位準。透過此箝制動作，將靴帶式電源(VB)維持在接地電壓以上的電壓位準，防止靴帶式電晶體因高側功率電晶體關掉時的針尖狀雜訊而順向偏壓。因此防止了由於大電流從電源節點流至控制電路(IC)所造成的破壞。
而為了防止因虛擬接地電位的雜訊(VS欠射，VS undershooting)所造成驅動裝置內靴帶式電源與共通接地之間的寄生二極體被破壞，專利文獻1(特開2005-160177號公報)揭露了以下的構造。負載電路連接於虛擬接地節點(VS)與共通接地節點(COM)之間，此負載電路並聯了二極體及熱敏電阻(thermistor)的串聯結構。二極體會採用順向打開時間比飛輪電晶體短且順向壓降小的二極體，其陰極連接至虛擬接地節點，陽極連接至熱敏電阻。而熱敏電阻會採用具有正的溫度特性的熱敏電阻。此外，負載電路還並聯有電容。
專利文獻1中，並聯於負載電路的電容是做為切換損失及雜訊減低使用。高側功率電晶體關掉時，在飛輪二極體導通前，電流流過二極體及熱敏電阻的串聯結構。藉此防止之後的負載電流流入電容，防止虛擬接地節點產生欠射之情形。
相同地，專利文獻2(特開2005-160268號公報)也揭露了抑制虛擬接地節點的負針尖狀雜訊(VS欠射)的構造。專利文獻2中，為了抑制高側功率電晶體關掉時虛擬接地節點產生再生電壓，將二極體逆接於虛擬接地節點與共通接地節點之間，並將並聯於虛擬接地節點的電阻與電容結構與此二極體串聯。
專利文獻2在高側功率電晶體關掉時，藉由將連接至低側功率電晶體的飛輪電晶體高速打開，防止虛擬接地節點產生大的負電位，並且藉由放出因電阻而充電至電容的電荷，迴避電容的突波吸收效果下降。
這些先行技術文獻(專利文獻1、2及非專利文獻1、2)中，箝制虛擬接地電位的高壓二極體配至於驅動IC(控制電路)外部。在這個配置的情況下，二極體透過外部配線耦接至控制電路(IC)的端子(襯墊)。二極體外部連接用的配線及襯墊中的寄生電感盡可能越小越好。這是因為電流變化時由於電感所造成的雜訊會與電感值成比例。
然而在控制電路外部連接箝制用二極體的情況下，對於減小配線寄生電感這點，會有如下所示，在佈局時有極大的限制。也就是說，為了高效率地驅動功率電晶體這個控制IC(控制電路)原本的目的，這些功率電晶體會優先配置於接近控制IC的地方。因此，以保護此控制IC(VS欠射的限制)為目的的高壓箝制用二極體，則會配置在距離控制IC較遠的地方。因此，箝制用二極體的配線程度增長，寄生電感也實質地增大，而提高了虛擬接地電位的負欠射(VS欠射)增大的可能。
為了抑制此箝制用二極體的配線寄生電感的影響，會考慮將電感元件插入控制IC的虛擬接地電位節點與功率電晶體的連接節點之間。然而如前所述，高耐壓控制IC與功率電晶體最好配置在附近。再加上功率電晶體驅動時，這個追加電感元件在高頻動作時的作用等同於大阻抗元件，而成為妨礙高速切換動作的主要原因。因此，將這樣的追加電感元件連接至虛擬接地節點與功率電晶體之間的連接節點(中間節點)並不是個好的解決方式。
因此，控制IC外部連接二極體來減低虛擬接地電位節點的欠射(VS欠射)儘管是有效的方法，但仍有許多需要改善的問題點存在。
本發明的目的是提供一種半導體裝置，能夠在不給予電路壞影響或是不增大電路佈局面積的情況下，確實地抑制虛擬接地節點的欠射。
本發明的半導體裝置具備低電位端電路、高電位端電路、虛擬接地電位襯墊、共通接地電位襯墊、二極體。低電位端電路設置在形成於半導體基板領域上的低電位領域，驅動低電位端功率電晶體。高電位端電路設置於形成於半導體基板領域上的高電位領域，被供給高電壓以驅動高電位端功率電晶體。虛擬接地電位襯墊配置於高電位領域，耦接至高電位端及低電位端的功率電晶體的連接節點，供給此高電位領域的虛擬接地電位。共通接地襯墊共通地供給接地電位給此低電位電路及高電位電路。二極體形成於此半導體基板領域上，陰極電極連接至虛擬接地電極，陽極電極連接至共通接地電極。
根據本半導體裝置，抑制虛擬接地電位的欠射的二極體會設置於構成控制IC的半導體裝置內部。因此，本發明的主要優點是不需在外部配置配線，就能抑制寄生電感成份的增大，確實地防止電路錯誤動作。
本發明上述的及其他的目的、特徵、觀點及優點將在配合圖式說明的實施方式中做說明。
[實施例1]
第1圖係根據本發明的功率裝置驅動用半導體裝置的外部連接圖。第1圖中，高壓控制電路(半導體裝置)HVIC會設定低側功率電晶體Q1及高側功率電晶體Q2開啟/關閉。功率電晶體Q1及Q2是例如由IGBT(絕緣閘雙極電晶體)所組成，汲極與源極之間分別逆向並聯有飛輪二極體D1及D2。
高電壓源HV被設置做為功率電晶體Q1及Q2的電源。高電壓源HV的正電極耦接至功率電晶體Q2的汲極節點，負電極耦接至功率電晶體Q1的源極節點。功率電晶體Q1及Q2的汲極與源極配線分別存在有寄生電感L1-L4。
功率電晶體Q1及Q2的連接節點(以下稱中間節點)PA與高電壓源的負電極之間連接有負載電路LD。負載電路LD包括例如電感元件LL及電阻元件RL。
高壓控制電路HVIC具有包括靴帶式電源節點VB、高側控制信號輸出節點HO、虛擬接地電位節點VS、電源節點VCC、低側控制信號節點LO、共通接地節點COM的外部節點。靴帶式電源節點VB透過二極體DB耦接至電源節點VCC，二極體DB導通時，電源電壓VCC透過二極體DB來供給。使用靴帶式電源節點VB的電壓VB(節點與施加於其上的電壓以同樣符號表示)，產生輸出至高側控制信號輸出節點HO的高電壓位準的控制信號。
靴帶式電源節點VB與虛擬接地電位節點VS之間連接有電容CB。藉由電容CD，將靴帶式電源節點VB設定在浮動狀態，並將為高側控制信號輸出節點HO的基準電壓的虛擬接地電位節點VS的電壓VS，與靴帶式電源節點VB的電壓VB的差Vbs保持為一定值。
高側控制信號輸出節點HO透過電阻元件R1連接至高側功率電晶體Q2的閘極。虛擬接地電位節點VS連接至中間節點PA。此虛擬接地電位節點VS與中間節點PA之間的配線存在有寄生電感LD3。虛擬接地電位節點VS會給予靴帶式電源節點VB基準電位。
電源節點VCC被供給電源電壓VCC，低側控制信號輸出節點LO透過電阻元件R2連接至低側功率電晶體Q1的閘極。此電源節點VCC與共通接地節點COM之間連接有減耦合電容CL。共通接地節點COM被供給接地電壓GND。
在高壓控制電路HVIC的內部，共通接地節點COM與虛擬接地電位節點VS之間連接有高壓二極體D3。高壓二極體D3的陰極連接至虛擬接地電位節點VS，陽極連接至共通接地節點COM。將高壓二極體D3設置於高壓控制電路HVIC內部，藉此盡可能地排除二極體D3的配線寄生電感等造成的影響。
第2圖係表示第1圖的高壓控制電路HVIC的動作之信號波形圖。以下將參照第2圖說明第1圖的高壓控制電路HVIC的動作。
在時間點t1，來自高側控制信號輸出節點HO的控制信號升至H位準。高側功率電晶體Q2對應地成為開啟狀態，將來自高電壓源HV的電流供給至負載電路LD。因應高側功率電晶體Q2往中間節點PA的電流供給，虛擬接地電位VS的電位上升，而因為減耦合電容CB的電容耦合，靴帶式電源節點VB的電位也會上升。這個情況下，透過電容CB，電壓VB與VS的差保持一定。
此時，靴帶式電源節點VB的電壓在電源電壓VCC以上，二極體DB為關閉狀態。電流(電荷)由電容CB往靴帶式電源節點VB供給。
在時間點t2，來自高側控制信號輸出節點HO的控制信號被驅動至L位準(關閉狀態)。高側功率電晶體Q2轉移至關閉狀態，停止供給汲極電流給負載電路LD。然而負載電路LD中存有電感元件LL，這個電感元件LL會因應電感值持續驅動電流。
此時對於低側功率電晶體Q1而設置的飛輪二極體D1成為開啟狀態，對負載電路LD供給電流。透過飛輪二極體D1供給給負載電路LD的電流是由接地電位GND透過低側功率電晶體Q1的源極及汲極配線中存在的寄生電感L1及L2提供，因此中間點節點PA的電位變得比接地電位(GND)低。
因應此電流供給，虛擬接地電位節點VS的電位變為負電位。在這個情況下，因為電容CB的電容耦合，靴帶式電源節點VB的電位變為接地電壓GND以下，高壓二極體DB順向偏壓，電流由電源節點VCC流入靴帶式電源節點VB。本實施例1的高壓控制電路HVIC中，內部的二極體D3順接於共通接地節點COM與虛擬接地電位節點VS之間。因此，當虛擬接地電位節點的電位轉為負電位，箝制用的高壓二極體D3會轉為開啟狀態，供給電流給虛擬接地電位節點VS，將虛擬接地電位節點VS的電壓位準箝制在由共通接地節點COM的接地電壓GND往自身順向壓降(Vf)後的電壓位準GND-Vf。
藉此，就能夠防止靴帶式電源節點VB的電位在接地下降至接地電位以下。因此，並能夠抑制高壓二極體DB轉為開啟狀態。另外，能夠將靴帶式電源節點VB維持在浮動電源狀態，避免錯誤動作。
箝制用高壓二極體D3設置於高壓控制電路HVIC內部，其配線阻抗及電感十分小。而中間節點PA與虛擬接地電位節點VS之間的外部配線即使存在有電感LD3，也能夠將充分地縮短該配線，因此能將電感值充分縮小。此外，將高壓控制電路HVIC與功率電晶體Q2及Q1盡量靠近地配置，能夠讓這些功率電晶體Q1及Q2做高速切換動作。
第3圖係根據本發明實施例1的高壓控制電路HVIC的平面佈局概略圖。第3圖中，高壓控制電路HVIC包括驅動第1圖所示低側功率電晶體Q1的低電位端邏輯電路1、及驅動第1圖所示低側功率電晶體Q2的高電位端邏輯電路2。在低電位端邏輯電路1與高電位端邏輯電路2之間設有將來自低電位端邏輯電路1的低電位控制信號做位準平移的N通道MOSFET(金氧半場效電晶體)的形成領域3A及3B，以及箝制虛擬接地電位節點的電位的高壓二極體的形成領域4。
對於低電位端邏輯電路1，設有供給電源電壓VDD的電源襯墊5、耦接至共通接地節點COM的襯墊6、以及耦接至低側控制信號輸出節點LO的襯墊8。低電位端邏輯電路1及襯墊5、6、8形成於底電位端邏輯電路形成領域77。
低電位端邏輯電路1根據來自圖中未顯示的控制器(微處理器等)的控制信號，驅動第1圖所示的低側功率電晶體Q1的閘極電位，並且生成控制高側功率電晶體Q2的閘極電位用的低電位控制信號。
在分別形成於形成領域3A及3B的位準平移N通道MOSFET中，汲極電流會根據來自低電位端邏輯電路1的低電位控制信號流動。而根據此透過位準平移配線19而流動的汲極電流，高電壓端邏輯電路2的內部會生成靴帶式電源電壓VB位準的信號。
對於高電位端邏輯電路2，設有耦接至靴帶式電源節點VB的襯墊12、耦接至虛擬接地電位節點VS的虛擬接地襯墊11、耦接至高側控制信號輸出節點HO的輸出襯墊13。高電位端邏輯電路2根據透過高壓N通道MOSFET 3A及3B(領域與形成於此領域的電晶體以同樣符號表示)以汲極電流的形式傳達的位準平移信號，產生對高側功率電晶體Q2的閘極信號，並透過輸出襯墊13(高側控制信號輸出節點H0)輸出。
高電位端邏輯電路2及襯墊11-13形成於高壓電位島9內部被高壓分離領域10所包圍的領域HVLR。高壓分離領域10是例如由進行PN接合分離的高壓二極體構造所實現，將低電位端邏輯電路形成領域(77)N通道MOSFET形成領域3A、3B，與高電位端邏輯電路形成領域HVLR分離，防止高電位端邏輯電路2動作時對其他領域造成影響。
高壓N通道MOSFET 3A及3B具有相同構造，因此第3圖中，對應的構成元件以相同參考符號表示。這些位準平移用高壓MOSFET 3A及3B包括形成於中心的汲極領域15、包圍汲極領域呈圓周狀的漂流領域16、包圍漂流領域16呈圓周狀的閘極電極17、以及於閘極電極外部呈圓周狀的源極領域18。
汲極領域15連接有位準平移配線19，當閘極電極17接受來自低電位端邏輯電路1的低電位閘極信號，此閘極信號被轉為汲極電流並往高電位端邏輯電路2傳送。高壓MOSFET 3A及3B個別的源極領域被供給來自共通接地襯墊6的共通接地電壓(GND)。藉由將高壓MOSFET 3A及3B形成同心圓狀，通道的寬度增大，能流過大的汲極電流。
形成於二極體形成領域4的高壓二極體4(形成領域與二極體以相同符號表示)，對應第1圖所示的箝制用高壓二極體D3，利用與高壓N通道MOSFET 3A及3B相同的MOS電晶體構造實現。也就是說，在高壓二極體形成領域4中，中心部形成陰極領域20、漂移領域21包圍住此陰極領域20。閘極電極22包圍住漂移領域21，在此閘極電極外部形成圓周狀的陽極領域23。陽極領域23透過內部配線7耦接至共通接地襯墊6。陰極領域20透過內部配線24耦接至虛擬接地襯墊11。此高壓二極體形成領域4中，閘極電極22不做連接，閘極電極22是做為電場緩和及空乏層確保的場效電板(field plate)使用。
如第3圖所示，在高壓控制電路HVIC中，為了盡可能縮短內部配線的長度，高壓MOSFET 3A及3B會靠近邏輯電路1及2設置。與這些高壓MOSFET 3A與3B相同地，接近邏輯電路1及2並利用與MOSFET 3A及3B相同的電晶體構造，在箝制用高壓二極體形成領域4內形成高壓二極體D3。藉此，高壓二極體D3的配線7及24的長度能夠縮短，減低該寄生電感，並確實地抑制虛擬接地電位節點VS的欠射(VS undershooting)。
而此高壓二極體4(D3)具有與位準平移用MOSFET 3A及3B相同的構造，所以能夠在同一個製造步驟中形成位準平移用MOSFET 3A及3B及高壓二極體4(D3)。
第4圖係第3圖的L4-L4沿線的剖面構造概略圖。第4圖中，高壓控制電路HVIC形成於P型半導體基板(半導體基板領域)29上。P型半導體基板29表面形成N型半導體層30a及30b。N型半導體層30a及30b分別以例如長晶法形成，為具有RESURF(Reduced Surface Field)構造 的高壓半導體層。
N型半導體層30a及30b被由N型半導體層表面形成至P型半導體層29的高濃度P型摻雜領域32所分離。N型半導體層30a的表面配置著彼此間隔一段距離的N型汲極摻雜領域33及P型摻雜領域35a。汲極摻雜領域33連接例如是由鋁形成的第1汲極電極配線36。汲極摻雜領域33的設置是為了防止N型半導體領域30a中生成的空乏層接觸第1汲極電極配線36，以及為了減低汲極電極配線36接觸阻抗。
在摻雜領域33及35a之間的N型半導體層30a的表面有以例如局部氧化膜(LOCOS膜)所形成的元件分離膜37a。P型摻雜領域35a的表面形成有N型摻雜領域34。N型摻雜領域34構成高壓N通道MOS電晶體3A的源極領域。
元件分離膜37a上配置著有一定間隔的多晶矽閘極膜38a-38c。多晶矽閘極膜38a從元件分離膜37a上延伸至汲極摻雜領域33上，並且與上層的金屬配線39a電性連接。金屬配線39a及多晶矽閘極膜38a是做為抑制汲極摻雜領域33附近的高電場的場效電板之用。多晶矽閘極膜38b、多晶矽閘極膜38c也同樣地做為場效電板之用，保持於浮動狀態，藉由電容結合使元件分離膜37a下部的表面電場穩定，並確實地確保高壓N通道MOSFET 3A關閉時的空乏層的領域範圍。
第1汲極電極配線36上連接有位準平移配線19。此位準平移配線19由汲極摻領域33向圖的右方連續地延 伸，跨過高壓分離領域10到達第3圖所示的高壓端邏輯電路。位準平移配線19在高壓N通道MOSFET 3A開啟的狀態時，其汲極電流往圖中未顯示的高電位端邏輯電路區的摻雜領域流動，低電壓的閘極信號因摻雜領域的擴散阻抗的壓降而位準平移，變換為高電壓閘極信號。
形成於位準平移配線19下方的金屬配線39b做為遮蔽配線之用，防止在位準平移配線19傳遞的信號對形成於元件分離膜37a下部的空乏層造成不良影響。
另一方面，P型摻雜領域35a表面上一層透過圖中未顯示的閘極絕緣膜，形成閘極電極配線40。此閘極電極配線40在元件分離膜37a上電性連接金屬配線41。圖中未顯示的處理器會傳送控制信號(閘極信號)至此金屬配線41。根據此閘極信號，在P型摻雜領域35a的表面選擇性地形成通道，使源極摻雜領域34與N型半導體層30a電性連接，電子由源極摻雜領域34透過N型半導體層(漂移層)往汲極摻雜領域33方向流動。
此閘極電極配線41也具有對位準平移配線19遮蔽的功能，閘極電極配線40的形成延伸至元件分離膜37a上，具有場效電板的功能。
位準平移配線19與金屬配線39a-39b及金屬配線41之間，金屬配線39a-39b及金屬配線41與多晶矽閘極膜38a-38c及閘極電極配線40之間配置了層間絕緣膜，將各配線分離。
N型半導體層30b表面形成元件分離膜37b，而關於元 件分離膜37b，在與分離用P型摻雜領域32對向的領域內，N型半導體層30b的表面設有N型摻雜領域43。而如後所述，靴帶式電源電壓VB會供給至N型摻雜領域43。藉由將來自N型摻雜領域43的靴帶式電源電壓VB供給至N型半導體層30b，將P型摻雜領域32與N型半導體層30b之間的PN接合設定為逆偏的狀態，藉由RESURF構造，分離高壓N通道MOSFET 3A與形成於高壓電位島的高電位端邏輯電路電晶體。
元件分離膜37b表面上設有做為場效電板用的閘極電極配線38d-38g。這些多晶矽膜38d及38g分別電性連接至上層的金屬配線39c及39e。多晶矽閘極膜38d及38g分別分別延伸至P型摻雜領域32及N型摻雜領域43的表面，緩和此領域的高電場，並且確實地形成空乏層。而多精細閘極膜38e及38f分別為浮動狀態，藉由電容結合在元件分離膜37b下部確實地形成空乏層。金屬配線39c-39e做為遮蔽導線的作用，抑制位準平移配線19的高電壓對閘極配線38d-38g的場效電板功能造成不良影響。
如上所述，N型半導體層30a及30b為RESURF構造，空乏層形成於N型半導體層30a及30b全體(電晶體關閉狀態時)，實現高壓構造。
第5圖係第3圖的L5-L5沿線的剖面構造概略圖。第5圖中顯示第4圖所示的高壓N通道MOS電晶體(3A)的剖面構造。第5圖中對應第4圖所示的高壓N通道MOS電晶體3A的組成元件的部份會以相同符號表示，在此省略說明。
第5圖中，在中央領域，汲極摻雜領域33形成於N型半導體領域30a表面。此N型半導體領域30a形成於P型半導體基板29上。第1汲極電極配線36會電性連接汲極摻雜領域33，第1汲極電極配線36再電性連接以第2金屬配線組成的位準平移配線19。
元件分離膜37a以包圍汲極摻雜領域33的圓周狀形成。N通道MOSFET 3A如第3A圖所示，以汲極摻雜領域33為中心形成同心圓狀，因此在第5圖中主要將符號標示於汲極摻雜領域33的左側領域。各組成元件在第5圖中以汲極摻雜領域33為中心形成同心圓狀。
多晶矽膜38a-38c及閘極配線40的一部分彼此以一定的間距形成於元件分離膜37a上，做為場效電板。閘極電極配線40的形成會延伸到形成於N型半導體層30a上的P型摻雜領域35a的表面上。P型摻雜領域35a表面形成了N型摻雜領域34。源極配線44的形成與P型摻雜領域35a及N型摻雜領域34兩者耦接。藉此，源極摻雜領域34及為MOSFET 3A的基板領域(後閘極)的P型摻雜領域35a被設定在同一電位。
連接P型摻雜領域35a形成了分離用P型摻雜領域32，其表面形成了P型摻雜領域35b。高壓N通道MOSFET 3A的形成領域藉由此分離用P型摻雜領域32及P型摻雜領域35b與N型半導體層30a所構成的PN二極體構造，與其他電路構成元件分離。MOSFET 3A在關閉的狀態時，PN接合為逆偏狀態，N型半導體層30a內會形成空乏層(透過位準平移配線19傳遞高電壓VB，P型半導體基板29供給接地電壓GND)。
藉由與源極電極配線44同一配線層的例如鋁質配線，在元件分離膜37a上層形成了電極配線41及遮蔽金屬配線39a及39b。電極配線41耦接至閘極電極配線40。這些摻雜領域及各導電層(金屬配線、閘極電極配線及多晶矽膜)被層間絕緣膜42分離。
源極電極配線44會形成圓周狀，MOSFET 3A的開啟狀態時由源極領域(源極摻雜領域34)注入的電子會透過形成於P型摻雜領域35a表面的通道及N型半導體層30a往汲極摻雜領域33移動。
第5圖所示的構造中，由於做為場效電板的多晶矽膜38a-38c及閘極電極配線40的形狀，電晶體關閉狀態時(能夠將N型半導體層30a設定於RESURF構造)，會實現高壓結構。電極配線38a會形成於N型半導體層30a表面上及元件分離膜37a上，緩和電晶體開啟時的汲極高電場。
第6圖係第3圖的L6-L6沿線的剖面構造概略圖。第6圖中，高壓分離領域10的構成元件與第4圖所示的高壓分離領域組成相同，對應的部份會標示相同的符號，在此省略詳細說明。
高電壓端邏輯電路形成領域HVLR中，鄰接N型半導體層30b形成了N型半導體層31c。高壓分離領域10的端部中N型半導體層30b的表面形成了N型摻雜領域43，N型摻雜領域43的配置延伸至N型半導體層31c的上方。此N型半導體層31c構成高電位端邏輯電路形成領域HVLR的基板領域，不做為RESURF構造，被施加高電壓的靴帶式電壓VB。
N型半導體層31c的表面形成了與N型摻雜領域43及N型半導體層31c兩者相接的N型摻雜領域53c。而P型摻雜領域50a及50b以一定的間隔形成。N型摻雜領域53c與P型摻雜領域50a以元件分離領域互相分離。P型井領域52形成在N型半導體層31c的表面上，透過元件分離領域與P型摻雜領域分離。P型井領域52的表面形成以一定間隔的N型摻雜領域53a及53b。P型摻雜領域50c形成於P型井領域52表面，藉由元件分離領域與N型摻雜領域53b分離。
P型型摻雜領域50a及50b之間的N型半導體層31c表面上形成有閘極電極51a。P型摻雜領域50a透過金屬配線54a耦接至N型摻雜領域53c。閘極電極配線51a及P型摻雜領域50a及50b形成P通道MOS電晶體(絕緣閘型場效電晶體)，靴帶式電源電壓VB傳遞至金屬配線54a。靴帶式電源電壓VB分別透過N型摻雜領域53c及43傳遞至半導體層30b及31c。
N型摻雜領域53a及53b之間的P型井領域52的表面上，透過圖中未顯示的閘極絕緣膜形成閘極電極51b。N型摻雜領域53a及53b與閘極電極51b形成N通道MOS電晶體。N型摻雜領域53a透過金屬配線54b與P型摻雜領域50b耦接。N型摻雜領域53b透過金屬配線54c與P型摻雜領域50c耦接。金屬配線54c耦接至第3圖所示的虛擬接地襯墊11，P型井領域52透過P型摻雜領域50c偏壓至虛擬接地電位VS。
在此高電位端邏輯電路形成領域HVLR中，P通道MOS電晶體及N通道MOS電晶體形成反向器，並根據施加在閘極電極配線51a及51b的位準平移信號，輸出靴帶式高電壓VB或虛擬接地電位VS位準的控制信號。
高電壓位準的靴帶式電源電壓VB即使傳遞N型半導體層30b，分離用P型摻雜領域32與N型半導體層30b之間的PN接合呈逆偏狀態，N型半導體層30b全體空乏層擴大，實現高壓RESURF構造。
第7圖係第3圖的L7-L7沿線的剖面構造概略圖。第7圖中表示根據本發明實施例1的箝制用高壓二極體D3的剖面構造。如第7圖所示的高壓二極體(D3)與高壓N通道MOSFET 3A及3B相同地形成於P型半導體基板29上。P型半導體基板29表面形成N型半導體層30d。P型摻雜領域32A以包圍N型半導體層30d的形式形成，在此P型摻雜領域32A的表面形成P型摻雜領域35c。P型摻雜領域32A的形成到達半導體基板29。N型半導體層30d藉由P型分離領域(P型摻雜領域)32A及形成於其表面的P型摻雜領域35c，與其他領域的元件分離。
P型摻雜領域35A鄰接P型摻雜領域35c形成於N型半導體層30d的表面。陽極電極配線60以連接P型摻雜領域35A的方式形成。摻雜領域35A及33A之間的N型半導體層30d的表面形成元件分離領域37c。N型摻雜領域33A元件隔著分離領域37c與P型摻雜領域35A對向形成。N型摻雜領域33A形成於二極體形成領域4(二極體元件D3)的中心領域，P型摻雜領域35A與N型摻雜領域33A以同心圓狀形成。電極配線63A的形成連接至N型摻雜領域33A，金屬配線64A的形成耦接至電極配線63A。金屬配線64A及電極配線63A形成高壓二極體的陰極。
元件分離膜37c上的多晶矽閘極膜61a-61d分別以摻雜領域33A為中心形成同心圓狀，做為場效電板的機能。多晶矽閘極膜61a及61d分別耦接至金屬配線62a及62c。多晶矽閘極膜61b及61c分別被設定至浮動狀態，在其上層形成有金屬配線62b。
陽極電極配線60透過共通接地節點COM接收共通接地電壓GND。相當於閘極電極配線的多晶矽膜61a被設定為浮動狀態，多晶矽閘極膜61a只單純地做為場效電板的功能。
N型半導體層30d具有RESURF構造，且為高壓的構造。N型摻雜領域33A減低對陽極電極63A的接觸阻抗，並且防止形成於N型半導體層30d的空乏層直接接觸陽極電極配線63A。P型摻雜領域35A為高濃度摻雜領域，減低對陽極電極配線60的接觸阻抗同時，並形成高壓PN二極體的PN接合。在此二極體形成領域4中，各電極配線與多晶矽膜及摻雜物領域也藉由層間絕緣膜65分離。
陰極電極配線64A如第3圖所示，跨越高壓分離領域10延伸，耦接至配置於高電位端邏輯電路形成領域HVLR的虛擬接地電位襯墊11，接收虛擬接地電位VS。陰極電極配線60如第3圖所示，耦接至襯墊6，該襯墊6耦接至靠近二極體形成領域4而配置的共通接地節點COM。
使用高壓控制電路HVIC內部的配線，將高壓PN二極體連接至端子COM及VS之間，能夠充分地減低二極體連接配線的寄生電感，也能夠確實地抑制陰極電位VS的下降。
如第3圖所示，高壓二極體D3與高壓N通道MOSFET 3A及3B相同地，配置在接近低電位端邏輯電路及高壓電位島領域9之間，能夠抑制高壓控制電路HVIC的佈局面積增大。在此製造過程中，構成陽極的P型摻雜領域35A是使用與其他位準平移用N通道MOSFET的源極領域形成時相同的製造步驟來形成，單純在二極體領域中，做為源極摻雜領域的N型摻雜領域只不形成在P型摻雜領域35A的表面。因此高壓二極體能夠與位準平移用N通道MOSFET 3A及3B實質使用相同製造步驟形成。
如上所述，根據本發明實施例1，將虛擬接地電位節點的欠射抑制用高壓二極體設置於高壓控制電路(HVIC)內部，能夠減低寄生電感，確實地抑制VS欠射，並且能夠實現安定且高速控制功率電晶體開/關的控制電路(功率裝置驅動電路)。
[實施例2]
第8圖係根據本發明實施例2的高壓控制電路HVIC的平面佈局概略圖。第8圖所示的高壓控制電路HVIC構造中，VS箝制用高壓二極體利用高壓分離領域10形成，高壓分離領域10配置在形成有高電位端邏輯電路12的高壓電位島領域9的內部。也就是說，在高壓分離領域10中，前致用高壓二極體(D3)的陽極電極70形成沿著高壓分離領域10全體一周的連續延伸軌道狀。陰極電極72在高壓分離領域10內部形成連續的軌道狀。在陰極電極72與高電位端邏輯電路領域76之間設有切口領域74。透過此切口領域74，分離形成高壓二極體(D3)的N型半導體層與形成高電位端邏輯電路2的N型半導體層。
陽極電極70透過內部配線7耦接共通接地襯墊6，接收來自共通接地節點COM的共通接地電位GND。陰極電極72如後所述，耦接至摻雜領域，該摻雜領域將設置於高電位端邏輯電路形成領域76的靴帶式電源電壓VB供給至高電位島領域9。
第8圖所示的高壓控制電路HVIC的其他組成與第3圖所示的高壓控制電路HVIC的組成相同，對應的部份會標示相同的符號，在此省略說明。
如第8圖所示，利用分離領域10將VS箝制(防止VS欠射)用的高壓二極體形成於高電位島領域9內。藉此，箝制用高壓二極體不需要另外設置的面積，能夠減低高壓控制電路HVIC的佈局面積。
因為高壓二極體(D3)使用高壓分離領域10形成，能夠加大其佈局尺寸，使電流供給能力(通電能力)充分加大，並能夠確實地實行負突波輸入時的箝制動作。
第9圖係第8圖的L9-L9沿線的剖面構造概略圖。第9圖中，高壓分離領域10包括形成於P型半導體基板29表面的N型半導體層30b。高壓分離領域10與第6圖所示構造相同地，陽極電極配線80耦接至P型分離領域(分離用P型摻雜領域)32。P型分離領域32在表面領域注入高濃度的雜質，減低對陽極電極配線80的接觸抵抗，同時防止空乏層接觸陽極電極配線80。
N型半導體層30b的表面上形成有元件分離膜37b。元件分離膜37b上形成有做為場效墊板且有固定間隔的多晶矽膜38d-38g。多晶矽閘極膜38d及38g分別耦接至電極配線39c及39e，做為場效電板同時緩和摻雜領域32及81附近的高電場。
高濃度N型摻雜領域81隔著元件分離膜37b與P型分離領域32對向形成於N型半導體領域30b上。陰極電極配線82的形成耦接至N型摻雜領域81。陰極電極配線82更耦接至第2金屬電極配線83。第2金屬配線83跨過元件分離膜37c，以延伸至襯墊11形成的襯墊領域的方式配置，耦接至襯墊11的電極配線84。
襯墊電極配線84構成襯墊11，接收虛擬接地電位VS。N型半導體層30b為RESURF構造。P型分離領域32及N型半導體層30b形成高壓PN二極體。
構成高壓電位島領域9的N型半導體層31d與高壓分離領域10的N型半導體層30b藉由切口領域74分離配置。
N型半導體層31d如實施例1所述，被供給高電位端邏輯電路的電源電壓VB，另一方面N型半導體層30b透過襯墊11被供給虛擬接地電位VS。透過切口領域74的設置，被施加高電壓VB的N型半導體層31d與被施加虛擬接地電位VS的N型半導體層30b能夠電性分離，能夠個別地被供給電壓VB及VS。藉此，能夠使用高壓分離領域10配置VS箝制用高壓二極體，並能夠減低高壓控制電路HVIC的佈局面積。
P型分離領域32及N型半導體層30b如第8圖所示，以包圍住高電位端邏輯電路76的軌道狀形成，能夠充分地擴大其尺寸以具有充分的電流供給能力，並能夠高速吸收襯墊11的電位VS的欠射。
[實施例3]
第10圖係根據本發明實施例3的高壓控制電路HVIC的平面佈局概略圖。在第10圖所示的高壓控制電路HVIC中，耦接至共通接地節點COM的共通接地襯墊6透過內部配線7A耦接至低電位端邏輯電路1。來自共通接地節點COM的接地電壓GND被供給至形成高壓控制電路HVIC的P型半導體基板(29)。
VS箝制用高壓二極體形成於供給虛擬接地電壓VS的虛擬接地電位襯墊11。在此虛擬接地電位襯墊11，形成有陰極電極領域88。陰極電極領域88的外圈設有開口領域86，耦接虛擬接地襯墊11的N型摻雜領域與形成高電位端邏輯電路形成領域76(高壓電位島領域9)的基板領域的 N型半導體層藉此分離。第10圖所示的高壓控制電路HVIC的其他組成與第8圖所示的高壓控制HVIC的組成相同，相對應的部份會標示相同符號，在此省略詳細說明。
在高電位端邏輯電路形成領域76中，設有包圍住高壓二極體的開口領域86。藉此，能夠將箝制用高壓二極體的陰極所連接的N型摻雜領域與做為高電位端邏輯電路領域76的基板領域的N型半導體層電性分離，供給個別的電壓。
第11圖係第10圖的L11-L11沿線的剖面構造概略圖。在第11圖中，襯墊11的配置領域內，N型摻雜領域90形成在P型半導體基板29表面，高濃度N型摻雜領域92形成在N型摻雜領域90表面。第1電極配線93以耦接至此N型摻雜領域92的表面的方式形成，在此第1電極配線93上更形成有第2電極配線94。第1及第2電極配線93及94彼此耦接。電極配線93及94構成襯墊11，同時構成高壓二極體D3的陰極電極，藉由焊線連接至引線(lead)等。N型摻雜領域92的設置是用於減低第1電極配線93之間的接觸阻抗。
透過N型摻雜領域90及P型半導體基板29之間的PN接合，形成高壓二極體。P型半導體基板29上形成有藉由開口領域86與N型摻雜領域90分離的N型半導體層95。此N型半導體層95做為形成高電位島領域9的P型電晶體的基板領域使用，並具有做為偏壓而被施加的高電壓VB。透過開口領域86的設置，能夠將電壓VS及VB個別地供給N型摻雜領域90及95。也就是說，藉由開口領域86包圍住N型半導體層90周圍，N型半導體層90及95能透過P型半導體基板29與N型半導體層90及95之間的PN接合電性分離。
如第11圖所示，在高壓二極體D3的構造中，N型半導體層90表面形成有高濃度N型摻雜領域92，並直接耦接構成上部襯墊的電極配線93及94。因此高壓二極體D3的陰極電極不需要透過內部配線即可直接連接至焊線(圖中未顯示)，能夠將寄生阻抗減到最小。
元件分離膜37d以包圍襯墊11形成領域的方式形成，在其上部設有用來分離配線及元件而設置的層間絕緣膜96。
電極配線93及94延伸至元件分離膜37上，在元件分離領域中具有場效電板的功能，抑制N型半導體層90表面產生高電場。也就是說，電極配線94、94具有接觸高濃度N型摻雜領域92而形成的電極部份93E、94E，以及透過絕緣膜96形成於N型半導體層90之上的電板部份93P、94P。
襯墊11的領域的電極配線94如第10圖所示，透過內部配線將虛擬接地電壓VS傳遞至高電位端邏輯電路2。
如以上所述，根據本發明的實施例3，虛擬接地電壓襯墊領域下部直接形成VS箝制用高壓二極體。因此能夠將高壓二極體的配線長度減至最短，也能夠減小寄生抵抗與寄生電感。
[實施例4]
第12圖係根據本發明實施例4的高壓二極體D3的剖面構造概略圖。第12圖所示的高壓二極體構造與第9圖所示的高壓二極體構造有以下幾點的差異。也就是，p型半導體基板29的底面形成有底面金屬電極100。第12圖所示的高壓二極體的其他構造與第9圖所示的高壓二極體的剖面構造相同，對應的部份會標示相同的符號，在此省略說明。而實施例4的高壓控制電路HVIC的平面佈局與第8圖所示的平面佈局相同。
在第12圖所示的高壓二極體構造中，P型分離領域32做為陽極的機能，相對應地P型半導體基板29也做為陽極的機能。P型半導體基板29與底面金屬電極100耦接。因此，由陽極電極配線80經由P型型分離領域32流至P型半導體基板29的電流會流過底面金屬電極100。流過此底面金屬電極100的電流更在陰極電極配線82下部的領域中，透過N型半導體層30b流至N型摻雜領域81。在電流流過的路徑中，等效地配置2個二極體D3a及D3b的並聯構造，允許大電流的流動。
另外，透過底面金屬電極100，能夠減低P型半導體基板29的寄生阻抗。相對地，能夠抑制因P型半導體基板29的寄生阻抗所導致的電流限制而供給大電流，也能夠確實地實行負突波輸入時的VS箝制。
[實施例5]
第13圖係根據本發明實施例5的高壓控制電路HVIC的高壓二極體部份的剖面構造概略圖。第13圖所示的高壓二極體與第12圖所示的高壓二極體的結構在以下這點有所不同。也就是說對於形成於P型半導體基板29的背面的背面金屬電極100更安裝上金屬引線框110。此金屬引線框110連接至共通接地節點COM。如第13圖所示的高壓二極體的其他構造則與第12圖所示的高壓二極體構造相同，對應的部份會標示相同的符號，在此省略說明。
在第13圖所示的二極體構造的情況下，VS欠射發生時(負突波輸入時)，電流透過維持共通接地電壓(GND)位準的金屬引線框110以及底面金屬電極100流入電極配線82。因此，形成於P型半導體基板29與N型半導體層31b之間的高壓二極體D3c的通電能力能夠比第12圖所示的二極體還來得大，並能夠確實地吸收突波、減低虛擬接地電位VS的欠射。
第14圖係根據本發明實施例5的高壓控制電路的晶片配置概略圖。第14圖中，引線框為了收發高壓控制電路HVIC與外部之間的信號/電壓，以包圍住IC晶片130的方式配置。IC晶片130是高壓控制電路HVIC所形成的晶片。
在引線框中引線FR1-FR4配置於IC晶片130的一側。引線FR5-FR8配置於IC晶片130的另一側。引線FR1及FR3構成共通接地端子COM，引線FR2構成低側控制信號輸出端子LO。引線FR4構成供給電源電壓VCC的電源端子。引線FR5構成虛擬接地端子VS。引線FR6構成高側控制信號輸出端子HO。引線FR7構成共通接地端子COM，引線FR8構成靴帶式電源端子VB。
這些引線FR1-FR8在其前端的襯墊部中透過焊線BW耦接置形成於IC晶片130表面的襯墊PD。IC晶片130構成目前各實施例中所說明的高壓控制電路HVIC的其中之一，並配置於晶粒座(die pad)上DPD。此晶粒座DPD會與引線FR3及FR7一體成形或耦接，整體為矩形狀。晶粒座DPD相當於第13圖所示的引線框110。
引線中設有貫通孔是為了減低寄生電感及電源雜訊。構成設有貫通孔的共通接地端子COM的引線FR1耦接至形成於IC晶片130表面的襯墊PD，安定地將共通接地電位(GND)傳遞至高壓控制電路HVIC。
如第14圖所示，在將IC晶片封裝並形成功率電晶體驅動用的控制電路裝置120前，會先配置用來收發與外部間的信號/電壓的引線。晶粒座DPD在其中一個例子中可具有以下構造。對於控制電路裝置120，僅設置傳遞必要信號/電壓的引線框，不設置配置特別晶片(晶粒)的晶粒座。將構成共通接地端子COM的引線框在中央部彎折，形成凹部形狀。此中央部對應晶粒部DPD，載置IC晶片130。
IC晶片的背面是透過例如焊料耦接至引線框的晶體座DPD(110)。因此，引線框配置在IC晶片130的整個背面做為端子COM，其配線面積相當大，能夠流動大電流。
如第14圖所示，晶片配置時，構成此高壓控制電路HVIC的IC晶片130配至於引線框，其底面透過例如焊料而耦接至引線框(晶粒座DPD)。因此不用追加多餘的構造，就能確實地增大高壓二極體的電流供給能力，並能夠高速地在VS欠射產生時將虛擬接地電壓VS箝制在既定電位。
在第14圖中，傳遞既定電壓/信號的引線形成於凹部形狀內，形成晶粒座。但是引線與晶粒座也可以分開設置，採取形成薄型封裝的腳位配置(引線框)。
[實施例6]
第15圖係根據本發明實施例6半導體裝置的高壓二極體部份的剖面構造概略圖。第15圖所示的高壓二極體的構成本體與第12圖所示的二極體剖面構造相同，對應的部份會標示相同的符號，在此不重複說明。
第15圖中，共通接地電位GND透過共通接地端子COM供給至陽極電極配線80。另一方面陰極電極配線82透過第2電極配線83耦接至虛擬供給接地電位VS的襯墊11。這個情況下，襯墊11形成於高電位島9內的高電位端邏輯電路設置的領域內，靴帶式電源電壓VB供給至N型半導體層31d。
通常狀態下，P型半導體基板29與N型半導體層30b及31d之間的PN接合為逆偏狀態。這個情況下，PN接合中形成空乏層，此空乏層在低摻雜濃度的領域大幅擴展。此時，半導體層30b與P型半導體基板29之間的電壓為VS-GND，另一方面，施加於半導體層31d及P型半導體基板29之間的PN接合的電壓為VB-GND。虛擬接地電壓VS是比靴帶式電源電壓VB還低的電壓位準(參照第2圖)。因此，N型半導體層31d與P型半導體基板29之間的PN接合的逆偏電壓會變得比N型半導體層30b與P型半導體基板29之間的PN接合的逆偏電壓大。空乏層的寬度WD與施加於PN接合的電壓V一般以下式表示：
[式1]
在此，εs表示構成半導體基板的矽的介電常數，q為基礎電荷量(1個電子的電荷量)。NA是P型半導體基板29的摻雜濃度。P型半導體基板29的摻雜濃度NA是比起N型半導體層31d的摻雜濃度ND相當小的值。
P型半導體基板29是高壓二極體D3(D3a、D3b)的陽極。電流透過背面金屬電極100流動的情況下，P型半導體基板29的厚度方向會產生寄生阻抗。此寄生阻抗必須盡可能的小，因此P型半導體基板29的厚度必須盡可能的薄。然而空乏層橫跨P型半導體基板29的全體，當背面金屬電極100與空乏層接觸，會有大電流流過。
因此P型半導體基板29的最小膜厚會由空乏層寬度WD的最大值WDmax所決定。將P型半導體層29的膜厚設定再與空乏層寬度的最大值WDmax幾乎相等，使厚度方向的寄生阻抗最小。藉此，P型半導體基板29的寄生阻抗能設定在最小值，使導電能力提昇，即使在負突波發生時也能將襯墊11的虛擬接地電位VS確實地箝制。
在第15圖中，半導體基板29的背面形成有背面金屬電極100。然而如第13圖所示，背面金屬電極100再形成有引線框(110)的構造也能獲得相同的效果。
[實施例7]
第16圖係根據本發明實施例7的半導體裝置的高壓二極體的剖面構造概略圖。第16圖所示的高壓二極體構造與第15圖所示的高壓二極體構造有以下的相異點。也就是P型半導體基板29與背面金屬電極100之間設有高濃度P型半導體層135。第16圖所示的高壓二極體的其他構造與第15圖所示的高壓二極體構造相同，對應的部份會標示相同的符號，在此不重複說明。
第17圖係顯示沒有設置高濃度P型半導體層135的情況下，P型半導體基板29與N型半導體層31d的空乏層擴展與電場分佈圖。第17圖中，電源V的正電極連接N型半導體層31d，電源V的負電極連接背面金屬電極100，並且被供給接地電壓GND。
P型半導體基板29的摻雜濃度比N型半導體層31d的摻雜濃度小，空乏層在P型半導體基板29中擴展。N型半導體層31d中，空乏層只有少許的擴展。這個情況下，空乏層端136a及136b中，因為電荷不存在，電場E被均一地施加。在PN接合部份電場E取得最大值Em。在P型半導體基板29中的空乏層136b與PN接合之間的空乏層寬WD的領域，電場E由最大值Em往接地電位GND直線地下降。忽略N型半導體層31d的空乏層擴展，將空乏層端136a視為PN接合的位置時，電場E與空乏層寬度WD及施加電壓V的關係以下式表示：
[式2]
V=Em‧WD/2
如式2所示，空乏層內的電場強度E的積分值為施加電壓V，幾乎等於由第17圖所示的電場強度E的直線LL1所圍的三角形面積。
第18圖係根據實施例7的高壓二極體的空乏層擴展與電場分佈圖。如第18圖所示，P型半導體基板29與背面金屬電極110之間設有高濃度P型半導體層135。在這個構造的狀況下，在P型半導體層基板29中擴展的空乏層在高濃度P型半導體層135中急速消滅。因此，在這個情況下，P型半導體基板29及P型半導體層135的空乏層寬度WD幾乎由P型半導體基板29的膜厚決定。
第17圖所示的沒有設置高濃度P型半導體層135時的電場分佈直線LL1與第18圖所示折線LL2包圍的面積相同的情況下，能夠施加同樣大小的電壓(電壓V)至PN接合。在這個情況下，為了保持與第17圖所示的高壓二極體相同的電壓，所必須的P型半導體基板29的厚度能夠設定在沒有設置高濃度P型半導體層135時的大約1/2倍左右的厚度。藉由將P型半導體基板29的厚度設定在第17圖所示的構造時的約1/2倍，能夠減低P型半導體基板29的寄生阻抗。相對的，導電能力提昇，能夠在VS欠射發生時，高速且確實地將虛擬接地電位VS箝制在既定電壓。
藉由將半導體基板29的厚度設定在第17圖所示的構造的高壓二極體的P型半導體基板29的厚度的1/2倍以上2/3倍以下，能夠維持必要得高壓特性，並且減低寄生阻抗。
在第16圖所示的高壓二極體的構造中，也可以使用如第13圖所示，引線框耦接至底面金屬電極110的構造。
[實施例8]
第19圖係根據本發明實施例8的半導體裝置的高壓二極體的剖面構造概略圖。第19圖所示的高壓二極體的平面佈局與第10圖所示的半導體裝置的平面佈局相同。
第19圖所示的高壓二極體與第11圖所示的高壓二極體有以下相異點。也就是，配置有VS襯墊11的襯墊領域的半導體基板29表面更配置了有一定間隔的N型半導體層140a及140b。在N型半導體層140a與140b之間的切口領域144中，露出p型半導體基板29的主面。電極配線93的形成與N型半導體層140a及140b與P型半導體基板29相接觸，電極配線93的上方更配置有電極配線94。地配線93及94的終端延伸至切口領域86，切口領域86分離高壓電位島領域9的N型半導體層95與襯墊領域。
如第19圖所示的高壓二極體的其他構造則與第11圖所示的高壓二極體構造相同，對應的部份會標示相同的符號，在此省略說明。
切口領域86的寬度及切口領域144的寬度相等，都被設定為寬度W。
第19圖所示的高壓二極體構造中，電極配線93與P型半導體基板29耦接，形成蕭基(Schottky)接合。在這個區域形成蕭基二極體SD。又藉由將切口領域86及144的寬度設定為相等的W，防止在切口領域144與N型半導體層140a及140b的邊界領域發生電場集中，維持崩潰電壓特性。
在形成陰極電極的領域內，切口領域144能夠如第10圖所示設置複數個於襯墊領域11的下部，其形狀可採用矩形或線形等任一種。
電極配線93及94接觸P型半導體基板29的主面的領域(接觸領域)中，其兩側必定配置有N型半導體層140a及140b。藉由在切口領域144端部設置PN接合，能夠防止崩潰電壓劣化。而電極配線93及P型半導體基板29之間更導入蕭基接合。蕭基二極體的內建電位能夠比PN接合二極體小。二極體中，順向壓降VF會根據流過的電流指數地變化。在這個情況下，在流動電流小的低電流領域，若因PN接合的內建電位所產生的順向降壓VF相對較大的話，高壓二極體(PN接合二極體)不會導通，而無法高速地進行VS箝制動作。然而藉由利用此蕭基二極體SD，其內建電位減小。相對地，順向壓降能夠減低，因此能夠高速且確實地箝制虛擬接地電位VS。
第19圖所示的構造中，N型半導體層140a及140b表面也可以設置高濃度N型摻雜領域，用來減低對電極的阻抗及防止與空乏層的接觸。
[實施例9]
第20圖係根據本發明實施例9的半導體裝置的高壓二極體的剖面構造概略圖。第20圖所示的高壓二極體構造與第9圖所示的高壓二極體構造有以下的差異點。也就是連接陰極電極配線82的高濃度N型摻雜領域81下部設有高濃度N型埋入摻雜領域150A，橫跨N型半導體層30b到達P型半導體基板29。第20圖所示的高壓二極體的其他構造則與第9圖所示的高壓二極體構造相同，對應的部份會標示相同的符號，在此省略說明。
第20圖所示的高壓二極體構造中，從N型摻雜領域81下部到P型半導體基板29形成了高濃度N型埋入摻雜領域150A。因此在陰極電極領域，電流流過路徑的寄生阻抗能更進一步減低。藉此箝制用高壓二極體的通電能力得以改善，即使輸入負突波至VS襯墊11的虛擬接地電位VS，也能夠確實地箝制。
[變更例]
第21圖係根據本發明實施例9的變更例的高壓二極體的剖面構造概略圖。第21圖所示的高壓二極體與第11圖所示的高壓二極體構造有以下的差異點。也就是，VS襯11的領域中，高濃度N型摻雜領域92的下部設有高濃度N型埋入摻雜領域150B，跨過N型半導體層延伸至P型半導體基板29內部。第21圖所示的高壓二極體的其他構造則與第11圖所示的高壓二極體構造相同，對應的部份會標示相同的符號，在此省略說明。
第21圖所示的構造中，設有高濃度N型埋入摻雜領域150B，能夠減低高壓二極體D3的VS襯墊領域中陰極領域的寄生阻抗(減低P型半導體基板29及N型半導體層90的寄生阻抗)。藉此，導電能力得以改善，能夠確實地將虛擬接地電位VS箝制於既定電位。
第20圖及第21圖所示的構造中，埋入摻雜領域150A及150B與上層的高濃度N型摻雜領域81分離形成。然而埋入摻雜領域150A及150B與上層的高濃度N型摻雜領域81及92也可以彼此接觸
[實施例10]
第22圖係根據本發明實施例10的半導體裝置的高壓二極體的剖面構造概略圖。第22圖所示的高壓二極體與第11圖所示的高壓二極體構造有以下的差異點。也就是，形成高壓二極體D3的陰極電極的電極配線93A跨越切口領域86形成至外部N型半導體95的上部。第22圖所示的高壓二極體的其他構造則與第11圖所示的高壓二極體構造相同，對應的部份會標示相同的符號，在此省略說明。在切口領域86，P型半導體基板29的主面配置在N型半導體層90與95之間。現在考慮供給VS(虛擬接地電位)襯墊11的虛擬接地電位VS處於共通接地電位GND位準的狀態。此時，在N型半導體層95中，靴帶式電源電壓VB被供給，空乏層在P型半導體基板29與N型半導體層95之間的PN接合部份發生。也就是，空乏層端136d存在N型半導體層95底部，另一方面空乏層端136e在P型半導體基板29表面沿著N型半導體層95擴展。
此空乏層由N型半導體層95朝向高壓二極體D3的陰極領域的N型半導體層90延伸。空乏層端136e到達N型半導體層90時，N型半導體層95與90之間以空乏層連結，呈現擊穿(punch through)狀態。在這個情況下，有可能產生由靴帶式電源電壓VB位準的N型半導體層95流往共通接地電壓GND位準的襯墊11的漏電流。為了防止在這樣的狀態下空乏層端136e由N型半導體層95延伸至N型半導體層90，採取將第1陰極電極配線93A延伸至切口領域86上的配置。因此，第1陰極電極配線93A為接地電壓GND時，電洞被吸引至P型半導體基板29表面，抑制了空乏層端136e的擴展。
如上述，根據本發明的實施例10，將陰極電極配線延伸至分離切口領域，該切口領域分離為高電位島領域的基板領域的N型半導體層與高壓二極體的陰極電極。因此，空乏層在高壓二極體的N型導體層與為高電位島領域的基板領域的半導體層之間擴展，能夠防止擊穿的發生，實現安定動作的高壓二極體D3。
而在實施例10，高壓二極體也可以使用由蕭基二極體所形成的實施例8的箝制用高壓二極體構造。
[產業上利用的可能性]
本發明的半導體裝置能夠適用於驅動橋接的功率電晶體電路，實現安定且確實地驅動功率電晶體的電路。
本發明雖已詳細說明如上，但上述說明僅為例示，並未限定本發明。本發明的發明範圍將由申請專利範圍所界定。
1．．．低電位端邏輯領域
2．．．高電位端邏輯領域
3A、3B．．．形成領域
4．．．形成領域
5．．．電源襯墊
6．．．共通接地襯墊
8．．．輸出節點襯墊
9．．．高壓電位島
10．．．高壓分離領域
11．．．虛擬接地襯墊
12．．．靴帶式電源節點襯墊
13．．．輸出節點襯墊
29．．．半導體基板領域
D3．．．高壓二極體
HVIC．．．半導體裝置
HVLR．．．高電位領域
第1圖係根據本發明的功率裝置驅動用高壓控制電路的電晶體連接圖。
第2圖係表示第1圖的半導體裝置的動作之信號波形圖。
第3圖係根據本發明實施例1的半導體裝置的平面佈局概略圖。
第4圖係第3圖的L4-L4沿線的剖面構造概略圖。
第5圖係第3圖的L5-L5沿線的剖面構造概略圖。
第6圖係第3圖的L6-L6沿線的剖面構造概略圖。
第7圖係第3圖的L7-L7沿線的剖面構造概略圖。
第8圖係根據本發明實施例2的半導體裝置的平面佈局概略圖。
第9圖係第8圖的L9-L9沿線的剖面構造概略圖。
第10圖係根據本發明實施例3的半導體裝置的平面佈局概略圖。
第11圖係第10圖的L11-L11沿線的剖面構造概略圖。
第12圖係根據本發明實施例4的高壓二極體的剖面構造概略圖。
第12圖係根據本發明實施例5的高壓二極體的剖面構造概略圖。
第13圖係根據本發明實施例5的高壓二極體的剖面構造概略圖。
第14圖係根據本發明實施例5的半導體裝置的封裝概略圖。
第15圖係根據本發明實施例6的高壓二極體的剖面構造概略圖。
第16圖係根據本發明實施例7的高壓二極體的剖面構造概略圖。
第17圖係沒有設置高濃度型半導體層時的空乏層擴展與電場分佈圖。
第18圖係第16圖所示的高壓二極體的空乏層擴展與電場分佈圖。
第19圖係根據本發明實施例8的高壓二極體的剖面構造概略圖。
第20圖係根據本發明實施例9的高壓二極體的剖面構造概略圖。
第21圖係根據本發明實施例9的變更例的高壓二極體的剖面構造概略圖。
第22圖係根據本發明實施例10的高壓二極體的剖面構造概略圖。
1．．．低電位端邏輯領域
2．．．高電位端邏輯領域
3A、3B．．．形成領域
4．．．形成領域
5．．．電源襯墊
6．．．共通接地襯墊
8．．．輸出節點襯墊
9．．．高壓電位島
10．．．高壓分離領域
11．．．虛擬接地襯墊
12．．．靴帶式電源節點襯墊
13．．．輸出節點襯墊
HVIC．．．半導體裝置
HVLR．．．高電位領域

Claims (14)

  1. 一種驅動高電位端及低電位端功率裝置的半導體裝置，該半導體裝置包括：低電位端電路，設置於形成在半導體基板領域上低電位領域中，驅動該低電位端功率裝置；高電位端電路，設置於形成在該半導體基板領域上高電位領域中，被施加高電壓以驅動該高電位端功率裝置；虛擬接地電位襯墊，設置於該高電位領域，耦接至該高電位端及低電位端功率裝置的連接節點，對該高電位端電路供給虛擬接地電位；共通接地電位襯墊，對該低電位端電路及高電位端電路共通地供給接地電位；以及高壓二極體，形成於該半導體基板領域上，陰極耦接至該虛擬接地電位襯墊，陽極耦接至該共通接地電位襯墊。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基板領域具有第1導電型態，該高壓二極體配置於該高電位領域及該低電位領域之間，該高壓二極體具備：第2導電型態的第1半導體領域，形成於該半導體基板領域上，做為該高壓二極體的該陰極；以及第1導電型態的第2半導體領域，以包圍該第1半導體領域並且到達該半導體基板領域的方式形成，做為該高壓二極體的該陽極， 其中該第2半導體領域將該第1半導體領域與形成在該低電位領域及該高電位領域的該半導體基板領域上的第2導電型態的半導體領域電性分離。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基板領域具有第1導電型態，該高壓二極體具備：第2導電型態的第1半導體領域，形成於該半導體基板領域上並包圍該高電位領域，做為該高壓二極體的該陰極；以及第1導電型態的第2半導體領域，以包圍該第1半導體領域並且到達該半導體基板領域的方式形成，做為該高壓二極體的該陽極，其中該高電位領域包括第1導電型態的第3半導體領域，與該第1半導體領域分離，形成於該半導體基板領域上，並且被施加該高電位端電路的高側電源電壓。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該陽極更具備形成於該半導體基板領域背面的金屬膜。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該陽極更具備引線框，耦接至該金屬膜，載置該半導體裝置並且傳遞該共通接地電位。
  6. 如申請專利範圍第4項所述之半導體裝置，其中該半導體基板領域在與做為該陰極的該第1半導體領域之間的PN接合被施加逆偏電壓時，具有相當於空乏層度最大值的膜厚。
  7. 如申請專利範圍第4項所述之半導體裝置，其中該高壓二極體更具備比半導體基板領域更高濃度的第1導電型態的第4半導體領域，形成於該半導體基板領域與該金屬膜之間。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該半導體基板領域的膜厚在沒有設置該第4半導體領域的情況下，被設定在該半導體基板領域與做為該高壓二極體的該陰極的該第1半導體領域之間的PN接合被施加逆偏電壓時所形成的空乏層最大寬度的1/2倍到2/3倍之間。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該高壓二極體具備第1導電型態的第1半導體領域，形成於該半導體基板領域上，耦接至該虛擬接地電位襯墊，做為該高壓二極體的該陰極，其中該半導體基板領域具有第2導電型態，做為該高壓二極體的該陽極。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該陰極具備導電膜，具有形成於該虛擬接地電位襯墊的下部，且接觸該第1半導體領域表面的電極部份；以及藉由絕緣膜形成於該第1半導體領域上的電板部份。
  11. 如申請專利範圍第1項所述之半導體裝置，其中該高壓二極體具備第1導電型態的第1半導體領域，形成於該半導體基板領域上，耦接至該虛擬接地電位襯墊，做為該高壓二極體的該陰極，其中該等第1半導體領域在該虛擬接地電位襯墊的下部，利用切口領域彼此分離， 其中在該切口領域中，該半導體基板領域耦接至該虛擬接地電位襯墊，該半導體基板領域做為該高壓二極體的該陽極。
  12. 如申請專利範圍第1項所述之半導體裝置，其中該半導體基板領域具有第1導電型態，該高壓二極體具備：第2導電型態的第1半導體領域，形成於該半導體基板領域上並包圍該高電位領域，做為該高壓二極體的該陰極；金屬膜，形成於該第1半導體領域上，並包圍住該高電位領域，耦接至該第1半導體領域，做為陰極電極；比起該第1半導體領域更高摻雜濃度的第2半導體領域，位於該金屬膜的下部，以到達該半導體基板領域的內部的方式形成；以及第1導電型態的第3半導體領域，以包圍該第1半導體領域並且到達該半導體基板領域的方式形成，與該金屬膜的配置領域分離，做為該高壓二極體的該陽極，其中該第1及第2半導體領域與被施加該高電位端電路的高側電源電壓的第2導電型態的半導體領域分離配置。
  13. 如申請專利範圍第1項所述之半導體裝置，其中該高壓二極體具備：第1導電型態的第1半導體領域，形成於該半導體基板領域上，耦接至該虛擬接地電位襯墊，做為該高壓二極 體的該陰極；比起第1導電型的該第1半導體領域更高濃度的第2半導體領域，在該第1半導體領域的下部，以到達該半導體基板領域內部的方式形成，其中該半導體基板領域具有第2導電型態，並且做為該高壓二極體的該陽極。
  14. 如申請專利範圍第1項所述之半導體裝置，其中該高壓二極體具備：第1導電型態的第1半導體領域，形成於該半導體基板領域上，做為該高壓二極體的該陰極；以及金屬膜，以耦接至該第1半導體領域的方式形成，其作用如同陰極電極與該虛擬接地電位襯墊，其中該半導體基板領域具有第2導電型態，做為該高壓二極體的該陽極，該第1半導體領域與被施加該高電位端電路的高側電源電壓的第1導電型態的高電位半導體領域分離配置，該金屬膜具有透過絕緣膜而配置到該高電位半導體領域上的部份。
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