JP3149513B2 - 半導体装置 - Google Patents
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- JP3149513B2 JP3149513B2 JP07748792A JP7748792A JP3149513B2 JP 3149513 B2 JP3149513 B2 JP 3149513B2 JP 07748792 A JP07748792 A JP 07748792A JP 7748792 A JP7748792 A JP 7748792A JP 3149513 B2 JP3149513 B2 JP 3149513B2
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Description
【０００１】
【産業上の利用分野】本発明は、ダイオード素子を内蔵
した半導体集積回路の形成された半導体装置の構成に関
し、特に、寄生電流の低減を目的とした半導体装置の構
成に関するものである。
した半導体集積回路の形成された半導体装置の構成に関
し、特に、寄生電流の低減を目的とした半導体装置の構
成に関するものである。
【０００２】
【従来の技術】図５に、従来のダイオードが組み込まれ
た半導体集積回路装置の構成を示してある。そして、図
６に、その等価回路を示してある。従来、図６（ａ）に
示すようなダイオード２１を半導体装置内に形成する場
合は、ｐ型半導体基板１に、先ず、ｎ+ 埋込層２を形成
し、その上にｎ- エピタキシャル層３を形成する。そし
て、ｎ- エピタキシャル層３の表面からｐ型半導体基板
１に到達するような深いｐ+ 型の拡散層４を形成し、ア
イソレーション層とする。このアイソレーション層４に
より分離されたｎ- エピタキシャル層３の表面に、アノ
ード層６となるｐ+ 拡散層を形成し、このアノード層６
と対峙する箇所、例えば、アノード層６を取り囲むよう
に、ｎ+ 拡散層からなるカソード層５を形成する。この
ようにアノード層６、エピタキシャル層３およびカソー
ド層５により、半導体装置内に、他のデバイスと分離さ
れたダイオードを構成することができる。
た半導体集積回路装置の構成を示してある。そして、図
６に、その等価回路を示してある。従来、図６（ａ）に
示すようなダイオード２１を半導体装置内に形成する場
合は、ｐ型半導体基板１に、先ず、ｎ+ 埋込層２を形成
し、その上にｎ- エピタキシャル層３を形成する。そし
て、ｎ- エピタキシャル層３の表面からｐ型半導体基板
１に到達するような深いｐ+ 型の拡散層４を形成し、ア
イソレーション層とする。このアイソレーション層４に
より分離されたｎ- エピタキシャル層３の表面に、アノ
ード層６となるｐ+ 拡散層を形成し、このアノード層６
と対峙する箇所、例えば、アノード層６を取り囲むよう
に、ｎ+ 拡散層からなるカソード層５を形成する。この
ようにアノード層６、エピタキシャル層３およびカソー
ド層５により、半導体装置内に、他のデバイスと分離さ
れたダイオードを構成することができる。
【０００３】このような構成のダイオードにおいて、ダ
イオードの順方向、すなわち、アノード層６からカソー
ド層５に向けて順電流Ｉｂを流すと、このダイオードに
寄生するＰＮＰトランジスタにより電流増巾率（β）倍
の寄生電流Ｉｃが、Ｐ型半導体基板１及びｐ+ アイソレ
ーション層４を介してＧＮＤ端子に流れてしまう。すな
わち、図６（ｂ）に示すようにアノード層６、エピタキ
シャル層３およびカソード層５、半導体基板１またはア
イソレーション層４により寄生するＰＮＰトランジスタ
２０が構成され、アノード層６からカソード層５に順電
流Ｉｂが流れることにより、ＰＮＰトランジスタ２０が
オンとなり、アノード層６をコレクタ、半導体基板１ま
たはアイソレーション層４をエミッタとして寄生電流Ｉ
ｃが流れてしまう。
イオードの順方向、すなわち、アノード層６からカソー
ド層５に向けて順電流Ｉｂを流すと、このダイオードに
寄生するＰＮＰトランジスタにより電流増巾率（β）倍
の寄生電流Ｉｃが、Ｐ型半導体基板１及びｐ+ アイソレ
ーション層４を介してＧＮＤ端子に流れてしまう。すな
わち、図６（ｂ）に示すようにアノード層６、エピタキ
シャル層３およびカソード層５、半導体基板１またはア
イソレーション層４により寄生するＰＮＰトランジスタ
２０が構成され、アノード層６からカソード層５に順電
流Ｉｂが流れることにより、ＰＮＰトランジスタ２０が
オンとなり、アノード層６をコレクタ、半導体基板１ま
たはアイソレーション層４をエミッタとして寄生電流Ｉ
ｃが流れてしまう。
【０００４】このような寄生電流Ｉｃは、半導体装置の
消費電流の増大や、基板の発熱等に影響を及ぼすため、
寄生電流Ｉｃを最小限に止めることが重要である。この
ため、従来においては、図７に示すような構成のダイオ
ードが採用されている。また、その等価回路を図８に示
す。このダイオード２１においては、カソード層５の表
面に、アノード層６と同様のｐ+ 拡散層からなる寄生電
流低減層１１を形成してある。従って、この寄生電流抑
制層１１、カソード層５およびエピタキシャル層３、ア
ノード層６から横型のトランジスタ２５が構成できる。
そして、このＰＮＰトランジスタ２５は寄生電流低減用
のトランジスタであり、基板１またはアイソレーション
層４を介してＧＮＤ端子に流れる寄生電流Ｉｃを低減す
ることができる。この低減のようすは以下の式を用いて
説明することができる。
消費電流の増大や、基板の発熱等に影響を及ぼすため、
寄生電流Ｉｃを最小限に止めることが重要である。この
ため、従来においては、図７に示すような構成のダイオ
ードが採用されている。また、その等価回路を図８に示
す。このダイオード２１においては、カソード層５の表
面に、アノード層６と同様のｐ+ 拡散層からなる寄生電
流低減層１１を形成してある。従って、この寄生電流抑
制層１１、カソード層５およびエピタキシャル層３、ア
ノード層６から横型のトランジスタ２５が構成できる。
そして、このＰＮＰトランジスタ２５は寄生電流低減用
のトランジスタであり、基板１またはアイソレーション
層４を介してＧＮＤ端子に流れる寄生電流Ｉｃを低減す
ることができる。この低減のようすは以下の式を用いて
説明することができる。
【０００５】 Ｉｃ ＝β1 ×Ｉｂ1 ・・・（１） Ｉｅ ＝β2 ×Ｉｂ2 ・・・（２） Ｉｂ ＝Ｉｂ1 ＋Ｉｂ2 ＋β2 ×Ｉｂ2 ・・・（３） ここで、Ｉｅは横形のＰＮＰトランジスタ２５のコレク
タ電流、β1 は寄生トランジスタ２０の電流増巾率、β
2 はＰＮＰトランジスタ２５の電流増巾率を示す。従っ
て、これらの式（１）、（２）および（３）より、寄生
電流Ｉｃは、 Ｉｃ ＝｛Ｉｂ −（Ｉｂ2 ＋β2 ×Ｉｂ2 ）｝×β1 ・・・（４） となる。この式（４）から判るように、横形ＰＮＰトラ
ンジスタ２５の電流増巾率β2 を大きくすることにより
寄生電流Ｉｃを低減することができる。
タ電流、β1 は寄生トランジスタ２０の電流増巾率、β
2 はＰＮＰトランジスタ２５の電流増巾率を示す。従っ
て、これらの式（１）、（２）および（３）より、寄生
電流Ｉｃは、 Ｉｃ ＝｛Ｉｂ −（Ｉｂ2 ＋β2 ×Ｉｂ2 ）｝×β1 ・・・（４） となる。この式（４）から判るように、横形ＰＮＰトラ
ンジスタ２５の電流増巾率β2 を大きくすることにより
寄生電流Ｉｃを低減することができる。
【０００６】
【発明が解決しようとする課題】このように、寄生電流
Ｉｃを低減するためには、横型ＰＮＰトランジスタ２５
の電流増幅率β2 を大きくすれば良い。そのためには、
寄生電流低減層１１とアノード層６との間にあるカソー
ド層５の不純物濃度を低減することが望ましい。
Ｉｃを低減するためには、横型ＰＮＰトランジスタ２５
の電流増幅率β2 を大きくすれば良い。そのためには、
寄生電流低減層１１とアノード層６との間にあるカソー
ド層５の不純物濃度を低減することが望ましい。
【０００７】しかし、カソード層５の濃度を低減する
と、ダイオード２１に逆電圧が印加された場合に、パン
チスルーが発生し、耐電圧性能が著しく悪化する。寄生
電流低減層１１とアノード層６との距離を短縮すること
によっても、電流増幅率β2 を大きくすることは可能で
あるが、やはりパンチスルーの発生する原因となり、耐
電圧性能が悪化する。従って、上記（４）式からＰＮＰ
トランジスタ２５の電流増幅率β2 を大きくすれば寄生
電流Ｉｃを低減できることは判明しているが、所定の耐
電圧性能を得るためには、寄生電流Ｉｃの大幅な低減は
困難であった。
と、ダイオード２１に逆電圧が印加された場合に、パン
チスルーが発生し、耐電圧性能が著しく悪化する。寄生
電流低減層１１とアノード層６との距離を短縮すること
によっても、電流増幅率β2 を大きくすることは可能で
あるが、やはりパンチスルーの発生する原因となり、耐
電圧性能が悪化する。従って、上記（４）式からＰＮＰ
トランジスタ２５の電流増幅率β2 を大きくすれば寄生
電流Ｉｃを低減できることは判明しているが、所定の耐
電圧性能を得るためには、寄生電流Ｉｃの大幅な低減は
困難であった。
【０００８】そこで、本発明においては、上記の問題に
鑑みて、耐電圧性能を保持しながら寄生電流の低減の可
能な半導体装置を実現することを目的としている。
鑑みて、耐電圧性能を保持しながら寄生電流の低減の可
能な半導体装置を実現することを目的としている。
【０００９】
【課題を解決するための手段】本発明においては、上記
の課題を解決するために、カソード層を２つに分割し、
耐電圧性能に寄与するアノード層に面した第１のカソー
ド層をエピタキシャル層表面近傍に形成するようにして
いる。すなわち、本発明は、第１導電型の半導体基板上
に、第２導電型の埋込層を介して形成され、第１導電型
の分離層により分離された第２導電型のエピタキシャル
層上に、アノード電位の印加される第１導電型のアノー
ド層と、このアノード層と対峙する位置に形成されたカ
ソード電位の印加される第２導電型のカソード層とを有
する半導体装置において、カソード層が、アノード層に
面して埋込層と非接触である第１のカソード層と、当該
第１のカソード層に隔離して分離層に面した第２のカソ
ード層とを備えており、この第１のカソード層と第２の
カソード層に挟まれてカソード電位の印加される第１導
電型の寄生電流低減層が形成されていることを特徴とし
ている。そして、このような構成の半導体装置において
は、第２のカソード層が埋込層に到達するように形成さ
れた深い拡散層であることが有効である。また、本発明
は、第１導電型の半導体基板上に、第２導電型の埋込層
を介して形成され、第１導電型の分離層により分離され
た第２導電型のエピタキシャル層上に、アノード電位の
印加される第１導電型のアノード層と、このアノード層
と対峙する位置に形成されたカソード電位の印加される
第２導電型のカソード層とを有する半導体装置におい
て、カソード層は、アノード層に面して埋込層と非接触
である第１のカソード層と、当該第１のカソード層に接
触して分離層に面した第２のカソード層とを備えてお
り、第１のカソード層内にカソード電位の印加される第
１導電型の寄生電流低減層を有し、第１のカソード層の
導電型不純物濃度が第２のカソードの導電型不純物濃度
よりも低く、第１のカソード層と寄生電流低減層とは２
重拡散法で形成されて成ることを特徴とする。このよう
な構成の半導体装置においても、第２のカソード層が埋
込層に到達するように形成された深い拡散層であること
が有効である。
の課題を解決するために、カソード層を２つに分割し、
耐電圧性能に寄与するアノード層に面した第１のカソー
ド層をエピタキシャル層表面近傍に形成するようにして
いる。すなわち、本発明は、第１導電型の半導体基板上
に、第２導電型の埋込層を介して形成され、第１導電型
の分離層により分離された第２導電型のエピタキシャル
層上に、アノード電位の印加される第１導電型のアノー
ド層と、このアノード層と対峙する位置に形成されたカ
ソード電位の印加される第２導電型のカソード層とを有
する半導体装置において、カソード層が、アノード層に
面して埋込層と非接触である第１のカソード層と、当該
第１のカソード層に隔離して分離層に面した第２のカソ
ード層とを備えており、この第１のカソード層と第２の
カソード層に挟まれてカソード電位の印加される第１導
電型の寄生電流低減層が形成されていることを特徴とし
ている。そして、このような構成の半導体装置において
は、第２のカソード層が埋込層に到達するように形成さ
れた深い拡散層であることが有効である。また、本発明
は、第１導電型の半導体基板上に、第２導電型の埋込層
を介して形成され、第１導電型の分離層により分離され
た第２導電型のエピタキシャル層上に、アノード電位の
印加される第１導電型のアノード層と、このアノード層
と対峙する位置に形成されたカソード電位の印加される
第２導電型のカソード層とを有する半導体装置におい
て、カソード層は、アノード層に面して埋込層と非接触
である第１のカソード層と、当該第１のカソード層に接
触して分離層に面した第２のカソード層とを備えてお
り、第１のカソード層内にカソード電位の印加される第
１導電型の寄生電流低減層を有し、第１のカソード層の
導電型不純物濃度が第２のカソードの導電型不純物濃度
よりも低く、第１のカソード層と寄生電流低減層とは２
重拡散法で形成されて成ることを特徴とする。このよう
な構成の半導体装置においても、第２のカソード層が埋
込層に到達するように形成された深い拡散層であること
が有効である。
【００１０】
【作用】第１のカソード層と第２のカソード層とが隔離
し、第１のカソード層と第２のカソード層に挟まれてカ
ソード電位の印加される第１導電型の寄生電流低減層が
形成されてなる構造では、エピタキシャル層の表面近傍
に形成された第１のカソード層の高濃度化により、表面
近傍に起こりやすい反転層の発生を抑制することがで
き、パンチスルーを防止して所定の耐電圧性能を保持す
ることが可能である。一方、アノード層、エピタキシャ
ル層、および寄生電流低減層から構成される寄生電流低
減用のトランジスタにおいては、高濃度化できる第１の
カソード層が表面近傍に形成されているため、ベースと
なるエピタキシャル層の不純物濃度は薄く、電流増幅率
は大きい。従って、本発明の半導体装置により構成され
るダイオードにおいては、所定の耐電圧性能を保持しな
がら、寄生電流低減用のトランジスタの電流増幅率を向
上でき、寄生電流の低減されたダイオードを実現するこ
とが可能である。
し、第１のカソード層と第２のカソード層に挟まれてカ
ソード電位の印加される第１導電型の寄生電流低減層が
形成されてなる構造では、エピタキシャル層の表面近傍
に形成された第１のカソード層の高濃度化により、表面
近傍に起こりやすい反転層の発生を抑制することがで
き、パンチスルーを防止して所定の耐電圧性能を保持す
ることが可能である。一方、アノード層、エピタキシャ
ル層、および寄生電流低減層から構成される寄生電流低
減用のトランジスタにおいては、高濃度化できる第１の
カソード層が表面近傍に形成されているため、ベースと
なるエピタキシャル層の不純物濃度は薄く、電流増幅率
は大きい。従って、本発明の半導体装置により構成され
るダイオードにおいては、所定の耐電圧性能を保持しな
がら、寄生電流低減用のトランジスタの電流増幅率を向
上でき、寄生電流の低減されたダイオードを実現するこ
とが可能である。
【００１１】さらに、寄生電流低減層に対しアノード層
と反対側に位置する第２のカソード層を埋込層に到達す
るような深い拡散層により形成することにより、寄生ト
ランジスタのベースが濃度の高い第２のカソード層およ
び埋込層から構成される。従って、寄生トランジスタの
電流増幅率が低減でき、一層寄生電流の抑制を図ること
が可能となる。
と反対側に位置する第２のカソード層を埋込層に到達す
るような深い拡散層により形成することにより、寄生ト
ランジスタのベースが濃度の高い第２のカソード層およ
び埋込層から構成される。従って、寄生トランジスタの
電流増幅率が低減でき、一層寄生電流の抑制を図ること
が可能となる。
【００１２】また、第１のカソード層と第２のカソード
層とが接触し、第１のカソード層の導電型不純物濃度が
第２のカソードの導電型不純物濃度よりも低く、第１の
カソード層と寄生電流低減層とを２重拡散方式を用いて
形成されてなる構造では、第１のカソード層および寄生
電流低減層を精度良く作り込むことができる。従って、
寄生電流低減層から第１のカソード層においては拡散層
が精度良く拡散形成可能であるので、電界を均一化でき
耐電圧特性を得ることができる。このため、第１のカソ
ード層の不純物濃度を減少させること、あるいは、第１
のカソード層の厚みを減少させることが可能となる。従
って、寄生電流低減用のトランジスタの電流増幅率をさ
らに向上させることができ、寄生電流の低減を図ること
が可能となる。
層とが接触し、第１のカソード層の導電型不純物濃度が
第２のカソードの導電型不純物濃度よりも低く、第１の
カソード層と寄生電流低減層とを２重拡散方式を用いて
形成されてなる構造では、第１のカソード層および寄生
電流低減層を精度良く作り込むことができる。従って、
寄生電流低減層から第１のカソード層においては拡散層
が精度良く拡散形成可能であるので、電界を均一化でき
耐電圧特性を得ることができる。このため、第１のカソ
ード層の不純物濃度を減少させること、あるいは、第１
のカソード層の厚みを減少させることが可能となる。従
って、寄生電流低減用のトランジスタの電流増幅率をさ
らに向上させることができ、寄生電流の低減を図ること
が可能となる。
【００１３】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００１４】〔実施例１〕図１に本発明の実施例１に係
る半導体装置の構成を示してある。本例の装置は、先に
図８に基づき説明した等価回路のダイオードであり、図
７に示した従来の装置と同様にｐ型半導体基板１上に、
埋込層２を形成し、その後エピタキシャル成長によりｎ
- 型のエピタキシャル層３を形成している。本例のｐ型
半導体基板１は、抵抗係数が２０〜３０Ω・ｃｍの基板
であり、その上に濃度約１×１０18／ｃｍ3 で深さ８〜
１０μｍのｎ+ 埋込層２と、抵抗係数約１０Ω・ｃｍで
深さ１５〜２０μｍのｎ- 型のエピタキシャル層３を形
成する。次に、表面濃度約１×１０19／ｃｍ3 のｐ+ 型
アイソレーション層４を半導体基板１に到達するように
形成する。そして、このアイソレーション層４によって
分離されたエピタキシャル層３の中に、表面濃度約１×
１０19／ｃｍ3 のｎ+ 拡散層を、その中心部が約５〜１
０μｍ開けた形で外側５ａと内側５ｂに分けて形成す
る。これらのｎ+拡散層により、第２カソード層５ａ、
第１カソード層５ｂが構成できる。次に、表面濃度約１
×１０19／ｃｍ3 で拡散深さ２〜３μｍのｐ+ 型の拡散
層６を第１カソード層５ｂに囲まれたエピタキシャル層
３の略中心に形成し、アノード層６とする。さらに、第
１カソード層５ｂと第２カソード層５ａとの間に、アノ
ード層６と略同じ濃度、深さのｐ+ 型の拡散層により、
寄生電流低減層１１を形成する。これらの層の内、アノ
ード層６には、金属配線によりアノード電位を印加し、
第１カソード層５ｂ、第２カソード層５ａおよび寄生電
流低減層１１には、金属電極によりカソード電位を印加
する。なお、第１カソード層５ｂ、および第２カソード
層５ａの拡散深さは、埋込層２に到達しないように調整
してある。
る半導体装置の構成を示してある。本例の装置は、先に
図８に基づき説明した等価回路のダイオードであり、図
７に示した従来の装置と同様にｐ型半導体基板１上に、
埋込層２を形成し、その後エピタキシャル成長によりｎ
- 型のエピタキシャル層３を形成している。本例のｐ型
半導体基板１は、抵抗係数が２０〜３０Ω・ｃｍの基板
であり、その上に濃度約１×１０18／ｃｍ3 で深さ８〜
１０μｍのｎ+ 埋込層２と、抵抗係数約１０Ω・ｃｍで
深さ１５〜２０μｍのｎ- 型のエピタキシャル層３を形
成する。次に、表面濃度約１×１０19／ｃｍ3 のｐ+ 型
アイソレーション層４を半導体基板１に到達するように
形成する。そして、このアイソレーション層４によって
分離されたエピタキシャル層３の中に、表面濃度約１×
１０19／ｃｍ3 のｎ+ 拡散層を、その中心部が約５〜１
０μｍ開けた形で外側５ａと内側５ｂに分けて形成す
る。これらのｎ+拡散層により、第２カソード層５ａ、
第１カソード層５ｂが構成できる。次に、表面濃度約１
×１０19／ｃｍ3 で拡散深さ２〜３μｍのｐ+ 型の拡散
層６を第１カソード層５ｂに囲まれたエピタキシャル層
３の略中心に形成し、アノード層６とする。さらに、第
１カソード層５ｂと第２カソード層５ａとの間に、アノ
ード層６と略同じ濃度、深さのｐ+ 型の拡散層により、
寄生電流低減層１１を形成する。これらの層の内、アノ
ード層６には、金属配線によりアノード電位を印加し、
第１カソード層５ｂ、第２カソード層５ａおよび寄生電
流低減層１１には、金属電極によりカソード電位を印加
する。なお、第１カソード層５ｂ、および第２カソード
層５ａの拡散深さは、埋込層２に到達しないように調整
してある。
【００１５】このような構成の本例の装置においては、
アノード電位がカソード電位より高電位となる順方向の
電圧が印加された場合には、アノード電位の印加された
アノード層６から、カソード電位の印加された第１、第
２カソード層５ｂ、ａおよび寄生電流低減層１１に順電
流Ｉｂが流れる。そして、エピタキシャル層３に比べて
高濃度の第１カソード層５ｂが、同じく高濃度の埋込層
２に到達していない。
アノード電位がカソード電位より高電位となる順方向の
電圧が印加された場合には、アノード電位の印加された
アノード層６から、カソード電位の印加された第１、第
２カソード層５ｂ、ａおよび寄生電流低減層１１に順電
流Ｉｂが流れる。そして、エピタキシャル層３に比べて
高濃度の第１カソード層５ｂが、同じく高濃度の埋込層
２に到達していない。
【００１６】このため、従来の装置であれば、アノード
層６と寄生電流低減層１１との間には全て高濃度のカソ
ード層が存在していたが、本例の装置においては、低濃
度のエピタキシャル層３のみが存在する箇所が有る。従
って、アノード層６、エピタキシャル層３および寄生電
流低減層１１からなるＰＮＰトランジスタ２５の電流増
幅率β2 は、エピタキシャル層３が低濃度であるので高
くなる。このため、寄生電流低減層１１に流れる電流が
増加し、先し示した式（４）において判るように、アイ
ソレーション層４および基板１に流れる寄生電流を低減
することができる。
層６と寄生電流低減層１１との間には全て高濃度のカソ
ード層が存在していたが、本例の装置においては、低濃
度のエピタキシャル層３のみが存在する箇所が有る。従
って、アノード層６、エピタキシャル層３および寄生電
流低減層１１からなるＰＮＰトランジスタ２５の電流増
幅率β2 は、エピタキシャル層３が低濃度であるので高
くなる。このため、寄生電流低減層１１に流れる電流が
増加し、先し示した式（４）において判るように、アイ
ソレーション層４および基板１に流れる寄生電流を低減
することができる。
【００１７】一方、アノード電位がカソード電位より低
くなった逆方向の電圧が印加された場合には、反転して
耐電圧特性を悪化させる原因となる装置の表面に、高濃
度のカソード層５ａ、５ｂが形成されている。従って、
これらの高濃度の第１、第２カソード層５ａ、５ｂによ
り反転等に起因するパンチスルーを抑制でき、耐電圧特
性を維持することができる。このように、本例の半導体
装置は、耐電圧特性を維持しながら寄生電流の低減を図
ることが可能な装置である。
くなった逆方向の電圧が印加された場合には、反転して
耐電圧特性を悪化させる原因となる装置の表面に、高濃
度のカソード層５ａ、５ｂが形成されている。従って、
これらの高濃度の第１、第２カソード層５ａ、５ｂによ
り反転等に起因するパンチスルーを抑制でき、耐電圧特
性を維持することができる。このように、本例の半導体
装置は、耐電圧特性を維持しながら寄生電流の低減を図
ることが可能な装置である。
【００１８】〔実施例２〕図２に、本発明の実施例２に
係る半導体装置の構成を示してある。本例の装置も実施
例１と同様に、図８に示した等価回路の半導体装置であ
り、ｐ型の半導体基板１に埋込層２を介して形成された
エピタキシャル層３を用いて構成されている。アイソレ
ーション層４、アノード層６、カソード層５ａ、５ｂ、
寄生電流低減層１１の構成を略同様であり、共通する部
分においては同じ符号を付して説明を省略する。
係る半導体装置の構成を示してある。本例の装置も実施
例１と同様に、図８に示した等価回路の半導体装置であ
り、ｐ型の半導体基板１に埋込層２を介して形成された
エピタキシャル層３を用いて構成されている。アイソレ
ーション層４、アノード層６、カソード層５ａ、５ｂ、
寄生電流低減層１１の構成を略同様であり、共通する部
分においては同じ符号を付して説明を省略する。
【００１９】本例の装置において着目すべき点は、第２
カソード層５ａが埋込層２に到達するような深い拡散層
にて形成している点である。このような深い拡散層は、
カソードとなるｎ+ 拡散層５ａと５ｂを形成するとき
に、マスクの開口面積を、第１カソード層５ｂを形成す
る内側、すなわちアノード層６側を、第２カソード層５
ａを形成する外側、すなわちアイソレーション層４側に
比べ小さく（狭く）形成することにより同一工程で形成
することができる。本例の半導体装置を製造する過程の
実験結果では、マスクの開口を略６μｍ以下にすると、
ｎ+ 拡散層は埋込層２に到達しないことが確かめられて
いる。
カソード層５ａが埋込層２に到達するような深い拡散層
にて形成している点である。このような深い拡散層は、
カソードとなるｎ+ 拡散層５ａと５ｂを形成するとき
に、マスクの開口面積を、第１カソード層５ｂを形成す
る内側、すなわちアノード層６側を、第２カソード層５
ａを形成する外側、すなわちアイソレーション層４側に
比べ小さく（狭く）形成することにより同一工程で形成
することができる。本例の半導体装置を製造する過程の
実験結果では、マスクの開口を略６μｍ以下にすると、
ｎ+ 拡散層は埋込層２に到達しないことが確かめられて
いる。
【００２０】このような半導体装置においては、寄生電
流低減層１１に着目すると、アノード層６、エピタキシ
ャル層３、寄生電流低減層１１により構成されるＰＮＰ
トランジスタ２５の電流増幅率β2 は、実施例１と同様
に高く、寄生電流を低減する効果を備えている。さら
に、アイソレーション層４および基板１に着目すると、
寄生トランジスタ２０は、アノード層６と、アイソレー
ション層４または基板１との間に、ベースとして高濃度
の第２カソード層５ａが必ず存在することとなる。従っ
て、寄生トランジスタ２０の電流増幅率β1 を低く抑え
ることができ、寄生電流を低減することができる。この
ように、本例の半導体装置においては、ＰＮＰトランジ
スタ２５の電流増幅率β2 を向上させて、寄生電流を低
減可能であると同時に、寄生トランジスタ２０の電流増
幅率β1 を低く抑えることにより、さらに寄生電流を低
減することができる。
流低減層１１に着目すると、アノード層６、エピタキシ
ャル層３、寄生電流低減層１１により構成されるＰＮＰ
トランジスタ２５の電流増幅率β2 は、実施例１と同様
に高く、寄生電流を低減する効果を備えている。さら
に、アイソレーション層４および基板１に着目すると、
寄生トランジスタ２０は、アノード層６と、アイソレー
ション層４または基板１との間に、ベースとして高濃度
の第２カソード層５ａが必ず存在することとなる。従っ
て、寄生トランジスタ２０の電流増幅率β1 を低く抑え
ることができ、寄生電流を低減することができる。この
ように、本例の半導体装置においては、ＰＮＰトランジ
スタ２５の電流増幅率β2 を向上させて、寄生電流を低
減可能であると同時に、寄生トランジスタ２０の電流増
幅率β1 を低く抑えることにより、さらに寄生電流を低
減することができる。
【００２１】なお、本例の半導体装置においても、エピ
タキシャル層３の表面には、高濃度の第１および第２カ
ソード層５ｂ、５ａが存在しているため、所定の耐電圧
性能は保持できる。
タキシャル層３の表面には、高濃度の第１および第２カ
ソード層５ｂ、５ａが存在しているため、所定の耐電圧
性能は保持できる。
【００２２】〔実施例３〕図３に、本発明の実施例３に
係る半導体装置の構成を示してある。本例の装置も実施
例１と同様に、図８に示した等価回路の半導体装置であ
り、ｐ型の半導体基板１に埋込層２を介して形成された
エピタキシャル層３を用いて構成されている。アイソレ
ーション層４、アノード層６、カソード層５ａ、５ｂ、
寄生電流低減層１１の構成を略同様であり、共通する部
分においては同じ符号を付して説明を省略する。
係る半導体装置の構成を示してある。本例の装置も実施
例１と同様に、図８に示した等価回路の半導体装置であ
り、ｐ型の半導体基板１に埋込層２を介して形成された
エピタキシャル層３を用いて構成されている。アイソレ
ーション層４、アノード層６、カソード層５ａ、５ｂ、
寄生電流低減層１１の構成を略同様であり、共通する部
分においては同じ符号を付して説明を省略する。
【００２３】本例の装置において着目すべき点は、内
側、すなわちアノード層６に面した第１カソードが上記
２つの実施例と異なり、濃度の低いｎ型拡散層７により
形成されていることである。そして、このｎ型拡散層７
および寄生電流低減層１１は、同じマスクを用いた２重
拡散法により形成されている。従って、寄生電流低減層
１１は、ｎ型拡散層７内に精度良く形成でき、寄生電流
低減層１１の回りの電界分布は均一となりやすい。この
ため、電界分布が偏ることによる耐電圧特性の低下を抑
制することができ、実施例１、２において採用していた
高濃度の第１カソード層５ｂを、比較的濃度の薄いｎ型
拡散層７としても耐電圧特性の維持を図ることができ
る。また、２重拡散法により、ｎ型拡散層７および寄生
電流低減層１１を精度良く形成できるので、ｎ型拡散層
７を厚く形成する必要はない。従って、アノード層６、
ｎ型拡散層７、および寄生電流低減層１１により構成さ
れるＰＮＰトランジスタ２５においては、ベースとなる
ｎ型拡散層７が低濃度であり、また、厚みも薄いことか
ら電流増幅率β2 を増大でき、寄生電流を低減すること
ができる。なお、本例の装置において、第２カソード層
５ａは、実施例２と同様に埋込層２に達するように形成
されているので、寄生トランジスタ２０の電流増幅率β
1 は低減され、さらに寄生電流が低減できている。この
ように、本例の半導体装置は、耐電圧特性を保持しなが
ら寄生電流を低減できる。
側、すなわちアノード層６に面した第１カソードが上記
２つの実施例と異なり、濃度の低いｎ型拡散層７により
形成されていることである。そして、このｎ型拡散層７
および寄生電流低減層１１は、同じマスクを用いた２重
拡散法により形成されている。従って、寄生電流低減層
１１は、ｎ型拡散層７内に精度良く形成でき、寄生電流
低減層１１の回りの電界分布は均一となりやすい。この
ため、電界分布が偏ることによる耐電圧特性の低下を抑
制することができ、実施例１、２において採用していた
高濃度の第１カソード層５ｂを、比較的濃度の薄いｎ型
拡散層７としても耐電圧特性の維持を図ることができ
る。また、２重拡散法により、ｎ型拡散層７および寄生
電流低減層１１を精度良く形成できるので、ｎ型拡散層
７を厚く形成する必要はない。従って、アノード層６、
ｎ型拡散層７、および寄生電流低減層１１により構成さ
れるＰＮＰトランジスタ２５においては、ベースとなる
ｎ型拡散層７が低濃度であり、また、厚みも薄いことか
ら電流増幅率β2 を増大でき、寄生電流を低減すること
ができる。なお、本例の装置において、第２カソード層
５ａは、実施例２と同様に埋込層２に達するように形成
されているので、寄生トランジスタ２０の電流増幅率β
1 は低減され、さらに寄生電流が低減できている。この
ように、本例の半導体装置は、耐電圧特性を保持しなが
ら寄生電流を低減できる。
【００２４】図４に、本装置を用いて電流増幅率を測定
した結果を、寄生電流低減層１１を形成していない装置
と比較して示してある。ここで、β２は、横形ＰＮＰト
ランジスタ２５の電流増巾率であり、β１’は、横形Ｐ
ＮＰトランジスタ２５を形成しないときの寄生トランジ
スタの電流増巾率、β１は、横形ＰＮＰトランジスタ２
５を形成したときの電流増巾率である。この図より、Ｐ
ＮＰトランジスタ２５を形成することにより、寄生電流
が大幅に低減できることが判る。
した結果を、寄生電流低減層１１を形成していない装置
と比較して示してある。ここで、β２は、横形ＰＮＰト
ランジスタ２５の電流増巾率であり、β１’は、横形Ｐ
ＮＰトランジスタ２５を形成しないときの寄生トランジ
スタの電流増巾率、β１は、横形ＰＮＰトランジスタ２
５を形成したときの電流増巾率である。この図より、Ｐ
ＮＰトランジスタ２５を形成することにより、寄生電流
が大幅に低減できることが判る。
【００２５】このように、上記実施例の半導体装置によ
り、耐電圧特性を維持しながら寄生電流を低減すること
ができる。したがって、このような半導体装置をダイオ
ード素子として用いて集積回路を形成することにより、
消費電流を低減でき、また、集積回路からの発熱を抑制
することも可能となる。
り、耐電圧特性を維持しながら寄生電流を低減すること
ができる。したがって、このような半導体装置をダイオ
ード素子として用いて集積回路を形成することにより、
消費電流を低減でき、また、集積回路からの発熱を抑制
することも可能となる。
【００２６】
【発明の効果】以上において説明したように、本発明に
係る半導体装置においては、カソード層を２つに隔離し
て、アノード層と寄生電流低減層との間に低濃度、ある
いは厚さの薄いカソード層をベースとして存在させ、こ
れらから構成される寄生電流低減用のトランジスタの電
流増幅率を高めることができる。これにより、寄生電流
低減層に回収される電流を増加でき、寄生電流の低減を
図ることができる。また、第１のカソード層を高濃度化
できるため、所定の耐電圧特性を維持することも可能で
ある。そして、寄生電流低減層の外側に位置する第２の
カソード層と埋込層とを接続させることにより、寄生ト
ランジスタの電流増幅率を低減することもでき、これら
の効果により、一層寄生電流の低減を図ることができ
る。更に、第１のカソード層と第２のカソード層とが接
触し、第１のカソード層の導電型不純物濃度が第２のカ
ソードの導電型不純物濃度よりも低く、第１のカソード
層と寄生電流低減層とを２重拡散方式を用いて形成され
てなる構造では、第１のカソード層および寄生電流低減
層を精度良く作り込むことができる。従って、寄生電流
低減層から第１のカソード層においては拡散層が精度良
く拡散形成可能であるので、電界を均一化でき耐電圧特
性を得ることができる。このため、第１のカソード層の
不純物濃度を減少させること、あるいは、第１のカソー
ド層の厚みを減少させることが可能となる。従って、寄
生電流低減用のトランジスタの電流増幅率をさらに向上
させることができ、寄生電流の低減を図ることが可能と
なる。
係る半導体装置においては、カソード層を２つに隔離し
て、アノード層と寄生電流低減層との間に低濃度、ある
いは厚さの薄いカソード層をベースとして存在させ、こ
れらから構成される寄生電流低減用のトランジスタの電
流増幅率を高めることができる。これにより、寄生電流
低減層に回収される電流を増加でき、寄生電流の低減を
図ることができる。また、第１のカソード層を高濃度化
できるため、所定の耐電圧特性を維持することも可能で
ある。そして、寄生電流低減層の外側に位置する第２の
カソード層と埋込層とを接続させることにより、寄生ト
ランジスタの電流増幅率を低減することもでき、これら
の効果により、一層寄生電流の低減を図ることができ
る。更に、第１のカソード層と第２のカソード層とが接
触し、第１のカソード層の導電型不純物濃度が第２のカ
ソードの導電型不純物濃度よりも低く、第１のカソード
層と寄生電流低減層とを２重拡散方式を用いて形成され
てなる構造では、第１のカソード層および寄生電流低減
層を精度良く作り込むことができる。従って、寄生電流
低減層から第１のカソード層においては拡散層が精度良
く拡散形成可能であるので、電界を均一化でき耐電圧特
性を得ることができる。このため、第１のカソード層の
不純物濃度を減少させること、あるいは、第１のカソー
ド層の厚みを減少させることが可能となる。従って、寄
生電流低減用のトランジスタの電流増幅率をさらに向上
させることができ、寄生電流の低減を図ることが可能と
なる。
【００２７】従って、このような構成の半導体装置から
なるダイオード素子を用いて集積回路などを構成するこ
とにより、消費電流を低減することができ、また、回路
装置からの発熱を抑えることもできる。従って、本発明
に係る技術は、近年、小形化の進んでいる諸機器におい
て問題となっている、省電力、および省発熱という課題
を解決する上で重要な技術である。
なるダイオード素子を用いて集積回路などを構成するこ
とにより、消費電流を低減することができ、また、回路
装置からの発熱を抑えることもできる。従って、本発明
に係る技術は、近年、小形化の進んでいる諸機器におい
て問題となっている、省電力、および省発熱という課題
を解決する上で重要な技術である。
【図１】本発明の実施例１に係る半導体装置の構成を示
す断面図である。
す断面図である。
【図２】本発明の実施例２に係る半導体装置の構成を示
す断面図である。
す断面図である。
【図３】本発明の実施例３に係る半導体装置の構成を示
す断面図である。
す断面図である。
【図４】図３に示す半導体装置の寄生電流に係る電流増
幅率を、従来の半導体装置の電流増幅率と比較して示す
グラフ図である。
幅率を、従来の半導体装置の電流増幅率と比較して示す
グラフ図である。
【図５】従来の半導体装置の構成を示す断面図である。
【図６】図５に示す半導体装置の等価回路を示す回路図
である。
である。
【図７】寄生電流低減層を備えた従来の半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図８】図７に示す半導体装置の等価回路を示す回路図
である。
である。
１・・・半導体基板 ２・・・埋込層 ３・・・エピタキシャル層 ４・・・アイソレーション層 ５・・・カソード層 ５ａ・・・第２カソード層 ５ｂ・・・第１カソード層 ６・・・アノード層 ７・・・ｎ型拡散層 １１・・・寄生電流低減層 ２０・・・寄生トランジスタ ２１・・・ダイオード ２５・・・寄生電流低減用のＰＮＰトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−156383（ＪＰ，Ａ) 特開 昭63−23347（ＪＰ，Ａ) 特開 昭58−93291（ＪＰ，Ａ) 実開 昭57−157159（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/861 H01L 29/735 H01L 27/082
Claims (4)
- 【請求項１】 第１導電型の半導体基板上に、第２導電
型の埋込層を介して形成され、第１導電型の分離層によ
り分離された第２導電型のエピタキシャル層上に、アノ
ード電位の印加される第１導電型のアノード層と、この
アノード層と対峙する位置に形成されたカソード電位の
印加される第２導電型のカソード層とを有する半導体装
置において、前記カソード層は、前記アノード層に面し
て前記埋込層と非接触である第１のカソード層と、当該
第１のカソード層に隔離して前記分離層に面した第２の
カソード層とを備えており、この第１のカソード層と第
２のカソード層に挟まれた前記カソード電位の印加され
る第１導電型の寄生電流低減層を有することを特徴とす
る半導体装置。 - 【請求項２】 請求項１において、前記第２のカソード
層は、前記埋込層に到達するように形成された深い拡散
層であることを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板上に、第２導電
型の埋込層を介して形成され、第１導電型の分離層によ
り分離された第２導電型のエピタキシャル層上に、アノ
ード電位の印加される第１導電型のアノード層と、この
アノード層と対峙する位置に形成されたカソード電位の
印加される第２導電型のカソード層とを有する半導体装
置において、前記カソード層は、前記アノード層に面し
て前記埋込層と非接触である第１のカソード層と、当該
第１のカソード層に接触して前記分離層に面した第２の
カソード層とを備えており、前記第１のカソード層内に
前記カソード電位の印加される第１導電型の寄生電流低
減層を有し、前記第１のカソード層の導電型不純物濃度
が前記第２のカソードの導電型不純物濃度よりも低く、
前記第１のカソード層と前記寄生電流低減層とは２重拡
散法で形成されて成ることを特徴とする半導体装置。 - 【請求項４】 請求項３において、前記第２のカソード
層は、前記埋込層に到達するように形成された深い拡散
層であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07748792A JP3149513B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07748792A JP3149513B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283718A JPH05283718A (ja) | 1993-10-29 |
| JP3149513B2 true JP3149513B2 (ja) | 2001-03-26 |
Family
ID=13635347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07748792A Expired - Fee Related JP3149513B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149513B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101882885A (zh) * | 2009-05-08 | 2010-11-10 | 三菱电机株式会社 | 驱动桥接的功率晶体管的半导体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5359918B2 (ja) | 2010-02-16 | 2013-12-04 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-03-31 JP JP07748792A patent/JP3149513B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101882885A (zh) * | 2009-05-08 | 2010-11-10 | 三菱电机株式会社 | 驱动桥接的功率晶体管的半导体装置 |
| CN101882885B (zh) * | 2009-05-08 | 2013-07-31 | 三菱电机株式会社 | 驱动桥接的功率晶体管的半导体装置 |
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| Publication number | Publication date |
|---|---|
| JPH05283718A (ja) | 1993-10-29 |
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