CN101882885A - 驱动桥接的功率晶体管的半导体装置 - Google Patents

驱动桥接的功率晶体管的半导体装置 Download PDF

Info

Publication number
CN101882885A
CN101882885A CN2010101431285A CN201010143128A CN101882885A CN 101882885 A CN101882885 A CN 101882885A CN 2010101431285 A CN2010101431285 A CN 2010101431285A CN 201010143128 A CN201010143128 A CN 201010143128A CN 101882885 A CN101882885 A CN 101882885A
Authority
CN
China
Prior art keywords
withstand voltage
semiconductor substrate
semiconductor regions
substrate region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101431285A
Other languages
English (en)
Other versions
CN101882885B (zh
Inventor
清水和宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN101882885A publication Critical patent/CN101882885A/zh
Application granted granted Critical
Publication of CN101882885B publication Critical patent/CN101882885B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半导体装置(HVIC)包含形成于半导体衬底(29)的低电位侧电路(1)、高电位侧电路(2)、假想接地电位焊盘(11)、共同接地电位焊盘(6)及二极管(D3)。低电位侧电路(1)驱动低电位侧功率晶体管(Q1)。高电位侧电路(2)设于高电位区域(HVLR)，驱动高电位侧功率晶体管(Q2)。假想接地电位焊盘(11)，配置在高电位区域(HVLR)，与两功率晶体管(Q2，Q1)的连接节点(PA)耦合，对高电位侧电路(2)供给假想接地电位。共同接地电位焊盘(6)对低电位侧电路(1)及高电位侧电路(2)供给共同的接地电位。二极管的负极与假想接地电位焊盘(11)连接，正极与共同接地电位焊盘(6)连接。

Description

驱动桥接的功率晶体管的半导体装置
技术领域
本发明涉及以推挽式驱动桥接的功率器件的半导体装置。
背景技术
处理大电力的IGBT(绝缘栅双极型晶体管)等的功率器件，广泛用于电力电机驱动用途等。功率器件(功率晶体管)往往以2个功率器件交互驱动负载的半桥电路以及由4个功率晶体管交互驱动负载的H桥接电路等的方式被利用。
这种功率器件要求以高速切换较大的电流。在非专利文献1(International Rectified DESIGN TIPS，DT92-1J，“关于解决功率IC的大电力/高频驱动时的噪声问题”，L.Kiraly，http://www.irf-japan.com/technical-info/designtp/dt92-1j.pdf)及非专利文献2(International Rectified DESIGN TIPS，DT97-3J，“通过控制IC来驱动的功率等级过渡时的注意点”，C.Chey，et al.，http://www.irf-japan.com/technical-info/designtp/dt97-3j.pdf)中示出高速切换大电流时因桥接电路的寄生电感而产生的问题及其改善方法。在这些非专利文献1和2中，耦合于高侧(high side)功率晶体管及低侧(low side)功率晶体管(在该说明书中，“高侧”及“低侧”是指“高电位侧”及“低电位侧”)的连接点的基准电位节点(假想接地电位节点)与接地节点(共同接地节点)之间，以反向连接有二极管。即，在高压控制IC的外部，二极管的负极与假想接地端子(VS端子)连接，正极与共同接地端子(GND)连接。
这些非专利文献1和2公开了消除存在起因于布线及焊盘(pad)的寄生电感分量时的问题的结构。即，在电桥结构中，负载为电感负载的情况下，则在高侧功率晶体管断开时，由于流过低侧功率晶体管的续流二极管的电流，发生尖峰脉冲状(spike like)噪声。由于该续流二极管的导通延迟及正向电压降，进而由于布线的寄生电感分量，假想接地节点(VS)的电位将比接地电位(GND)还要低。供给驱动高侧功率晶体管的电路的电源电压的自举(bootstrap)电源节点，经由去耦电容器(decouple capacitor)耦合到该假想接地节点。此外，二极管(称为自举二极管)正向连接在电源节点与自举电源节点之间。通过去耦电容器，将自举电源(VB)维持在浮动电源状态，谋求自举电源节点(VB)与假想接地节点(VS)之间的电压Vbs维持一定。
但是，如上所述，若在假想接地节点(VS)发生负的尖峰脉冲状噪声，则由于去耦电容器而自举电源节点(VB)的电位降低，自举二极管成为导通状态，有大电流从电源节点流入控制电路，破坏控制电路(IC)。为了防止此现象，将高速高耐压的二极管连接在假想接地节点(VS)与共同接地节点(COM)之间，将假想接地节点的最低电位箝位在接地电压电平。通过该箝位动作，将自举电源(VB)的电位维持在接地电压以上的电压电平，防止由于高侧功率晶体管断开时的尖峰脉冲状噪声而使自举二极管偏置到正向。相应地，从电源节点流出大电流，因此，最终谋求防止控制电路(IC)的破坏。
此外，在专利文献1(日本特开2005-160177号公报)中公开了谋求防止因假想接地电位的噪声(VS负脉冲信号(VS undershoot))而破坏驱动装置内的自举电源和共同接地之间的寄生二极管的结构。在该专利文献1中，在假想接地节点(VS)与共同接地节点(COM)之间连接有负载电路。对于该负载电路并联连接二极管及热敏电阻的串联体。作为该二极管，使用正向导通时间比续流二极管短且正向电压降小的二极管，该二极管的负极与假想接地节点连接，而正极与热敏电阻连接。作为热敏电阻，使用具有正的温度特性的热敏电阻。对于负载电路，还并联连接了电容器。
在该专利文献1中，对于负载电路并联连接的电容器，用作用于减小开关损耗及噪声的电容器。当高侧功率晶体管断开时，在续流二极管导通前，有电流流过二极管及热敏电阻的串联体。因此，在其后，防止负载电流流过电容器，防止在假想接地节点(VS)产生负脉冲信号。
此外，同样地，在专利文献2(日本特开2005-160268号公报)中公开了谋求对假想接地节点的负的尖峰脉冲状噪声(VS负脉冲信号)进行抑制的结构。在该专利文献2中，为了抑制在高侧功率晶体管断开时发生假想接地节点再生电压，在假想接地节点与共同接地节点之间反向连接二极管，同时对假想接地节点而言，与该二极管串联地配置电阻及电容器的并联体。
专利文献2中谋求在高侧功率晶体管断开时，通过使连接到低侧功率晶体管的续流二极管高速成为导通状态，防止在假想接地节点发生大的负电位，同时通过电阻使充电在电容器的电荷放电，避免电容器的浪涌吸收效果降低。
在这些现有技术文献(专利文献1和2以及非专利文献1和2)中，箝位假想接地电位的高耐压二极管配置在驱动IC(控制电路)的外部。在这种配置的情况下，二极管经由外部的布线耦合至控制电路(IC)的端子(焊盘)。要求用于二极管的外部连接的布线及焊盘的寄生电感分量尽量小。这是因为电流变化时的电感分量而产生的噪声与该电感值成比例。
但是，在控制电路的外部连接用于箝位的二极管的情况下，如下述地减小布线寄生电感分量时，会在布局上产生较大的制约。即，为了高效率地驱动功率晶体管这一控制IC(控制电路)的本来目的，这些功率晶体管要优先配置在控制IC旁边。从而，以保护该控制IC(限制VS负脉冲信号)为目的的高耐压的用于箝位的二极管，会被配置在离控制IC较远的场所。因此，用于箝位的二极管的布线长度变长，寄生电感分量在根本上增大，假想接地电位的负脉冲信号(VS负脉冲信号)很有可能增大。
为了抑制布线的寄生电感分量对于该用于箝位的二极管的影响，考虑在控制IC的假想接地电位节点与功率晶体管的连接节点之间插入电感分量。但是，如上所述，高耐压控制IC和功率晶体管最好贴近配置。而且，在功率晶体管驱动时，这种追加的电感分量在高频动作时作为较大的电阻分量起作用，成为妨碍高速开关动作的因素。从而，最好不要将这种追加的电感分量连接在假想接地节点与功率晶体管间的连接节点(中点节点)之间。
从而，为了减小假想接地电位节点的负脉冲信号(VS负脉冲信号)而在控制IC外部连接二极管这一方案，虽然是有效的手段，但存在很多要改善的问题。
发明内容
本发明提供一种半导体装置，以能够在不对电路动作造成负面影响同时不增大电路布局面积的情况下可靠地抑制假想接地电位节点的负脉冲信号。
本发明的半导体装置，具备低电位侧电路、高电位侧电路、假想接地电位焊盘、共同接地电位焊盘和二极管。低电位侧电路，设于形成在半导体衬底区域上的低电位区域，驱动低电位侧功率晶体管。高电位侧电路，设于形成在半导体衬底区域上的高电位区域，被供给高电压而驱动高电位侧功率晶体管。假想接地电位焊盘，配置在高电位区域，耦合到高电位侧及低电位侧的功率晶体管的连接节点，供给该高电位区域的假想接地电位。共同接地电位焊盘，对该低电位电路及高电位电路共同供给接地电位。二极管形成在该半导体衬底区域上，其负极电极与假想接地电极连接，正极电极与共同接地电极连接。
依据该半导体装置，抑制假想接地电位的负脉冲信号的二极管设置在构成控制IC的半导体装置内部。从而，本发明的主要优点是无需在外部配置布线，而能够抑制寄生电感分量的增大，可靠地防止电路误动作。
本发明的上述以及其它目的、特征、布局及优点，通过参照附图理解的关于本发明的以下的详细说明，当会更加清晰。
附图说明
图1是表示本发明的用于驱动功率器件的高耐压控制电路的晶体管连接形态的图。
图2是表示图1所示的半导体装置的动作的信号波形图。
图3是概略地表示本发明实施例1的半导体装置的平面布局的图。
图4是概略地表示沿着图3所示的线L4-L4的剖面结构的图。
图5是概略地表示沿着图3所示的线L5-L5的剖面结构的图。
图6是概略地表示沿着图3所示的线L6-L6的剖面结构的图。
图7是概略地表示沿着图3所示的线L7-L7的剖面结构的图。
图8是概略地表示本发明实施例2的半导体装置的平面布局的图。
图9是概略地表示沿着图8所示的线L9-L9的剖面结构的图。
图10是概略地表示本发明实施例3的半导体装置的平面布局的图。
图11是概略地表示沿着图10所示的线L11-L11的剖面结构的图。
图12是概略地表示本发明实施例4的高耐压二极管的剖面结构的图。
图13是概略地表示本发明实施例5的高耐压二极管的剖面结构的图。
图14是概略地表示本发明实施例5的半导体装置的组装结构(package assembly)的形态的图。
图15是概略地表示本发明实施例6的高耐压二极管的剖面结构的图。
图16是概略地表示本发明实施例7的高耐压二极管的剖面结构的图。
图17是表示在没有设置高浓度P型半导体层时的耗尽层的分布及施加电场的分布的图。
图18是表示图16所示的高耐压二极管中耗尽层的分布及施加电场的分布的图。
图19是概略地表示本发明实施例8的高耐压二极管的剖面结构的图。
图20是概略地表示本发明实施例9的高耐压二极管的剖面结构的图。
图21是概略地表示本发明实施例9的高耐压二极管的变更例的剖面结构的图。
图22是概略地表示本发明实施例10的高耐压二极管的剖面结构的图。
具体实施方式
[实施例1]
图1是表示本发明的用于功率器件驱动的半导体装置的外部连接形态的图。在图1中，高耐压控制电路(半导体装置)HVIC设定低侧功率晶体管Q1及高侧功率晶体管Q2的导通/截止。作为一例，功率晶体管Q1及Q2由IGBT(绝缘栅双极型晶体管)构成，在漏极及源极之间，分别反向并联连接有续流二极管D1及D2。
作为功率晶体管Q1及Q2的电源，设有高电压源HV。高电压源HV的正电极与功率晶体管Q2的漏极节点耦合，而负电极与功率晶体管Q1的源极节点耦合。在功率晶体管Q1及Q2的各漏极及源极布线之中，存在寄生电感分量L1-L4。
在功率晶体管Q1及Q2的连接节点(下面称为中点节点)PA和高电压源的负电极之间，连接有负载电路LD。作为一例，负载电路LD包含电感分量LL和电阻分量RL的串联体。
作为外部连接节点，高耐压控制电路HVIC具有自举电源节点VB、高侧控制信号输出节点HO、假想接地电位节点VS、电源节点VCC、低侧控制信号节点LO和共同接地节点COM。自举电源节点VB经由二极管DB耦合至电源节点VCC，在二极管DB导通时，经由二极管DB被供给电源电压VCC。利用自举电源节点VB的电压VB(用相同的符号表示节点和对该节点供给的电压)，生成输出至高侧控制信号输出节点HO的高电压电平的控制信号。
在自举电源节点VB与假想接地电位节点VS之间连接有电容器CB。通过电容器CB，设定自举电源节点VB为浮动状态，并将成为高侧控制信号输出节点HO的基准电位的假想接地电位节点VS的电压VS和自举电源节点VB的电压VB之差VBS保持一定。
高侧控制信号输出节点HO经由电阻元件R1连接至高侧功率晶体管Q2的栅极。假想接地电位节点VS与中点节点PA连接。在该假想接地电位节点VS与中点节点PA之间的布线，存在寄生电感分量LD3。假想接地电位节点VS供给与自举电源节点VB的电位相对的基准电位。
电源节点VCC被供给电源电压VCC，低侧控制信号输出节点LO经由电阻元件R2连接至低侧功率晶体管Q1的栅极。在该电源节点VCC与共同接地节点COM之间连接有去耦电容器CL。共同接地节点COM被供给接地电压GND。
进而，在高耐压控制电路HVIC内部，共同接地节点COM与假想接地电位节点VS之间连接有高耐压二极管D3。高耐压二极管D3的负极与假想接地电位节点VS连接，而正极与共同接地节点COM连接。通过将该高耐压二极管D3设于高耐压控制电路HVIC内部，尽可能地排除布线的寄生电感分量等对该二极管D3的影响。
图2是表示图1所示的高耐压控制电路HVIC的动作的信号波形图。以下，参照图2，就图1所示的高耐压控制电路HVIC的动作进行说明。
在时刻t1，来自高侧控制信号输出节点HO的控制信号上升至H电平。相应地，高侧功率晶体管Q2成为导通状态，将电流从高电压源HV供给至负载电路LD。响应从高侧功率晶体管Q2向中点节点PA供给的电流，假想接地电位节点VS的电位上升，相应地，由于去耦电容器CB的电容耦合，自举电源节点VB的电位也上升。此时，通过电容器CB，电压VB及VS之差保持一定。
这时，自举电源节点VB的电压为电源电压VCC以上，二极管DB处于截止状态。电流(电荷)从电容器CB供给自举电源节点VB。
在时刻t2，来自高侧控制信号输出节点HO的控制信号驱动至L电平(截止状态)。相应地，高侧功率晶体管Q2向截止状态转移，停止向负载电路LD供给漏极电流。但是，在负载电路LD中存在电感分量LL，该电感分量LL对应电感值继续驱动电流。
这时，对于低侧功率晶体管Q1而设的续流二极管D1成为导通状态，对负载电路LD供给电流。经由续流二极管D1对负载电路LD供给的电流，从接地电位GND经由存在于低侧功率晶体管Q1的源极及漏极布线的寄生电感分量L1及L2供给，因此中点节点PA的电位低于接地电位(GND)。
响应该电流供给，假想接地电位节点VS的电位成为负电位。此时，由于电容器CB的电容耦合，自举电源节点VB的电位成为接地电压GND以下时，高耐压二极管DB就会正向偏置，电流从电源节点VCC流入自举电源节点VB。在本实施例1的高耐压控制电路HVIC中，在内部有二极管D3正向连接在共同接地节点COM与假想接地电位节点VS之间。从而，当假想接地电位节点VS的电位成为负电位时，用于箝位的高耐压二极管D3成为导通状态，向假想接地电位节点VS供给电流，将假想接地电位节点VS的电压电平箝位至比共同接地节点COM的接地电压GND低自身的正向电压降(Vf)的电压电平，即GND-Vf。
因此，能够防止自举电源节点VB的电位降低至接地电位以下，相应地，能够抑制高耐压二极管DB成为导通状态。此外，能够将自举电源节点VB维持在浮动电源状态，并能避免误动作。
用于箝位的高耐压二极管D3设置在高耐压控制电路HVIC内部，其布线电阻及电感非常小。此外，即使在中点节点PA与假想接地电位节点VS之间的外部布线存在电感分量LD3，也能充分地缩短其布线长度，并能够使电感值非常小。此外，能够尽量靠近地配置高耐压控制电路HVIC与功率晶体管Q2及Q1，并能使这些功率晶体管Q1及Q2高速进行开关动作。
图3是概略地表示本发明实施例1的高耐压控制电路HVIC的平面布局的图。在图3中，高耐压控制电路HVIC包括驱动图1所示的低侧功率晶体管Q1的低电位侧逻辑电路1和驱动图1所示的高侧功率晶体管Q2的高电位侧逻辑电路2。在这些低电位侧逻辑电路1与高电位侧逻辑电路2之间，设有使来自低电位侧逻辑电路1的低电位控制信号进行电平移位的N沟道MOSFET(绝缘栅型场效应晶体管)的形成区域3A及3B和箝位假想接地电位节点的电位的高耐压二极管的形成区域4。
对于低电位侧逻辑电路1，设有被供给电源电压VCC的电源焊盘5、耦合到共同接地节点COM的焊盘6、以及耦合到低侧控制信号输出节点LO的焊盘8。低电位侧逻辑电路1及焊盘5、6、8形成在低电位侧逻辑电路形成区域77。
低电位侧逻辑电路1根据来自未图示的控制器(微处理器等)的控制信号，驱动图1所示的低侧功率晶体管Q1的栅极电位，并且生成用于控制高侧功率晶体管Q2的栅极电位的低电位控制信号。
在分别形成于形成区域3A及3B的电平移位N沟道MOSFET中，漏极电流是根据来自低电位侧逻辑电路1的低电位控制信号而流动的。根据经由电平移位布线19流入的该漏极电流，在高电位侧逻辑电路2内生成自举电源电压VB电平的信号。
对于高电位侧逻辑电路2，设有耦合到自举电源节点VB的焊盘12、耦合到假想接地电位节点VS的假想接地焊盘11、和耦合到高侧控制信号输出节点HO的输出焊盘13。高电位侧逻辑电路2根据经由高耐压N沟道MOSFET3A及3B(用相同的符号表示区域和在该区域形成的晶体管)以漏极电流的方式传送的电平移位的信号，生成针对高侧功率晶体管Q2的栅极信号，并经由输出焊盘13(高侧控制信号输出节点HO)输出。
高电位侧逻辑电路2及焊盘11-13形成在高耐压电位岛9内部中被高耐压分离区域10所包围的区域HVLR。高耐压分离区域10例如通过进行PN结分离的高耐压二极管结构来实现，将低电位侧逻辑电路形成区域(77)以及N沟道MOSFET形成区域3A及3B和高电位侧逻辑电路形成区域HVLR进行分离，防止高电位侧逻辑电路2动作时的高电压对其它区域产生负面影响。
由于高耐压N沟道MOSFET3A及3B具有相同的结构，在图3中，对对应的构成要素赋予相同的参照标记。这些用于电平移位的高耐压MOSFET3A及3B各自包括：形成在中心部的漏极区域15；以包围漏极区域15的方式形成为同心圆状的漂移(drift)区域16；以包围漂移区域16的方式形成为圆周状的栅极电极17；以及在栅极电极外部形成为圆周状的源极区域18。
在漏极区域15连接有电平移位布线19，栅极电极17接受来自低电位侧逻辑电路1的低电位的栅极信号，将该栅极信号变换成漏极电流传送给高电位侧逻辑电路2。来自共同接地焊盘6的共同接地电压(GND)供给高耐压MOSFET3A及3B的各源极区域18。通过将高耐压MOSFET3A及3B形成为同心圆状，扩大沟道宽度，使大的漏极电流流过。
形成在二极管形成区域4的高耐压二极管4(用相同的符号表示形成区域和二极管)，与图1所示的用于箝位的高耐压二极管D3相对应，与高耐压N沟道MOSFET3A及3B同样地通过MOS晶体管结构来实现。即，在高耐压二极管形成区域4中，在中心部形成负极区域20，并且以包围该负极区域20的方式形成漂移区域21。以包围漂移区域21的方式形成有栅极电极22，在该栅极电极外部以圆周状形成有正极区域23。正极区域23经由内部布线7耦合至共同接地焊盘6。负极区域20经由内部布线24耦合到假想接地焊盘11。在该高耐压二极管形成区域4，不对栅极电极22进行连接，栅极电极22被用作用于缓和电场及用于确保耗尽层的场电极(field plate)。
如图3所示，在高耐压控制电路HVIC中，为了尽量缩短内部布线长度，接近于逻辑电路1及2而配置高耐压MOSFET3A及3B。与这些高耐压MOSFET3A及3B同样地，接近于逻辑电路1及2地利用与MOSFET3A及3B相同的晶体管结构在用于箝位的高耐压二极管形成区域4内形成高耐压二极管D3。因此，能够缩短高耐压二极管D3的布线7及24的长度，减小其寄生电感分量，能够可靠地抑制假想接地电位节点VS的负脉冲信号(VS负脉冲信号)。
此外，该高耐压二极管4(D3)具有与用于电平移位的MOSFET3A及3B相同的结构，能够利用相同的制造工序形成用于电平移位的MOSFET3A及3B和高耐压二极管4(D3)。
图4是概略地表示沿着图3所示的线L4-L4的剖面结构的图。在图4中，该高耐压控制电路HVIC形成在P型半导体衬底(半导体衬底区域)29上。在P型半导体衬底29表面形成有N型半导体层30a及30b。该N型半导体层30a及30b分别利用例如外延生长法形成，是具有RESURF(降低表面电场：Reduced Surface Field)结构的高耐压的半导体层。
N型半导体层30a及30b通过高浓度P型杂质区域32分离，该高浓度P型杂质区域32形成为从N型半导体层的表面到达P型半导体衬底29。在N型半导体层30a表面，彼此隔着间距地配置N型漏极杂质区域33及P型杂质区域35a。对于漏极杂质区域33，连接有例如用铝形成的第一漏极电极布线36。漏极杂质区域33是为了防止生成于N型半导体层30a的耗尽层接触到第一漏极电极布线36，以及减小对于漏极电极布线36的接触电阻而设置的。
在这些杂质区域33及35a之间的N型半导体层30a表面，形成有例如用局部氧化膜(LOCOS膜)来形成的元件分离膜37a。在N型杂质区域35表面形成有N型杂质区域34。N型杂质区域34构成高耐压N沟道MOS晶体管3A的源极区域。
在元件分离膜37a上隔着间距地配置有多晶硅栅极膜38a-38c。多晶硅栅极膜38a，从元件分离膜37a上延伸至漏极杂质区域33上，并且与上部的金属布线39a电耦合。金属布线39a及多晶硅栅极膜38a作为抑制漏极杂质区域33附近的高电场的场电极起作用。多晶硅栅极膜38b及38c也同样作为场电极起作用，并维持在浮动状态，通过其电容耦合，使元件分离膜37a下部的表面电场稳定，并且可靠地确保高耐压N沟道MOSFET3A截止时的耗尽层的扩展。
电平移位布线19形成为连接到第一漏极电极布线36上。该电平移位布线19配置成从漏极杂质区域33向图的右方连续延伸，并越过高耐压分离区域10而到达图3所示的高电压侧逻辑电路。电平移位布线19，在高耐压N沟道MOSFET3A处于导通状态时，其漏极电流流入未图示的高电位侧逻辑电路的杂质区域，低电压的栅极信号因该杂质区域的扩散电阻造成的电压降发生电平移位而变换为高电压的栅极信号。
在电平移位布线19下部形成的金属布线39b作为屏蔽布线起作用，防止传送于电平移位布线19的信号对元件分离膜37a下部形成的耗尽层产生负面影响。
另一方面，在P型杂质区域35a表面上，隔着未图示的栅极绝缘膜形成有栅极电极布线40。该栅极电极布线40在元件分离膜37a上方电耦合至金属布线41。该金属布线41传送来自未图示的处理器的控制信号(栅极信号)。根据该栅极信号，在P型杂质区域35a表面有选择地形成沟道，源极杂质区域34和N型半导体层30a电耦合，电子从源极杂质区域34经由N型半导体层(漂移层)30a向漏极杂质区域33的方向流动。
该栅极电极布线41也作为对于电平移位布线19的屏蔽布线起作用，栅极电极布线40，形成为延伸至元件分离膜37a上，作为场电极起作用。
层间绝缘膜42，在电平移位布线19与金属布线39a-39b及金属布线41之间，以及金属布线39a-39b及金属布线41与多晶硅栅极膜38a-38c及栅极电极布线40之间配置，将各布线电气分离。
在N型半导体层30b表面形成有元件分离膜37b，并且在N型半导体层30b表面的关于元件分离膜37b而与用于分离的P型杂质区域32相对置的区域中，设有N型杂质区域43。如在后面说明的那样，对于N型杂质区域43供给自举电源电压VB。通过将来自N型杂质区域43的自举电源电压VB供给N型半导体层30b，将P型杂质区域32与N型半导体层31b之间的PN结设定为反向偏置状态，通过该RESURF结构对高耐压N沟道MOSFET3A与形成在高耐压电位岛的高电位侧逻辑电路的晶体管进行分离。
在元件分离膜37b表面上设有作为场电极起作用的栅极电极布线38d-38g。这些多晶硅栅极膜38d及38g分别电耦合到上层的金属布线39c及39e。多晶硅栅极膜38d及38g分别形成为延伸至P型杂质区域32及N型杂质区域43表面，缓冲该区域的高电场，同时可靠地形成耗尽层。此外，多晶硅栅极膜38e及38f分别为浮动状态，通过其电容耦合，在元件分离膜37b下部可靠地形成耗尽层。此外，金属布线39c-39e作为屏蔽布线起作用，抑制电平移位布线19的高电压对栅极电极布线38d-38g的场电极功能产生的负面影响。
如上所述，N型半导体层30a及30b设为降低表面电场(RESURF)结构，耗尽层形成在整个N型半导体层30a及30b(在晶体管处于截止状态时)，实现高耐压结构。
图5是概略地表示沿着图3所示的线L5-L5的剖面结构的图。在图5中示出图4所示的高耐压N沟道MOS晶体管(3A)的剖面结构。在图5中，与图4所示的高耐压N沟道MOS晶体管3A的构成要素对应的部分被赋予相同的参照标记，并省略其详细说明。
在图5中，在其中央区域，漏极杂质区域33形成在N型半导体层30a表面。该N型半导体层30a形成在P型半导体衬底29上。第一漏极电极布线36电连接于漏极杂质区域33，第一漏极电极布线36电连接于由第二金属布线构成的电平移位布线19。
元件分离膜37a以包围漏极杂质区域33的方式形成为圆周状。参见图3所示，N沟道MOSFET3A以漏极杂质区域33为中心形成为同心圆状，因此，在图5中将参考标记主要注在漏极杂质区域33左侧的区域。在图5中，各构成要素以漏极杂质区域33为中心，形成为同心圆状。
在元件分离膜37a上，彼此隔着间距地形成有多晶硅栅极膜38a-38c及栅极电极布线40的一部分，作为场电极起作用。栅极电极布线40形成为延伸至形成在N型半导体层30a上的P型杂质区域35a表面上。在P型杂质区域35a表面形成有N型杂质区域34。以与P型杂质区域35a及N型杂质区域34两者电连接的方式形成源极电极布线44。因此，源极杂质区域34及成为MOSFET3A的衬底区域(背栅极)的P型杂质区域35a设定为相同的电位。
邻接于P型杂质区域35a而形成用于分离的P型杂质区域32，在其表面形成有P型杂质区域35b。通过该用于分离的P型杂质区域32及由P型杂质区域35b和N型半导体层30a构成的PN二极管结构，高耐压N沟道MOSFET3A的形成区域与其它电路构成要素电气分离。当MOSFET3A处于截止状态时，PN结成为反向偏置状态，在N型半导体层30a形成有耗尽层(通过电平移位布线19传送高电压VB，P型半导体衬底29被供给接地电压GND)。
采用与源极电极布线44相同的布线层的例如铝布线，在元件分离膜37a上层形成有电极布线41及屏蔽金属布线39a及39b。电极布线41与栅极电极布线40电连接。这些杂质区域及各导电层(金属布线、栅极电极布线及多晶硅膜)通过层间绝缘膜42来分离。
源极电极布线44形成为圆周状，当MOSFET3A处于导通状态时，从源极区域(源极杂质区域34)注入的电子经由形成于P型杂质区域35a表面的沟道及N型半导体层30a，向漏极杂质区域33移动。
在图5所示的结构中，通过作为场电极起作用的多晶硅栅极膜38a-38c及栅极电极布线40的形状，当晶体管处于截止状态时，能够将N型半导体层30a设定为降低表面电场结构，实现高耐压结构。此外，电极布线38a形成在N型半导体层30a表面上及元件分离膜37a上，缓冲晶体管处于导通状态时的漏极高电场。
图6是概略地表示沿着图3所示的线L6-L6的剖面结构的图。在图6中，高耐压分离区域10中的构成要素与图4所示的高耐压分离区域的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在高电位侧逻辑电路形成区域HVLR中，邻接于N型半导体层30b地形成有N型半导体层31c。形成于N型半导体层30b表面的位于高耐压分离区域10的端部的N型杂质区域43，延伸至N型半导体层31c上地配置。该N型半导体层31c构成高电位逻辑电路形成区域HVLR的衬底区域，没有作成RESURF结构，而被施加高电压的自举电压VB。
在N型半导体层31c表面，以与N型杂质区域43及N型半导体层31c两者接触的方式形成有N型杂质区域53c，并且P型杂质区域50a及50b彼此隔着间距地形成。N型杂质区域53c和P型杂质区域50a通过元件分离区域来彼此分离。在N型半导体层31c表面隔着元件分离区域而与P型杂质区域50b相分离地形成有P型阱区域52。在P型阱区域52的表面，彼此隔着间距地形成有N型杂质区域53a及53b。在P型阱区域52表面通过元件分离区域与N型杂质区域53b相分离地形成有P型杂质区域50c。
在P型杂质区域50a及50b之间的N型半导体层31c表面上形成有栅极电极51a。P型杂质区域50a经由金属布线54a电连接至N型杂质区域53c。通过栅极电极布线51a以及P型杂质区域50a和50b，形成P沟道MOS晶体管(绝缘栅型场效应晶体管)，自举电源电压VB传送到金属布线54a。该自举电源电压VB经由N型杂质区域53c及43分别传送到半导体层30b及31c。
在N型杂质区域53a及53b之间的P型阱区域52表面上隔着未图示的栅极绝缘膜形成有栅极电极51b。通过N型杂质区域53a及53b和栅极电极51b，形成N沟道MOS晶体管。N型杂质区域53a经由金属布线54b耦合到P型杂质区域50b。N型杂质区域53b经由金属布线54c耦合到P型杂质区域50c。金属布线54c耦合到图3所示的假想接地焊盘11，P型阱区域52经由P型杂质区域50c偏置为假想接地电位VS。
在该高电位侧逻辑电路形成区域HVLR中，通过P沟道MOS晶体管及N沟道MOS晶体管形成反相器(inverter)，根据供给至栅极电极布线51a及51b的电平移位后的信号，输出自举高电压VB或假想接地电位VS电平的控制信号。
即使高电压电平的自举电源电压VB传送到N型半导体层30b，用于分离的P型杂质区域32与N型半导体层30b之间的PN结也处于反向偏置状态，耗尽层扩展到整个N型半导体层30b，实现高耐压的降低表面电场(RESURF)结构。
图7是表示沿着图3所示的线L7-L7的剖面结构的图。在该图7中，示出本发明实施例1的用于箝位的高耐压二极管D3的剖面结构。如图7所示，与高耐压N沟道MOSFET3A及3B同样地，高耐压二极管(D3)形成于P型半导体衬底29上。在P型半导体衬底29表面形成有N型半导体层30d。以包围N型半导体层30d的方式形成P型杂质区域32A，在该P型杂质区域32A表面形成有P型杂质区域35c。P型杂质区域32A形成为达到半导体衬底29。通过P型分离区域(P型杂质区域)32A和在其表面形成的P型杂质区域35c，N型半导体层30d与其它区域的元件分离。
在N型半导体层30d表面，与P型杂质区域35c邻接地形成有P型杂质区域35A。与P型杂质区域35A接触地形成有正极电极布线60。在杂质区域35A及33A之间的N型半导体层30d表面形成有元件分离区域37c。形成关于元件分离区域37c而与P型杂质区域35A相对置的N型杂质区域33A。N型杂质区域33A形成于二极管形成区域4(二极管元件D3)的中心区域，P型杂质区域35A形成为环状，且与N型杂质区域33A呈同心圆状。接触N型杂质区域33A地形成电极布线63A，以与电极布线63A电连接的方式形成有金属布线64A。通过金属布线64A及电极布线63A，形成高耐压二极管的负极电极。
在元件分离膜31d上，多晶硅栅极膜61a-61d分别形成为以杂质区域33A为中心的同心圆状，作为场电极起作用。多晶硅栅极膜61a及61d分别电连接至金属布线62a及62c。多晶硅栅极膜61b及61c分别设定为浮动状态，在它们的上层形成有金属布线62b。
正极电极布线60经由共同接地节点COM接受共同接地电压GND。相当于栅极电极布线的多晶硅栅极膜61a设定为浮动状态，多晶硅栅极膜61a只是作为场电极起作用。
N型半导体层30d具有降低表面电场结构，是高耐压结构。N型杂质区域33A降低对于负极电极63A的接触电阻，且防止形成于N型半导体层31d的耗尽层直接接触到负极电极布线63A。P型杂质区域35A为高浓度杂质区域，降低对于正极电极布线60的接触电阻，同时形成高耐压PN二极管的PN结。在该二极管形成区域4中，各电极布线、多晶硅膜及杂质区域也通过层间绝缘膜65相分离。
负极电极布线64A，参见图3所示，跨过高耐压分离区域10地延伸，电连接至配置在高电位侧逻辑电路形成区域HVLR的假想接地电位焊盘11，接受假想接地电位VS。正极电极布线60，参见图3所示，耦合到焊盘6，该焊盘6耦合到靠近二极管形成区域4地配置的共同接地节点COM。
利用高耐压控制电路HVIC内部的布线，高耐压PN二极管连接在端子COM及VS间，能够充分减少二极管连接布线的寄生电感分量，能够可靠地抑制负极的电位VS的降低。
此外，参见图3所示，高耐压二极管D3与高耐压N沟道MOSFET3A及3B同样地，在低电位侧逻辑电路及高耐压电位岛区域9之间靠近配置，能够抑制高耐压控制电路HVIC的布局面积的增大。此外，在其制造工序中，构成正极的P型杂质区域35A也采用与形成其它用于电平移位的N沟道MOSFET的源极区域时同样的工序来形成，只是在二极管区域中，成为源极杂质区域的N型杂质区域没有形成在P型杂质区域35A表面。从而，高耐压二极管能够采用实质上相同于用于电平移位的N沟道MOSFET3A及3B的制造工序来形成。
如以上说明，依据本发明的实施例1，将假想接地电位节点的用于抑制负脉冲信号的高耐压二极管设于高耐压控制电路(IC)内部，能够减少寄生电感分量，并且可靠地抑制VS负脉冲信号分量，并能实现稳定且高速控制功率晶体管的导通/截止的控制电路(功率器件驱动电路)。
[实施例2]
图8是概略地表示本发明实施例2的高耐压控制电路HVIC的平面布局的图。在图8所示的高耐压控制电路HVIC的结构中，用于VS箝位的高耐压二极管是利用高耐压分离区域10来形成的，该高耐压分离区域10配置在形成有高电位侧逻辑电路12的高耐压电位岛区域9内部。即，在高耐压分离区域10中，用于箝位的高耐压二极管(D3)的正极电极70沿着高耐压分离区域10的全周连续地延伸并形成为跑道(track)形状。在高耐压分离区域10内部，负极电极72以跑道形状连续地形成。在负极电极72与高电位侧逻辑电路区域76之间，设有狭缝(slit)区域74。通过该狭缝区域74，使形成高耐压二极管(D3)的N型半导体层和形成高电位侧逻辑电路2的N型半导体层分离。
正极电极70经由内部布线7耦合至共同接地焊盘6，接受来自共同接地节点COM的共同接地电位GND。负极电极72如在后面说明的那样耦合到设置在高电位侧逻辑电路形成区域76的将自举电源电压VB供给高电位岛区域9的杂质区域。
图8所示的高耐压控制电路HVIC的其它结构，与图3所示的高耐压控制电路HVIC的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
如图8所示，利用分离区域10在高电位岛区域9内形成用于VS箝位(防止VS负脉冲信号)的高耐压二极管。因此，不需要为另外设置用于箝位的高耐压二极管的面积，能够减少高耐压控制电路HVIC的布局面积。
此外，由于高耐压二极管(D3)利用高耐压分离区域10来形成，因此可以增大其布局尺寸，充分加大电流供给能力(通电能力)，能够可靠地进行负浪涌输入时的箝位动作。
图9是概略地表示沿着图8所示的线L9-L9的剖面结构的图。在图9中，高耐压分离区域10包含形成在P型半导体衬底29表面的N型半导体层30b。与图6所示的结构同样地，高耐压分离区域10中正极电极布线80电连接至P型分离区域(用于分离的P型杂质区域)32。P型分离区域32在表面区域也高浓度注入杂质，减少对于正极电极布线80的接触电阻，同时防止耗尽层接触到正极电极布线80。
在N型半导体层30b表面上，形成有元件分离膜37b。在元件分离膜37b上，彼此隔着间距地形成有作为场电极起作用的多晶硅栅极膜38d-38g。多晶硅栅极膜38d及38g分别与电极布线39c及39e电连接，作为场电极起作用，同时缓冲杂质区域32及81附近的高电场。
高浓度N型杂质区域81形成在N型半导体层30b表面，并且关于元件分离膜37b而与P型分离区域32相对置。以与N型杂质区域81电连接的方式形成有负极电极布线82。负极电极布线82还电连接至第二金属电极布线83。第二金属电极布线83在元件分离膜37c上配置成延伸至形成有焊盘11的焊盘区域，并与焊盘11的电极布线84电连接。
焊盘电极布线84构成焊盘11，接受假想接地电位VS。N型半导体层30b作成降低表面电场结构，通过P型分离区域32及N型半导体层30b，形成高耐压PN二极管。
构成高耐压电位岛区域9的N型半导体层31d配置成通过狭缝区域74与高耐压分离区域10的N型半导体层30b相分离。
如在实施例1中说明的那样，N型半导体层31d被供给高电位侧逻辑电路的电源电压VB，另一方面，假想接地电位VS经由焊盘11供给N型半导体层30b。通过设定狭缝区域74，能够将被施加高电压VB的N型半导体层31d和被供给假想接地电位VS的N型半导体层30b进行电气分离，可分别独立地供给电压VB及VS。因此，利用高耐压分离区域10，能够配置用于VS箝位的高耐压二极管，减少高耐压控制电路HVIC的布局面积。
此外，P型分离区域32及N型半导体层30b，参见图8所示，形成为跑道形状并且包围高电位侧逻辑电路区域74，能够充分增大其尺寸，具有充分的电流供给能力，可以高速吸收焊盘11的电位VS的负脉冲信号。
[实施例3]
图10是概略地表示本发明实施例3的高耐压控制电路HVIC的平面布局的图。在该图10所示的高耐压控制电路HVIC中，耦合到共同接地节点COM的共同接地焊盘6，经由内部布线7A耦合到低电位侧逻辑电路1。来自共同接地节点COM的接地电压GND供给形成有高耐压控制电路HVIC的P型半导体衬底(29)。
用于VS箝位的高耐压二极管形成在供给假想接地电压VS的假想接地电位焊盘11。在该假想接地电位焊盘11中，形成有负极电极区域88。在负极电极区域88的外周设有狭缝区域86，分离假想接地焊盘11所耦合的N型杂质区域和形成高电位侧逻辑电路形成区域76(高耐压电位岛区域9)的衬底区域的N型半导体层。图10所示的高耐压控制电路HVIC的其它结构，与图8所示的高耐压控制HVIC的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在高电位侧逻辑电路形成区域76中，以包围高耐压二极管的方式设有狭缝区域86。因此，连接有用于箝位的高耐压二极管的负极的N型杂质区域和成为高电位侧逻辑电路区域76的衬底区域的N型半导体层电气分离，可分别供给电压。
图11是概略地表示沿着图10所示的线L11-L11的剖面结构的图。在图11中，在焊盘11的配置区域中，在P型半导体衬底29表面形成有N型杂质区域90，在N型杂质区域90表面形成有高浓度N型杂质区域92。在该N型杂质区域92表面上以电连接的方式形成有第一电极布线93，在该第一电极布线93上还形成有第二电极布线94，且电连接第一及第二电极布线93及94。电极布线93及94，构成焊盘11的同时也构成高耐压二极管D3的负极电极，经由接合线连接至引线等。N型杂质区域92为减少与第一电极布线93之间的接触电阻而设置。
通过N型杂质区域90及P型半导体衬底29之间的PN结，形成高耐压二极管。在P型半导体衬底29上设有N型半导体层95，其通过狭缝区域86与N型杂质区域90分离。该N型半导体层95用作形成高电位岛区域9的P型晶体管的衬底区域，作为衬底偏置电压被施加高电压VB。通过设置狭缝区域86，能够对N型杂质区域90及95分别供给电压VS及VB。即，通过用狭缝区域86包围N型半导体层90的周围，从而，与P型半导体衬底29与N型半导体层90及95之间的PN结分离相比，能够电气分离N型半导体层90及95。
如图11所示，在高耐压二极管D3的结构中，在N型半导体层90表面形成有高浓度N型杂质区域92，其直接电连接至构成上部的焊盘的电极布线93及94。从而，高耐压二极管D3的负极电极不经由内部布线地直接连接至接合线(未图示)，能够使寄生电阻最小。
再者，元件分离膜37d形成为包围焊盘11形成区域，此外，在其上部设有层间绝缘膜96，用以分离布线及元件。
此外，电极布线93及94延伸至元件分离膜37d上，在元件分离区域中具有场电极的功能，抑制在N型半导体层90表面发生高电场。即，电极布线93、94具有与高浓度N型杂质区域92接触而形成的电极部分93E、94E和隔着绝缘膜96在N型半导体层90上形成的板极(plate)部分93P、94P。
此外，焊盘11的区域的电极布线94，参见图10所示，经由内部布线将假想接地电压VS传送至高电位侧逻辑电路2内部。
如以上说明，依据本发明的实施例3，在假想接地电压焊盘区域下部直接形成用于VS箝位的高耐压二极管。因而，能够使高耐压二极管的布线长度最短，相应地能够减少寄生电阻及寄生电感分量。
[实施例4]
图12是概略地表示本发明实施例4的高耐压二极管D3的剖面结构的图。该图12所示的高耐压二极管的结构在以下方面与图9所示的高电压二极管的结构不同。即，在P型半导体衬底29背面，形成有背面金属电极100。该图12所示的高耐压二极管的其它结构，与图9所示的高耐压二极管的剖面结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。此外，实施例4中的高耐压控制电路HVIC的平面布局与图8所示的平面布局相同。
在图12所示的高耐压二极管的结构中，P型分离区域32作为正极起作用，相应地，P型半导体衬底29作为正极起作用。P型半导体衬底29与背面金属电极100电耦合。从而，从正极电极布线80经由P型分离区域32流入P型半导体衬底29的电流，经由背面金属电极100而流过。经由该背面金属电极100而流过的电流还在负极电极布线82下部的区域中经由N型半导体层30b流入N型杂质区域81。在电流流过的路径中等效地配置有2个二极管D3a及D3b的并联体，有大电流流过。
此外，通过背面金属电极100，能够减少P型半导体衬底29的寄生电阻分量。相应地，抑制了P型半导体衬底29的寄生电阻分量造成的电流限制，能够供给大电流，并能更加可靠地进行负的浪涌输入时的VS箝位。
[实施例5]
图13是概略地表示本发明实施例5的高耐压控制电路HVIC的高耐压二极管部分的剖面结构的图。在以下方面，图13所示的高耐压二极管的结构不同于图12所示的高耐压二极管。即，对于在P型半导体衬底29背面形成的背面金属电极100，还附着有金属引线架110。该金属引线架110连接至共同接地节点COM。图13所示的高耐压二极管的其它结构与图12所示的高耐压二极管的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在该图13所示的二极管结构的情况下，当发生VS负脉冲信号时(负的浪涌输入时)，电流不仅流入背面金属电极100，而且经由维持共同接地电压(GND)电平的金属引线架110流入负极电极布线82。从而，能够使在P型半导体衬底29与N型半导体层31b之间形成的高耐压二极管D3c的通电能力大于图12所示的二极管，并能可靠地吸收负的浪涌，且能够减少假想接地电位VS的负脉冲信号。
图14是概略地表示本发明实施例5的高耐压控制电路的芯片装配形态的图。在图14中，为了进行高耐压控制电路HVIC与外部之间的信号/电压的收发，引线架配置成包围IC芯片130。IC芯片130是形成有高耐压控制电路HVIC的芯片。
在引线架中，引线FR1-FR4配置在IC芯片130的一侧，并且引线FR5-FR8排列地配置在IC芯片130的另一侧。引线FR1及FR3构成共同接地端子COM，引线FR2构成低侧控制信号输出端子LO。引线FR4构成供给电源电压VCC的电源端子。引线FR5构成假想接地端子VS。引线FR6构成高侧控制信号输出端子HO。引线FR7构成共同接地端子COM，引线FR8构成自举电源端子VB。
这些引线FR1-FR8在其前端部的焊盘部通过接合线BW电连接于在IC芯片130表面形成的焊盘PD。IC芯片130构成为以上实施例中说明的高耐压控制电路HVIC的任意一种，配置在晶片焊盘(diepad)部DPD上。该晶片焊盘部DPD与引线FR3及FR7形成为一体或者电连接，成形为矩形形状。晶片焊盘部DPD相当于图13所示的引线架110。
在引线中设置贯通孔，这是为了减少寄生电感分量而减少电源噪声。构成设有贯通孔的共同接地端子COM的引线FR1电连接至形成在IC芯片130表面的焊盘PD，向高耐压控制电路HVIC稳定地传送共同接地电位(GND)。
如图14所示，在将IC芯片130安装于封装件而形成用于驱动功率晶体管的控制电路装置120之前，为了与外部进行信号/电压的收发而配置引线。作为一例，晶片焊盘部DPD可以具有以下的结构。对于控制电路装置120仅设置传送所需信号/电压的引线架，而不设置专门配置芯片(晶片(die))的晶片焊盘。将构成共同接地端子COM的引线架在其中央部弯曲并形成凹部形状。该中央部对应于晶片焊盘部DPD，承载IC芯片130。
IC芯片背面经由例如焊锡电连接至引线架的晶片焊盘部DPD(110)。从而，作为端子COM，在IC芯片130整个背面配置引线架，充分增大其布线面积，能使大电流流过。
如图14所示，在装配芯片时，在引线架配置有构成该高耐压控制电路HVIC的IC芯片130，其背面通过例如焊锡等电连接至引线架(晶片焊盘部DPD)。从而，无需追加任何多余的结构而能够可靠地增大高耐压二极管的电流供给能力，并能在发生VS负脉冲信号时高速将假想接地电压VS箝位至规定电位电平。
再者，在图14中，将传送规定电压/信号的引线形成为凹部形状而形成晶片焊盘部。但是，也可以分别设置该引线和晶片焊盘，形成薄型封装件的引脚(pin)配置(引线架)。
[实施例6]
图15是概略地表示本发明实施例6的半导体装置的高耐压二极管部分的剖面结构的图。图15所示的高耐压二极管的结构本身与图12所示的高耐压二极管的剖面结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在图15中，共同接地电位GND经由共同接地端子COM供给正极电极布线80。另一方面，负极电极布线82经由第二电极布线83耦合至供给假想接地电位VS的焊盘11。此时，焊盘11形成在高电位岛9内的设有高电位侧逻辑电路的区域，自举电源电压VB供给N型半导体层31d。
在通常的状态下，P型半导体衬底29与N型半导体层30b及31d之间的PN结处于反向偏置状态。此时，耗尽层形成在PN结中，该耗尽层在低杂质浓度的区域大幅扩展。此时，半导体层30b与P型半导体衬底29之间的电压为VS-GND，另一方面，对半导体层31d及P型半导体衬底29之间的PN结施加的电压为VB-GND。假想接地电压VS为比自举电源电压VB低的电压电平(参照图2)。从而，N型半导体层31d与P型半导体衬底29之间的PN结的反向偏置电压成为比N型半导体层30b与P型半导体衬底29之间的PN结的反向偏置电压大。一般，耗尽层的宽度WD和施加于PN结的电压V的关系如下式所示。
【数学式1】
WD = ( 2 · ϵs · V ) / ( q · NA )
在此，εs表示构成半导体衬底的硅的介电常数，q是元电荷量(1个电子的电荷量)。NA是P型半导体衬底29的杂质浓度。P型半导体衬底29的杂质浓度NA是充分小于N型半导体层31d的杂质浓度ND的值。
P型半导体衬底29是高耐压二极管D3(D3a、D3b)的正极。当电流流经背面金属电极100时，在P型半导体衬底29的厚度方向产生寄生电阻。该寄生电阻需要尽量小，从而，P型半导体衬底29的厚度需要尽量薄。但是，若耗尽层在整个P型半导体衬底29扩展，且背面金属电极100与耗尽层接触，则有大电流流过。
从而，P型半导体衬底29的最小膜厚由耗尽层宽度WD的最大值WDmax限定。将P型半导体衬底29的膜厚设定为与耗尽层宽度的最大值WDmax大致相等的膜厚，以使厚度方向的寄生电阻分量最小。因此，能够将P型半导体衬底29的寄生电阻分量设定为最小值，提高通电能力，即使在发生负的浪涌时也能可靠地对焊盘11的假想接地电位VS进行箝位。
此外，在图15中，背面金属电极100形成于半导体衬底29的背面。但是，参见图13所示，对于该背面金属电极100还形成引线架(110)的结构也能得到同样的效果。
[实施例7]
图16是概略地表示本发明实施例7的半导体装置的高耐压二极管的剖面结构的图。在以下方面，该图16所示的高耐压二极管的结构不同于图15所示的高耐压二极管的结构。即，在P型半导体衬底29与背面金属电极100之间设有高浓度P型半导体层135。该图16所示的高耐压二极管的其它结构与图15所示的高耐压二极管的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
图17是表示没有设置图16所示的高浓度P型半导体层135时的P型半导体衬底29及N型半导体层31d中的耗尽层的扩展及其电场分布的图。在图17中，电源V的正极连接至N型半导体层31d，电源V的负极连接至背面金属电极100，被供给共同接地电压GND。
P型半导体衬底29的杂质浓度小于N型半导体层31d的杂质浓度，耗尽层在P型半导体衬底29中大幅扩展。在N型半导体层31d中，耗尽层仅小幅扩展。此时，在耗尽层端部136a及136b内不存在电荷，因此均匀施加电场E，而在PN结部分，电场E取得最大值Em。在P型半导体衬底29中的耗尽层端部136b和PN结之间的耗尽层宽度WD的区域中，电场E从最大值Em直线下降至接地电位GND。若忽略N型半导体层31d中的耗尽层扩展而假设耗尽层端部136a大致在PN结的位置，则电场E、耗尽层的宽度WD及施加电压V的关系如下式所示。
V＝Em·WD/2               ...(2)
如式(2)所示，耗尽层内的电场强度E的积分值成为施加电压V，大致等于图17所示的电场强度E的由直线LL1围合的三角形的面积。
图18是表示本发明实施例7的高耐压二极管的耗尽层分布及电场强度分布的图。如图18所示，在P型半导体衬底29与背面金属电极110之间设有高浓度P型半导体层135。在该结构的情况下，在P型半导体衬底29中扩展的耗尽层，在高浓度P型半导体层135中急剧消灭。从而，此时，P型半导体衬底29及P型半导体层135中的耗尽层的宽度WD大致由P型半导体衬底29的膜厚来决定。
当图17所示那样的没有设置高浓度P型半导体层135时的电场分布直线LL1所围合的面积与图18所示的折线LL2所围合的面积相同时，能够使相同大小的电压作为电压V施加在PN结。此时，要保持与图17所示的高耐压二极管相同的电压所需要的P型半导体衬底29的厚度，能够设定为没有设置背面高浓度P型半导体层135时的大致1/2倍程度的厚度。通过将P型半导体衬底29的厚度设定为如图17所示那样的结构时的约1/2倍，能够减少P型半导体衬底29的寄生电阻分量。相应地，能够提高通电能力，发生VS过低(underground)时，能够高速且可靠地将假想接地电位VS箝位至规定电压。
再者，作为该半导体衬底29的厚度，设定为图17所示的结构的高耐压二极管的P型半导体衬底29的厚度的1/2倍以上且2/3倍以下的厚度，因此，能够维持所需要的耐压特性，并减少寄生电阻分量。
再者，在该图16所示的高耐压二极管的结构中，也可以构成为如图13所示的结构那样在背面金属电极110还电连接引线架的结构。
[实施例8]
图19是概略地表示本发明实施例8的半导体装置的高耐压二极管的剖面结构的图。该图19所示的高耐压二极管的平面布局与图10所示的半导体装置的平面布局相同。
在以下方面，图19所示的高耐压二极管的结构不同于图11所示的高耐压二极管。即，在配置有VS焊盘11的焊盘区域的半导体衬底29表面，隔着间距地配置有N型半导体层140a及140b。在这些N型半导体层140a及140b之间的狭缝区域144中，露出P型半导体衬底29的主面。以与N型半导体层140a及140b和P型半导体衬底29接触的方式形成有电极布线93，在该电极布线93上配置有电极布线94。这些电极布线93及94的终端延伸至分离高耐压电位岛区域9的N型半导体层95与焊盘区域的狭缝区域86。
该图19所示的高耐压二极管的其它结构与图11所示的高耐压二极管的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
狭缝区域86的宽度及狭缝区域144的宽度均相等，设定为宽度W。
在图19所示的高耐压二极管结构中，电极布线93与P型半导体衬底29电气接触，形成肖特基结，在该部分形成肖特基二极管SD。此外，通过使将狭缝区域86及144的宽度相等并设定为W，防止在狭缝区域144与N型半导体层140a及140b的边界区域发生电场集中，维持耐压特性。
在形成负极电极的区域内，对狭缝区域144而言，也可以将多个狭缝区域144设置在图10所示的焊盘11的区域下部，其形状也可以采用矩形形状及带状(strip)等的任意形状。
在电极布线93及94与P型半导体衬底29的主面相接触的区域(接触区域)中，必须在其两侧配置N型半导体层140a及140b。通过在狭缝区域144端部设置PN结，能够防止耐压劣化。此外，在电极布线93及P型半导体衬底29之间导入肖特基结。肖特基二极管的内部电位可以小于PN结二极管。在二极管中，根据所流过的电流，正向电压降VF以指数函数变化。此时，在流过电流较小的低电流区域中PN结的内部电位导致的正向电压降VF比较大时，高耐压二极管(PN结二极管)不会导通，将无法高速进行VS箝位动作。但是，通过利用该肖特基二极管SD，其内部电位较小，相应地，能够减少正向电压降，高速且可靠地对假想接地电位VS进行箝位。
再者，在图19所示的结构中，也可以在N型半导体层140a及140b表面设置高浓度N型杂质区域，以防止对于电极的电阻减少及与耗尽层的接触。
[实施例9]
图20是概略地表示本发明实施例9的半导体装置的高耐压二极管的剖面结构的图。在以下方面，图20所示的高耐压二极管的结构不同于图9所示的高耐压二极管。即，在连接至负极电极布线82的高浓度N型杂质区域81下部，设有横切N型半导体层30b并到达P型半导体衬底29的高浓度N型埋入杂质区域150A。该图20所示的高耐压二极管的其它结构与图9所示的高耐压二极管的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在图20所示的高耐压二极管的结构中，将高浓度N型埋入杂质区域150A形成为从N型杂质区域81下部到达P型半导体衬底29。从而，在负极电极区域中能够进一步减小电流流过的路径的寄生电阻。因此，改善用于箝位的高耐压二极管的通电能力，即使负浪涌输入到VS焊盘11的假想接地电位VS也能可靠地进行箝位。
[变更例]
图21是概略地表示本发明实施例9的变更例的高耐压二极管的剖面结构的图。在以下方面，该图21所示的高耐压二极管的结构不同于图11所示的高耐压二极管。即，在VS焊盘11的区域中的高浓度N型杂质区域92下部，以越过N型半导体层90并延伸到P型半导体衬底29内部的方式设有高浓度N型埋入杂质区域150B。该图21所示的高耐压二极管的其它结构与图11所示的高耐压二极管的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在图21所示的结构中，也设有高浓度N型埋入杂质区域150B，能够减少高耐压二极管D3在VS焊盘区域中的负极区域的寄生电阻(减少P型半导体衬底29及N型半导体层90的寄生电阻分量)。因此，改善通电能力，能够可靠地将假想接地电位VS箝位至规定电位。
再者，图20及图21所示的结构中示出埋入杂质区域150A及150B形成为与上层的高浓度N型杂质区域81及92相分离。但是，这些埋入杂质区域150A及150B也可以形成为分别与上层的高浓度N型杂质区域81及92接触。
[实施例10]
图22是概略地表示本发明实施例10的半导体装置的高耐压二极管的剖面结构的图。在以下方面，该图22所示的高耐压二极管的结构不同于图11所示的高耐压二极管的结构。即，形成高耐压二极管D3的负极电极的电极布线93A越过狭缝区域86而形成至外部的N型半导体层95上部。该图22所示的高耐压二极管的其它结构与图11所示的高耐压二极管的结构相同，对对应的部分赋予相同的参照标记，并省略其详细说明。
在狭缝区域86中，P型半导体衬底29的主面配置在N型半导体层90及95之间。此刻，认为供给VS(假想接地电位)焊盘11的假想接地电位VS处于共同接地电位GND电平的状态。此时，在N型半导体层95中，被供给自举电源电压VB，耗尽层发生在P型半导体衬底29与N型半导体层95之间的PN结的部分。即，耗尽层端部136d存在于N型半导体层95底部，另一方面，耗尽层端部136e沿着N型半导体层95在P型半导体衬底29表面扩展开来。
该耗尽层从N型半导体层95朝着高耐压二极管D3的负极区域的N型半导体层90延伸开去。当耗尽层端部136e到达N型半导体层90时，N型半导体层95及90之间由耗尽层连结的，成为穿通状态。此时，有可能在自举电源电压VB电平的N型半导体层95到共同接地电压GND电平的焊盘11之间发生泄漏电流。在这种状态下，为了防止耗尽层端部136e从N型半导体层95向N型半导体层90延伸，将第一负极电极布线93A配置成延伸至狭缝区域86上。因此，当第一负极电极布线93A处于接地电压GND电平时，会成为空穴被吸引到P型半导体衬底29表面的形态，耗尽层端部136e的扩展被抑制。
如以上说明，依据本发明的实施例10，负极电极布线配置成延伸到对成为高电位岛区域的衬底区域的N型半导体层和高耐压二极管的负极电极进行分离的狭缝区域上。因此，使耗尽层在高耐压二极管的N型半导体层和成为高耐压电位岛区域的衬底区域的半导体层之间扩展，所以，能够防止发生穿通，实现稳定工作的高耐压二极管D3。
再者，在该实施例10中，作为高耐压二极管也可以采用形成肖特基二极管的实施例8的用于箝位的高耐压二极管结构。
产业上的可利用性
本发明的半导体装置能够适用于驱动桥接的功率晶体管的电路，实现能够稳定且可靠地驱动功率晶体管的电路。
对本发明进行了详细说明和示意，但这只是示例而不构成限定，应当清楚地理解发明的范围由相应的权利要求解释。

Claims (14)

1.一种半导体装置(HVIC)，驱动高电位侧及低电位侧功率器件(Q2、Q1)，其中包括：
低电位侧电路(1)，设于形成在半导体衬底区域(29)上的低电位区域(77)，该低电位侧电路(1)驱动所述低电位侧功率器件(Q1)；
高电位侧电路(2)，设于形成在所述半导体衬底区域(29)上的高电位区域(HVLR、76)，该高电位侧电路(2)被施加高电压而驱动所述高电位侧功率器件(Q2)；
假想接地电位焊盘(11)，配置在所述高电位区域，耦合至所述高电位侧及低电位侧功率器件(Q2、Q1)的连接节点(PA)，该假想接地电位焊盘(11)对所述高电位侧电路(2)供给假想接地电位；
共同接地电位焊盘(6)，对所述低电位侧电路(1)及高电位侧电路(2)共同供给接地电位；以及
高耐压二极管(D3)，形成在所述半导体衬底区域(29)上，该高耐压二极管(D3)的负极电连接至所述假想接地电位焊盘(11)，而正极电连接至所述共同接地电位焊盘(6)。
2.如权利要求1所述的半导体装置(HVIC)，其中，
所述半导体衬底区域(29)具有第一导电型，
所述高耐压二极管(D3)配置在所述高电位区域(HVLR)及所述低电位区域(77)之间，
所述高耐压二极管(D3)，具备：
第二导电型的第一半导体区域(30d)，形成在所述半导体衬底区域(29)上，成为所述高耐压二极管(D3)的所述负极，以及
第一导电型的第二半导体区域(32A)，形成为包围所述第一半导体区域(30d)并且形成为到达所述半导体衬底区域(29)，成为所述高耐压二极管(D3)的所述正极，所述第二半导体区域(32A)将所述第一半导体区域(30d)与第二导电型的半导体区域(31c)电气分离，该第二导电型的半导体区域(31c)形成在所述低电位区域(77)及所述高电位区域(HVLR)的所述半导体衬底区域(29)上。
3.如权利要求1所述的半导体装置(HVIC)，其中，
所述半导体衬底区域(29)具有第一导电型，
所述高耐压二极管(D3)，具备：
第二导电型的第一半导体区域(81、30b)，在所述半导体衬底区域(29)上形成为包围所述高电位区域(76)，成为所述高耐压二极管(D3)的所述负极；以及
第一导电型的第二半导体区域(32)，形成为包围所述第一半导体区域(81、30b)并且形成为到达所述半导体衬底区域(29)，成为所述高耐压二极管(D3)的所述正极，
所述高电位区域(76)包含第一导电型的第三半导体区域(31d)，该第三半导体区域(31d)，形成在所述半导体衬底区域(29)上并与所述第一半导体区域(81、30b)相分离，被施加所述高电位侧电路(2)的高侧电源电压。
4.如权利要求3所述的半导体装置(HVIC)，其中，
所述正极还具备形成于所述半导体衬底区域(29)背面的金属膜(100)。
5.如权利要求4所述的半导体装置(HVIC)，其中，
所述正极还具备引线架(110)，该引线架(110)电连接至所述金属膜(100)，承载所述半导体装置(HVIC)并传送所述共同接地电位。
6.如权利要求4所述的半导体装置(HVIC)，其中，
所述半导体衬底区域(29)具有与耗尽层的宽度的最大值大致相等的膜厚，该耗尽层的宽度的最大值是当反向偏置电压施加到所述半导体衬底区域(29)与成为所述负极的所述第一半导体区域(81、30b)之间的PN结时形成的。
7.如权利要求4所述的半导体装置(HVIC)，其中，
所述高耐压二极管(D3)还具备第一导电型的第四半导体区域(135)，该第四半导体区域(135)，形成在所述半导体衬底区域(29)与所述金属膜(100)之间，浓度高于所述半导体衬底区域(29)。
8.如权利要求7所述的半导体装置(HVIC)，其中，
所述半导体衬底区域(29)的膜厚设定为耗尽层的最大宽度的1/2倍至2/3倍之间的膜厚，该耗尽层的最大宽度是在没有设置所述第四半导体区域(135)的情况下将反向偏置电压施加于所述半导体衬底区域(29)与成为所述高耐压二极管(D3)的所述负极的所述第一半导体区域(81、30b)之间的PN结时形成的。
9.如权利要求1所述的半导体装置(HVIC)，其中，
所述高耐压二极管(D3)具备第一导电型的第一半导体区域(90、92)，该第一半导体区域(90、92)，形成在所述半导体衬底区域(29)上，与所述假想接地电位焊盘(11)电连接，成为所述高耐压二极管(D3)的所述负极，
所述半导体衬底区域(29)，具有第二导电型，成为所述高耐压二极管(D3)的所述正极。
10.如权利要求9所述的半导体装置(HVIC)，其中，
所述负极在所述假想接地电位焊盘(11)的下部具备导电膜(93)，该导电膜(93)具有：电极部分(93E)，形成为与所述第一半导体区域(90、92)的表面接触；以及板极部分(93P)，隔着绝缘膜(96)形成在所述第一半导体区域(90、92)上。
11.如权利要求1所述的半导体装置(HVIC)，其中，
所述高耐压二极管(D3)，
具备第一导电型的第一半导体区域(140a、140b)，该第一半导体区域(140a、140b)，形成在所述半导体衬底区域(29)上，与所述假想接地电位焊盘(11)电连接，成为所述高耐压二极管(D3)的所述负极，
在所述假想接地电位焊盘(11)的下部，所述第一半导体区域通过狭缝区域(144)彼此分离，
在所述狭缝区域(144)中，所述半导体衬底区域(29)与所述假想接地电位焊盘(11)电连接，
所述半导体衬底区域(29)成为所述高耐压二极管(D3)的所述正极。
12.如权利要求1所述的半导体装置(HVIC)，其中，
所述半导体衬底区域(29)具有第一导电型，
所述高耐压二极管(D3)，具备：
第二导电型的第一半导体区域(81、30b)，在所述半导体衬底区域(29)上形成为包围所述高电位区域(76)，成为所述高耐压二极管(D3)的所述负极；
金属膜(82)，在所述第一半导体区域(81、30b)上形成为包围所述高电位区域(76)，与所述第一半导体区域(81、30b)电连接，且成为负极电极；
第二半导体区域(150A)，在所述金属膜(82)下部形成为到达所述半导体衬底区域(29)内部，杂质浓度高于成为所述负极的所述第一半导体区域(81、30b)；以及
第一导电型的第三半导体区域(32)，形成为包围所述第一半导体区域(81、30b)并且形成为到达所述半导体衬底区域(29)，该第三半导体区域(32)，配置成与所述金属膜(82)的配置区域相分离，成为所述高耐压二极管(D3)的所述正极，
所述第一及第二半导体区域(81、30b、150A)配置成与被施加所述高电位侧电路(2)的高侧电源电压的第二导电型的半导体区域(31d)相分离。
13.如权利要求1所述的半导体装置(HVIC)，其中，
所述高耐压二极管(D3)，具备：
第一导电型的第一半导体区域(90、92)，形成在所述半导体衬底区域(29)上，与所述假想接地电位焊盘(11)电连接，成为所述高耐压二极管(D3)的所述负极，以及
第二半导体区域(150B)，在所述第一半导体区域(90、92)下部形成为到达所述半导体衬底区域(29)内部，该第二半导体区域(150B)的浓度高于第一导电型的所述第一半导体区域(90、92)，
所述半导体衬底区域(29)具有第二导电型，且成为所述高耐压二极管(D3)的所述正极。
14.如权利要求1所述的半导体装置(HVIC)，其中，
所述高耐压二极管(D3)，具备：
第一导电型的第一半导体区域(90、92)，形成在所述半导体衬底区域(29)上，成为所述高耐压二极管(D3)的所述负极；以及
金属膜(93A)，形成为电连接至所述第一半导体区域(90、92)，作为负极电极及所述假想接地电位焊盘(11)起作用，
所述半导体衬底区域(29)，具有第二导电型，成为所述高耐压二极管(D3)的所述正极，
所述第一半导体区域(90、92)配置成与被施加所述高电位侧电路(2)的高侧电源电压的第一导电型的高电位半导体区域(95)相分离，
所述金属膜(93A)具有隔着绝缘膜(96)配置至所述高电位半导体区域(95)上的部分。
CN2010101431285A 2009-05-08 2010-02-24 驱动桥接的功率晶体管的半导体装置 Active CN101882885B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009113590A JP5503897B2 (ja) 2009-05-08 2009-05-08 半導体装置
JP2009-113590 2009-05-08

Publications (2)

Publication Number Publication Date
CN101882885A true CN101882885A (zh) 2010-11-10
CN101882885B CN101882885B (zh) 2013-07-31

Family

ID=43049438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101431285A Active CN101882885B (zh) 2009-05-08 2010-02-24 驱动桥接的功率晶体管的半导体装置

Country Status (5)

Country Link
US (1) US8264057B2 (zh)
JP (1) JP5503897B2 (zh)
CN (1) CN101882885B (zh)
DE (1) DE102010008617B4 (zh)
TW (1) TWI437688B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013026267A1 (zh) * 2011-08-23 2013-02-28 广州金升阳科技有限公司 一种自激推挽式变换器
WO2013064024A1 (zh) * 2011-10-31 2013-05-10 无锡华润上华半导体有限公司 高压肖特基二极管及其制作方法
CN103456732A (zh) * 2012-05-30 2013-12-18 旺宏电子股份有限公司 具有增强击穿电压的肖特基二极管
CN103872052A (zh) * 2012-12-13 2014-06-18 瑞萨电子株式会社 半导体器件
CN104659078A (zh) * 2013-11-21 2015-05-27 三菱电机株式会社 半导体装置及其制造方法
CN104852572A (zh) * 2014-02-19 2015-08-19 富士电机株式会社 高耐压集成电路装置
CN105141113A (zh) * 2015-08-13 2015-12-09 电子科技大学 一种用于igbt驱动芯片的驱动电路
CN105940607A (zh) * 2014-07-14 2016-09-14 富士电机株式会社 半导体装置
CN108508819A (zh) * 2018-06-29 2018-09-07 公安部第研究所 一种基于嵌入式技术的热循环仪测控系统
CN110350031A (zh) * 2018-04-02 2019-10-18 中芯国际集成电路制造(上海)有限公司 一种ldmos器件及制造工艺
US20220263505A1 (en) * 2021-02-16 2022-08-18 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5136544B2 (ja) * 2009-12-16 2013-02-06 三菱電機株式会社 半導体装置
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
US8970190B2 (en) * 2011-03-10 2015-03-03 Microchip Technology Incorporated Using low voltage regulator to supply power to a source-biased power domain
US8704328B2 (en) 2011-06-24 2014-04-22 Fuji Electric Co., Ltd. High-voltage integrated circuit device
EP2782130B1 (en) * 2011-11-14 2020-01-08 Fuji Electric Co., Ltd. High-voltage-resistance semiconductor device
US20130285136A1 (en) * 2012-04-25 2013-10-31 Macronix International Co., Ltd. Schottky diode with enhanced breakdown voltage
US8928116B2 (en) * 2012-07-31 2015-01-06 Silanna Semiconductor U.S.A., Inc. Power device integration on a common substrate
US10290702B2 (en) 2012-07-31 2019-05-14 Silanna Asia Pte Ltd Power device on bulk substrate
US9412881B2 (en) 2012-07-31 2016-08-09 Silanna Asia Pte Ltd Power device integration on a common substrate
WO2014041921A1 (ja) 2012-09-13 2014-03-20 富士電機株式会社 半導体集積回路装置
JP5825443B2 (ja) 2012-09-18 2015-12-02 富士電機株式会社 半導体装置およびそれを用いた電力変換装置
KR102051681B1 (ko) * 2013-02-20 2019-12-03 진옥상 가상접지회로
JP6228428B2 (ja) 2013-10-30 2017-11-08 ルネサスエレクトロニクス株式会社 半導体装置
US9437589B2 (en) * 2014-03-25 2016-09-06 Infineon Technologies Ag Protection devices
JP6237901B2 (ja) 2014-07-02 2017-11-29 富士電機株式会社 半導体集積回路装置
US20160087529A1 (en) * 2014-09-19 2016-03-24 Sanken Electric Co., Ltd. Bootstrap Circuit
TWI548029B (zh) 2014-10-27 2016-09-01 漢磊科技股份有限公司 半導體元件及其操作方法以及抑制漏電的結構
JP6347327B2 (ja) * 2014-12-10 2018-06-27 セイコーエプソン株式会社 液体吐出装置、ヘッドユニット、容量性負荷駆動回路および容量性負荷駆動用集積回路装置
JP6289673B2 (ja) * 2014-12-17 2018-03-07 三菱電機株式会社 レベルシフト回路、集積回路、およびパワー半導体モジュール
US9911845B2 (en) * 2015-12-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage LDMOS transistor and methods for manufacturing the same
JP6686721B2 (ja) 2016-06-15 2020-04-22 富士電機株式会社 半導体集積回路装置
US10879230B2 (en) * 2016-06-17 2020-12-29 Infineon Technologies Americas Corp. Schottky integrated high voltage terminations and related HVIC applications
JP2018046685A (ja) * 2016-09-15 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置および電力制御装置
US9991199B1 (en) * 2016-11-23 2018-06-05 International Business Machines Corporation Integrated shielding and decoupling capacitor structure
US10535730B2 (en) 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device
DE102018110579B4 (de) 2017-09-28 2022-12-01 Taiwan Semiconductor Manufacturing Co. Ltd. Hochspannungs-metall-oxid-halbleitervorrichtung (hvmos-vorrichtung) integriert mit einer hochspannungs-übergangsabschlussvorrichtung (hvjt- vorrichtung)
US10679987B2 (en) 2017-10-31 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bootstrap metal-oxide-semiconductor (MOS) device integrated with a high voltage MOS (HVMOS) device and a high voltage junction termination (HVJT) device
US10784213B2 (en) * 2018-01-26 2020-09-22 Hong Kong Applied Science and Technology Research Institute Company Limited Power device package
EP3598505B1 (en) * 2018-07-19 2023-02-15 Mitsubishi Electric R&D Centre Europe B.V. Temperature estimation of a power semiconductor device
US11522536B2 (en) * 2021-01-08 2022-12-06 Richtek Technology Corporation Switch capable of decreasing parasitic inductance
TWI775635B (zh) * 2021-10-07 2022-08-21 世界先進積體電路股份有限公司 電子裝置
US11728644B2 (en) 2021-11-16 2023-08-15 Vanguard International Semiconductor Corporation Electronic device and electrostatic discharge protection circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149513B2 (ja) * 1992-03-31 2001-03-26 富士電機株式会社 半導体装置
JP2001085629A (ja) * 1999-09-17 2001-03-30 Fuji Electric Co Ltd 半導体装置
CN1622443A (zh) * 2003-11-28 2005-06-01 三菱电机株式会社 反相器电路
US7135755B2 (en) * 2003-09-26 2006-11-14 Sanken Electric Co., Ltd. Integrated semiconductor device providing for preventing the action of parasitic transistors
CN1296715C (zh) * 2003-07-16 2007-01-24 三菱电机株式会社 半导体器件
CN101281907A (zh) * 2008-05-14 2008-10-08 电子科技大学 一种半导体器件及其提供的低压电源的应用

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3560737B2 (ja) * 1996-07-23 2004-09-02 三菱電機株式会社 インバータ装置
JP2003023099A (ja) * 2001-07-10 2003-01-24 Nissan Motor Co Ltd 電界効果トランジスタ
JP4153408B2 (ja) 2003-11-25 2008-09-24 三菱電機株式会社 インバータ装置
JP2006160177A (ja) * 2004-12-10 2006-06-22 Hayashi Engineering Inc 路上走行自動車の吸音構造
JP4620437B2 (ja) 2004-12-02 2011-01-26 三菱電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149513B2 (ja) * 1992-03-31 2001-03-26 富士電機株式会社 半導体装置
JP2001085629A (ja) * 1999-09-17 2001-03-30 Fuji Electric Co Ltd 半導体装置
CN1296715C (zh) * 2003-07-16 2007-01-24 三菱电机株式会社 半导体器件
US7135755B2 (en) * 2003-09-26 2006-11-14 Sanken Electric Co., Ltd. Integrated semiconductor device providing for preventing the action of parasitic transistors
CN1622443A (zh) * 2003-11-28 2005-06-01 三菱电机株式会社 反相器电路
CN101281907A (zh) * 2008-05-14 2008-10-08 电子科技大学 一种半导体器件及其提供的低压电源的应用

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013026267A1 (zh) * 2011-08-23 2013-02-28 广州金升阳科技有限公司 一种自激推挽式变换器
WO2013064024A1 (zh) * 2011-10-31 2013-05-10 无锡华润上华半导体有限公司 高压肖特基二极管及其制作方法
US8957494B2 (en) 2011-10-31 2015-02-17 Csmc Technologies Fab1 Co., Ltd. High-voltage Schottky diode and manufacturing method thereof
CN103456732B (zh) * 2012-05-30 2016-06-15 旺宏电子股份有限公司 具有增强击穿电压的肖特基二极管
CN103456732A (zh) * 2012-05-30 2013-12-18 旺宏电子股份有限公司 具有增强击穿电压的肖特基二极管
CN103872052A (zh) * 2012-12-13 2014-06-18 瑞萨电子株式会社 半导体器件
CN103872052B (zh) * 2012-12-13 2018-03-27 瑞萨电子株式会社 半导体器件
CN104659078B (zh) * 2013-11-21 2017-10-13 三菱电机株式会社 半导体装置及其制造方法
CN104659078A (zh) * 2013-11-21 2015-05-27 三菱电机株式会社 半导体装置及其制造方法
CN104852572A (zh) * 2014-02-19 2015-08-19 富士电机株式会社 高耐压集成电路装置
CN104852572B (zh) * 2014-02-19 2019-08-23 富士电机株式会社 高耐压集成电路装置
CN105940607A (zh) * 2014-07-14 2016-09-14 富士电机株式会社 半导体装置
CN105940607B (zh) * 2014-07-14 2018-10-26 富士电机株式会社 半导体装置
CN105141113A (zh) * 2015-08-13 2015-12-09 电子科技大学 一种用于igbt驱动芯片的驱动电路
CN105141113B (zh) * 2015-08-13 2017-11-03 电子科技大学 一种用于igbt驱动芯片的驱动电路
CN110350031A (zh) * 2018-04-02 2019-10-18 中芯国际集成电路制造(上海)有限公司 一种ldmos器件及制造工艺
CN110350031B (zh) * 2018-04-02 2022-09-13 中芯国际集成电路制造(上海)有限公司 一种ldmos器件及制造工艺
CN108508819A (zh) * 2018-06-29 2018-09-07 公安部第研究所 一种基于嵌入式技术的热循环仪测控系统
US20220263505A1 (en) * 2021-02-16 2022-08-18 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
CN115000061A (zh) * 2021-02-16 2022-09-02 新电元工业株式会社 半导体装置

Also Published As

Publication number Publication date
DE102010008617A1 (de) 2010-12-09
DE102010008617B4 (de) 2019-03-28
CN101882885B (zh) 2013-07-31
JP2010263116A (ja) 2010-11-18
TWI437688B (zh) 2014-05-11
US8264057B2 (en) 2012-09-11
US20100283116A1 (en) 2010-11-11
TW201104831A (en) 2011-02-01
JP5503897B2 (ja) 2014-05-28

Similar Documents

Publication Publication Date Title
CN101882885B (zh) 驱动桥接的功率晶体管的半导体装置
CN102629603B (zh) 半导体装置
CN100559589C (zh) 具有igbt和二极管的半导体器件
US9515067B2 (en) Semiconductor device having switching element and free wheel diode and method for controlling the same
US8860172B2 (en) High voltage semiconductor device
CN103051312B (zh) 低阻抗栅极控制方法和设备
US8674729B2 (en) High voltage semiconductor device and driving circuit
JP5733416B2 (ja) 高耐圧半導体装置
EP1525621A2 (en) Trench-gate semiconductor device, corresponding module and apparatus, and method of operating the device
CN103227172A (zh) 包括场效应晶体管结构的集成电路及其制造和操作方法
TW201409666A (zh) 三維高壓閘極驅動器積體電路及其製備方法
CN104221147A (zh) 半导体集成电路装置
US10217861B2 (en) High voltage integrated circuit with high voltage junction termination region
US5889310A (en) Semiconductor device with high breakdown voltage island region
US20040245597A1 (en) Lateral field-effect-controllable semiconductor component for RF applications
CN100389499C (zh) 半导体器件以及半导体器件的驱动电路
JP5505499B2 (ja) 半導体装置および駆動回路
CN106663658A (zh) 半导体集成电路
KR20050006283A (ko) 트렌치-게이트 반도체 디바이스와 그의 작동 방법 및트렌치-게이트 반도체 디바이스를 포함하는 모듈 및 장치
CN111081705B (zh) 单片集成式半桥功率器件模块
US11916116B2 (en) Semiconductor device
US12074093B2 (en) Integrated semiconductor device
CN118231465A (zh) 半导体功率器件
CN118676184A (zh) 一种集成mos型智能功率开关

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant