CN101281907A - 一种半导体器件及其提供的低压电源的应用 - Google Patents

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Abstract

本发明公开了一种半导体器件及其提供的低压电源的应用。在以第一种导电类型的半导体为衬底的含有高压器件的芯片中，用在表面的第二种导电类型的半导体的孤立的区的电位直接作为低压电源的一个输出端，或作为一个晶体管的控制极的电压间接地控制一个向低压电源提供输出电流的器件和方法。低压电源的另一个输出端可以是外加高电压于高压器件的两端中的任一个端也可以是一个浮动端。此方法不仅可供低压电源于只含一个高压器件的功率集成电路中的低压集成电路用，也可供低压电源于含高侧高压器件和低侧高压器件的图腾柱接法的功率集成电路或CMOS接法的功率集成电路中的低压集成电路用。由于不需要制造耗尽型的器件，减少了工艺制造的成本。

Description

一种半导体器件及其提供的低压电源的应用
技术领域
本发明涉及功率集成电路领域，特别是涉及一种半导体器件和及其提供的低压电源的应用。
背景技术
在功率集成电路中功率器件常由低电压的集成电路来控制及检测。低压集成电路供电电源的电压比加在功率器件上的电压低得多。所需的低压电源虽然可以用高压器件做开关，将高压电源经过变换器(converter)来形成，但至少高压器件的初始开关动作需要一个电源。这个电源可能是一个充了电的电容器(参考文献[1])。电容器的充电可以是由一个串联电阻接到高压端来实现。为了降低成本，这个串联电阻往往是有源电阻。此有源电阻当然必须是常开启(例如用耗尽型的高压MOS)，当电容器上形成了一定电压后方可实现其关断(参考文献[2])。而功率器件通常是常关断的高压器件。在制造常关断器件的同时，还要制造常开开启的高压器件，会使得工艺成本增加。
                        参考文献：
[1]Fengtai Huang，“start-up circuit for Power converters withcontroller”，U.S.6,778,411 B2(AUG.17，2004)
[2]Johan Christiaan Halberstadt，“On Chip Current Source”，U.S.6,504,352 B2(Jan.7，2003)
[3]Xing Bi Chen，U.S.6,998,681 B2(Feb 2006)
发明内容
本发明的要解决的一个技术问题是提供一种半导体器件，能够不需要制造耗尽型的器件而能为功率集成电路提供低压电源。
本发明提供一种半导体器件，包含第一种导电类型的衬底和位于所述半导体器件的第一主表面下的至少一个第二种导电类型的第一区，外加反向电压是加于所述第一种导电类型的衬底和所述第二种导电类型的第一区之间；在所述半导体器件的第一主表面下，还有一个或一个以上不与任何一个第二种导电类型的第一区相联接的第二种导电类型的第二区；在外加反向电压下，至少一个所述第二种导电类型的第二区不但在第一主表面外均被衬底的耗尽区所包围，而且还有具有中间电位的、未耗尽的中性区，所述第二种导电类型的第二区的中性区的电位值处于第一种导电类型的衬底中的中性区的电位和第二种导电类型的第一区的中性区的电位之间；所述第二种导电类型的第二区的中性区的顶部联有电极；所述第二种导电类型的第二区的中性区用作低压电源的一个输出端，而所述低压电源的另一个输出端是除所述第二种导电类型的第二区的中性区之外的任意一个中性区；或者，所述第二种导电类型的第二区的中性区和一半导体装置的输入端联接，所述半导体装置的输出端作为低压电源的一个输出端，所述低压电源的另一个输出端为除所述第二种导电类型的第二区的中性区之外的任意一个中性区。
根据本发明的半导体器件的一个实施例，所述半导体装置是场效应管；所述场效应管的源体区是除所述第二种导电类型的第二区的中性区之外的、第二种导电类型的区，在源体区内的源区是第一种导电类型的区，所述场效应管的漏区是第一种导电类型的衬底；所述场效应管的输入端是所述场效应管的栅极，所述场效应管的输出端是所述场效应管的源极。
根据本发明的半导体器件的一个实施例，所述第二种导电类型的第二区的中性区同时联接到可控制的电流旁路上，所述可控制的电流旁路用于改变所述第二种导电类型的第二区的中性区的电位。
其中，所述半导体器件可以为高压半导体器件、中压半导体器件或者低压半导体器件；所述第一种导电类型为N型、所述第二种导电类型为P型；或者，所述第一种导电类型为P型、所述第二种导电类型为N型。
进一步，在低压电源的两个输出端之间串联二极管和电容器，该电容器的两端用来供给低压集成电路所需的电流。
或者，
所述第二种导电类型的第二区内有第一种导电类型的区，作为所述低压电源的一个输出端，在所述低压电源的两个输出端之间联接电容器。
本发明还提供一种如上述的半导体器件中提供的低压电源，用作控制所述半导体器件的低压集成电路的电源。
本发明还提供一种如上述的半导体器件中提供的低压电源，用作图腾柱结法的第一种导电类型的高侧高压器件和低侧高压器件各自的低压驱动电路的两个低压电源；其中，所述低侧高压器件是在表面形成的并联的半导体叉指条横向MOS单元，具有如上述的加有对衬底而言为电压值最大的第二种导电类型的第一区及对衬底而言电压值可从零变到接近最大电压的可浮动电压的区域；所述低侧高压器件的低压驱动电路的低压电源来源区被一圈第一种导电类型的半导体材料的衬底区所包围，所述的包围圈又被一圈作为横向MOS的源体区的、第二种导电类型的第一区所包围；
所述的低侧高压器件有和源体区直接联结的第二种导电类型的半导体材料的第一层，第一层中单位面积内有效的第二种导电类型的电离杂质数，即该层的杂质密度，可以随距离变化，但不超过2D0又不小于D0，其中D0是同衬底所做单边突变平行平面结在最大反偏压下重掺区一侧的耗尽区内的第二种导电类型的杂质密度；第一层的上面还覆盖有第一种导电类型的半导体材料的第偶数次层，此第偶数次层至少包括一个第二层，还可有第二种导电类型的半导体材料的奇数次层，各层是按从第一层向表面的数字次序设置；其中除第一层外的其它奇数次的层与第二种导电类型的第一区直接联接，或在叉指条的指端与第二种导电类型的第一区联接，或经过能保证电压降很小的元件与第二种导电类型的第一区联接；每层在靠近第二种导电类型的第一区处其电离杂质密度不超过2D0，在靠近对衬底而言电压值可从零变到接近最大电压的可浮动电压的区域处其电离杂质密度不超过1.8D0；所述的低侧高压器件的总的有效杂质密度，即所有奇数层的有效杂质密度之和减所有偶数层的有效杂质密度，随离开第二种导电类型的第一区的表面距离的增加而从D0逐渐或阶梯式地减小，到对衬底而言电压值可从零变到接近最大电压的可浮动电压的区域处接近于零；所述杂质密度是指在一个表面范围内、尺度远小于同衬底所做单边突变平行平面结时在最大反偏压下衬底的耗尽区厚度内、其电离杂质总量被面积除所得之值；所有各层的厚度的总和小于同衬底所做单边突变平行平面结时在最大反偏压下衬底的耗尽区厚度；第二种导电类型的第一区的有效杂质密度不小于D0；当所述半导体叉指条横向MOS的最大电压区的电压和最小电压区的电压相接近时，除第一层外，其它各层只有对应于内建电势的微小部分耗尽，其它大部分区域均为未耗尽的中性区；
所述半导体叉指条横向MOS的源区在第二种导电类型的第一区内，漂移区为各偶数次的层，在接近于所述可浮动电压的区域处各偶数次的层均相互联结并在表面有导体联结构成低侧高压器件的漏极，此漏极亦即盆的电极；所述半导体叉指条横向MOS在漏极附近被一圈第二种导电类型的半导体的区所包围，所述的包围圈又被一圈第一种导电类型的半导体的区所包围，然后又被第二种导电类型的半导体的区所包围；
所述高侧高压器件是常规的纵向MOS，所述高侧高压器件的源体区是与盆联结的第二种导电类型的半导体的区；
高侧高压器件的低压驱动电路的低压电源来源区除被一圈第一种导电类型的半导体材料的衬底区所包围外，所述的包围圈又被纵向MOS的各单元的源体区所包围，或一部分被纵向MOS的一些单元的源体区所包围，剩余的部分被低侧高压器件在靠近高侧高压器件处的第一种导电类型的半导体衬底区所包围。
本发明提供的半导体器件，利用不与第二种导电类型的第一区相联接的第二种导电类型的第二区中的中性区来产生低压电源，通过该低压电源不需要制造耗尽型的器件就能为功率集成电路提供低压电源，减少了工艺制造的成本。
附图说明
图1示意地表示高压功率MOS(金属氧化物半导体)、控制该高压功率MOS的低压集成电路及其电源。
图2示意地表示在n-VDMOS(N型垂直双扩散金属氧化物半导体)内用浮p区产生低压电源的器件的结构剖面图。
图3示意地表示在图2的浮p区中做n区以取代图2中的二极管D。
图4示意地表示VDMOS的结边缘用了浮空场限环，其中的一个环兼作低压电源的情形。
图5(a)示意地表示产生低压电源的浮p区不是第一个场限环，而是第二个场限环的情形。
图5(b)示意地表示产生低压电源的浮p区可以对其它浮p区产生正低压电源及对另一其它浮p区产生负低压电源的情形。
图6示意地表示图2的左边部分的n-VDMOS被n-LDMOS(N型横向双扩散金属氧化物半导体)替代时产生低压电源的情形。
图7示意地表示图6的右边部分的n-VDMOS被n-LDMOS替代时产生低压电源的情形。
图8(a)示意地表示一种根据文献[3]的n-LDMOS剖面图。
图8(b)示意地表示用图8(a)的耐压区，但局部地区的最上层p区直接与源区相联的n-LDMOS的剖面图。
图8(c)示意地表示一种用图8(a)的耐压结构做低压电源的器件的结构剖面图。
图9示意地表示把图8(a)、图8(b)及图8(c)做在一起的俯视图，其中图8(c)的p区078与图8(b)的p区有n-区隔开。
图10示意地表示一种对图1中的电极D产生负电压源的器件结构的剖面图。
图11示意地表示一种类似于图10但产生更高的负电压的值的器件结构的剖面图。
图12示意地表示利用浮p区的电位使n-MOS导通而产生VDD的情形。
图13示意地表示浮p区本身的电位被控制，由此浮p区再通过n-MOS导通而产生VDD的情形。
图14示意地表示如图12所示的浮p区是设在两个n-VDMOS的单元之间的情形。
图15示意地表示如图12所示的浮p区是设在两个n-LDMOS的单元之间的情形。
图16示意地表示如图12所示的浮p区是设在一个n-LDMOS的单元和一个n-VDMOS的单元之间的情形。
图17(a)示意地表示图腾柱接法的高侧控制电路及低侧控制电路及其分别需要的电压源VDD和电压源VCC。
图17(b)示意地表示图17(a)的111及112做在一起的器件的结构剖面图。
图17(c)示意地表示除17(b)外还做产生图17(a)的电压源VDD和VCC的浮p区的器件的结构剖面图。
图18(a)示意地表示一个高压CMOS的高侧控制电路及低侧控制电路各需一个对盆有电压+VDD的电源及一个对盆有电压-VCC的电源。
图18(b)示意地表示用两个浮p区产生图18(a)所需的两个电源的器件结构。
图18(c)示意地表示用表面变掺杂的方法作为边缘，将图18(b)的171联到电位为V的衬底的器件结构。
图18(d)示意地表示一个利用浮p区使图18(b)中172经一个导通的p-MOS而接到“0”端的器件结构。
图19示意地表示图18(b)、图18(c)及图18(d)的器件结构的组合图。
图20示意地表示采用浮空场限环作为边缘将图18(b)的171联到电位为V的衬底的器件结构。
具体实施方式
下面参照附图对本发明进行更全面的描述，其中说明本发明的示例性实施例。
图1示出一个功率n-MOS，此功率n-MOS可能与一个负载串联后接到高压电源。功率n-MOS的漏端D对于源端S有一个正电压VDS。由低压集成电路产生的栅源电压来控制经过此功率n-MOS的电流。此集成电路是由一个对S端为正电压VDD的电源供电，这种供电通常是采用例如图1中的电容器C上的电荷来完成。VDD通常远小于VDS，而电容器本身又是靠了高压电源来充电的。
首先讨论图1的功率n-MOS是VDMOS的情形。图2表示本发明利用一个在表面之下的孤立的p区对电容C产生充电电流从而有图1中的电压为VDD的电源的方法。该图左方虚线以左及右方虚线以右都是n-VDMOS，图中001是VDMOS的漏区(n+衬底区)，它与漏电极D在底部相联。图中的002是n-型漂移区，003是p-源体区，022是n+源区，它们与源电极S在顶部相联。023是栅绝缘层，024是导电的栅，它用导体联出成为栅电极G。图中两虚线之间有一个在表面之下的孤立p区004。在图中我们用“浮p区”来表示，“浮”字表示此区没有外加给予固定的电位。为了方便起见，我们设VDMOS的源电极S的电位为0，在漏电极D的电压VDS从零加到使003与004间的n区全耗尽之后，004会感应出一个正电压。这个正电压经过浮p区顶部的电极007及导线008联到一个二极管D的阳极。二极管的阴极与一个电容C相联接，其联接处有引线出头，并用C上的电压VDD表示。电容C的另一端与VDMOS的源电极S相联接。当VDS大到一定程度时，004上的电压会大到使二极管导通，于是有电流流过二极管D向电容C充电，电容器两端产生了电压VDD，这就是形成的低压电源。
浮p区当然可以是一种浮空场限环，但是为了有一定的电压，它并不是必须为一个环，可以是一个不与邻近的p区相联接的孤岛。
当图2中的VDMOS为导通态时，VDS的值很小，这时p区004对其附近的n-区002为正电压，会有电流从p区004流向n-区002。这个电流会使电容C上的电荷有损失。图中的二极管D就是为了防止这个电流。实际上，这个二极管可以按照图3的方法做在芯片内部。该图是在图3的浮p区004内做一个n区025，在025表面再做电极接触007，然后通过引线008联到电容器C的“+”端。
图3示出的孤立p区004，也可以是结边缘技术的一部分。图4所示是结边缘采用浮空场限环的情形。在此图中，31，32，33，34等都是常用的浮空场限环。而35也起着通常场限环的作用，只不过它上面有n区38并在n区引出了电极37。
如众所周知，浮空场限环可以联有场板，本专利所述的任何浮区也可按需要加上场板。
本专利中各图的粗黑线都代表电极接触。为了有良好的接触，电极之下可能有一个不会耗尽的重掺区。除非特殊情形，本专利中各图将不表示这些重掺区。
此低压电源可向图1所示的外接电容充电，外接电容上的电压一方面与VDD的大小有关，而VDD本身又与浮p区及n-区的物理参数、几何参数等有关。实际上VDD的电压值还可以用低压电路加以控制。例如，从VDD端子到图1的C的“+”端串接一个可控开关，当电容电压超过一定值时，此开关被断开。本专利文件中对这些控制的技术不予讨论。
本专利中所述外接电容是为了有时可能对低压电源要求在较长时间还能供给较大电流。如果无此要求，则外接电容当然可以取消。此外，对电容的值要求不大、对其耐压要求不高时，电容本身也可以用现代半导体工艺的方法做在芯片内而非外接。
以上的方法是孤立的p区设置在最靠近联有S电极的p区。其实，只要孤立p区有一边到邻近的、较其电位为低的区是耗尽的，它就可以用来作为低压电源。这个情况示意地示于图5(a)中。在该图中，用作低压电源的孤立p区不是最靠近联有S电极的p区35，而是35右边的孤立p区34。34内部有个n区38，38上有接触37联到低压电源端VDD。
上述的外加反偏电压是加于联有漏极D端的衬底与联有源极S端的p区上。这个p区可以称为主结。在5(a)中，当外加反偏电压足够大时，p区36、35、34、33、32和31的周围的n-区022可能都是耗尽了的。如果这些p区内部有未耗尽的中性区，那么这些中性区的电位会按p区36、35、34、33、32和31的顺序而升高。每个p区的中性区都可以作为其左边任一p区的中性区的正电压源，也可以作为其右边任一p区的中性区的负电压源。图5(b)示出以p区33的中性区作为p区34的正电压源VDD，并同时作为p区32的负电压源-VCC的情形。其中n区38的作用和图5(a)中的n区38相仿。作为负电压源的C’串联有一个二极管，其作用也是为了防止C’的“+”端通过p区32注入空穴到n-区002造成的电荷泄漏。这个二极管当然也可以如下来构造：在p区33内设一个n区，此n区和p区33在表面有欧姆接触以保证两者电位相等；此n区内又有一个p区，这个p区有导线引出到C’的“-”端。
我们还可以用表面变掺杂来代替图2的左边部分的n-VDMOS。图6示出这种情形，其中左部虚线之左采用了文献[3]的最佳表面变掺杂的n-LDMOS来取代。n-LDMOS本身包含了表面耐压区，它是由p区040及n区044构成，此n-LDMOS的源区是n+区045，源体区是p区003，漏区是n+区043，栅绝缘层是041，栅是导体042。图中的n-VDMOS包含源区022，源体区003，栅绝缘层023及栅024。产生低压电源的正电压端VDD是做在n-LDMOS与n-VDMOS之间的浮p区004内的n区025上，025有导体007接触联到低压电源的正端VDD，它又通过导线008接到电容C。电容C的负端接在源电极S上。
利用图6这种结构，n-LDMOS既做了器件，又做了n-VDMOS的结边缘，因此可以节省芯片面积。
当然，在n-LDMOS内我们也可以做出相对于源电极S为正电压的电源。这如图7所示。该图也是按照文献[3]做的一种n-LDMOS，其中源体p区003及源n+区045与源电极S相联，表面耐压区由n区044及p区040共同构成。栅绝缘层041上覆盖了栅导电区042，它联有栅电极G。漏区043上有漏电极D。在该图中间部分的浮p区004相对于源电极S有正电压，它通过004内的n区025构成二极管，025上有导体007与低压电源VDD的电极相联，同时通过导线008可对电容器C充电。
图7这种方式的优点是低压电源可以同时和横向功率器件做在一起以节省芯片面积。这种做在一起的方法可用图8来表示。图8(a)是按文献[3]所做的表面耐压区构成的n-LDMOS表面耐压区，它由顶层的p区063，其下面的n区064，再下面的p区061构成。n+源区062与源体区003在表面有源极S接触。栅绝缘层065之上有导电层066构成栅极G。漏区D是与衬底相接触，此接触之下其实有一个小的重掺杂n区，未画在图中。
为了图8(a)中表面一层p区063的左侧能和S电极下的p区003直接相联而避免通过半导体外的引线，在局部地区可以把图8(a)改成图8(b)。
图8(c)则是做图8(a)这种高压器件的低压电源的方法，其中作为耐压区一部分的p区078并不与源电极相联接，而是与该电极相联的p区070有n-区隔开。p区075在表面有一个n区071，构成一个二极管。071有导体074接触，形成电极VDD，通过电极向C充电。076、077和078构成的耐压区与前述的061、064和063构成的耐压区相同。p+区072用来给p区078和p区076提供空穴电流，而n+区073使得D和002中未耗尽的中性区保持联接。
要把图8(a)、图8(b)及图8(c)同时做在一起，可以采用图9的方式。图9是一段用这种方式来做的俯视图。在图9中，为了避免图8(c)的076，077，078区与做功率器件的061，064，063区相联接，需要把它们隔开，因此用了一个很小的一条n-区002。该图中的052代表图8(a)的俯视图，053代表图8(b)的俯视图，051代表图8(c)的俯视图。051与053有隔开的n-区002，071也要与此用作隔开的n-区相隔开。此图的顶部如再加上所述的隔开的n-区002，则可以不断周期性地排列。
利用孤立的p区不仅可以产生如前面图2-9所述的以S为参考点的正电压源，还可以产生对D为负电压的电源。这个情形示意的表示在图10中。该图采用了图8(b)做表面耐压区的方法，但增加了一个孤立p区081。在一定的外加电压VDS下，耗尽区已达到孤立p区081的右边，而电极D的导体083与重掺p+区072联接，且083又通过n+区073与未耗尽的衬底区002保持等电位，这使得耗尽区达到072为止。于是p区081相对于D端为负电压VCC，电容C上因D端与孤立p区081有电位差而可以充电。此电流又从孤立p区081以空穴流的方式通过其左部n-区002的耗尽区再进入p区063和p区061，最后流向S端。
在这里我们应该指出，用图10这种表面耐压区用横向变掺杂方式产生对衬底为负电压的方法，如改为表面耐压区用场限环则并不一定很好。这是因为，在VDS的值不够大时，用场限环可能会使耗尽区伸展不到081区的右边，这时就无法产生这种负电压电源。
如为了提高VCC的值，可以在图10产生负电压的孤立p区081之右再增加浮p区。图11示出了一个这样的情形。它与图10的差别是产生-VCC的电极接触082是与孤立p区081相联，它的右边多了一个孤立p区084，因此VCC的值可以比图10的高。当然，这里的最佳变掺杂区(包含063，064，061)在表面的距离可以比图10的稍短，使得有更多的电压降落在此区之外到p+区072的范围之内。
以上的方法都是用孤立的p区直接产生对作为低压电源的电容充电的方法。这种方法在实际使用中可能有充电电流过大或过小的缺点。为此，本发明还提供了利用这种孤立p区的电位去控制一种MOS器件来得到低压电源的方法。
图12示意地表示本发明利用一个电位比S端高的浮p区来提供一个栅电压，使S端所联接的主结中的n区充电到比主结高的情形。
该图分隔线的左部是n-VDMOS，图中001是VDMOS的漏区(n+-衬底区)，它与漏电极D在底部相联。图中的002是n-型漂移区。003是源体区，它与源电极S在顶部相联。从003右边开始向右直到图外是结边缘区。此结边缘区中有一个浮p区004。为了方便起见，我们设VDMOS的源电极S的电位为0，在漏电极D的电压VDS从零加到使003与004间的n区全耗尽后，004会感应出一个正电压，这个正电压经过浮p区顶部的电极007和联线008加到一个栅极006，其下面有一个绝缘层009，用以将其与半导体隔开。此栅极006覆盖了部分005，部分003及部分002的顶部。这样就构成了一个以部分002为漏区，005为源区并以003为源体区的n-MOS。当VDS大到一定程度时，004的电位会大到使得与其等电位的006之下的003区产生反型n沟道区。n-MOS此时导通，有电子从005区流向002区，使005区带正电位，它就产生了低压电源，其电压为VDD。
图12中的输出电压VDD是在一个n区005上提供的。如果VDD过高，则n区005与p区003之间的反偏压过高，从而这两区之间容易击穿。
为此，可将低压电源的输出端装在另一个浮p区内，如图13所示。图13中的p区094就是这个输出的电源区。当VDS大到使VDD大于零时，浮p区004有一个电位，它加在栅电极006上，006的下面有一层009的绝缘层，它在下边与半导体002的部分表面紧贴，当006的电位大到使其下面的p型区094的表面反型时，则有电子从n+区095通过反型的沟道流向衬底002，从而使VDD有正电压，这就是以S电极为参考点的正电压源。如果VDD的电压或其输出电流过大，可以调整栅006的电位。在该图中，这个电位调整的方法是将浮p区004通过电极007与联接电极S的p区003中的n+区098相联。098与电极S间有一个n-MOS，其源区为n+区099，漏区为098，p+区100构成源体区接触。栅绝缘层是093，栅是092，其上有电极091。091的电位是通过其它未显示在该图中的电路产生的。当091的电位提高到一定程度时，此n-MOS导通，使浮p区004的电位下降，这会使VDD下降。p+区096是为浮p区094接触而用，095和096上有导体097联接到电极VDD。
本专利所述的浮p区不仅可放在VDMOS工作区的一侧，而且也可以放在相邻的VDMOS的单元之间。如图14所示，该图的两条虚线之外是VDMOS，图中p区003代表源体区，022代表n+源区，023代表栅氧化层(或其它栅绝缘层)，024代表栅。两条虚线之内是和图12完全一样的。p区004两边的003都是加在最低的电压处。当VDS大到使此两区边上的n-区的耗尽区之一达到004的边缘时，004就会感应出相对于它们为正的电压。此正电压超过003区表面的阈电压时，VDD处就会充电。这个效果和图12那里所叙述一样。
不仅在VDMOS中可以用浮区得到低压电源，在LDMOS中同样可以得到。图15示出一个n-LDMOS的情形。该图中从源电极S到漏电极D的部分均为采取了文献[3]的方法形成的n-LDMOS，各区的情形和图6中所示的n-LDMOS一样。由于源电极S所联接区的p区电位均为零，当VDS大到使其间的n-区002耗尽时，浮p区004开始产生相对于S为正的电压。此电压通过电极007和引线008联接到一个栅极006，栅极006之下有一个栅绝缘层009，由于栅006覆盖了部分源区005，部分n-区002的表面及这两者之间的p区003，于是就形成了一个以005为源区，003为源体区，002为漏区的n-MOS。当栅极006对003的电压超过阈值电压时，该n-MOS导通，使得n区005可以有电压VDD输出。
在n-LDMOS和n-VDMOS并联的结构中也可用上述的方法产生低压电源VDD。图16示出了一个这样的情形。该图左边的虚线以左是n-LDMOS，右边的虚线以右是n-VDMOS。这里在n-LDMOS的源体区003内同时设置了一个产生VDD的n-MOS的源区005，其上引出了低压电源VDD，此n-MOS的栅绝缘层是009，其上有栅电极006，它通过导线008与浮p区004的电极接触007相联，产生VDD电压源的原理和图15一样。
利用浮p区还可建立驱动图腾柱中高侧器件及低侧器件分别所用的驱动电路所需的电源。图17(a)表示用一个高压n-VDMOS 111及一个高压n-LDMOS 112构成的图腾柱及它们的驱动电路113及114。图中D、S及G分别代表漏电极、源电极及栅电极，注脚H及L分别代表高侧管及低侧管。高侧管与低侧管串接联到高压V。两管相接之点称为盆(tub)。在高侧管与低侧管作交替开关的状态下，盆的电位或接近于V，或接近于零。输出到负载的电流的一个端口是盆；另一个是标为“0”的端口，或标为“V”的端口。高侧管与低侧管各自在其栅对源的电压为零时为关断。为了使高侧管作开启动作，有一个高侧驱动用的低压电路113，使高侧管的栅对盆有一个正的电压。同样地，为了使低侧管作开启动作，有一个低侧驱动用的低压电路114，使低侧管的栅对标为“0”的端有一个正的电压。显然，这两个低压电路各需要一个对“0”端为正电压的电源116，和对盆为正电压的电源115。图中这两个电源115及116分别用电容器CH及CL表示，其上的电压分别用VDD及VCC表示。
图17(b)表示17(a)中的111和112做在一个芯片上的方法。该图中n-LDMOS是按照参考文献[3]所做，图17(b)左侧的虚点线代表n-LDMOS的中心线，其右边直到虚线部分是n-LDMOS的三个单元。其中，p区003是n-LDMOS的源体区，n区123是电子漂移区，它和p区126及p区121共同构成了表面耐压区。p区126在靠近源电极SL的部分可用外导线与其相联，或像图8(b)那样在某些区域直接和SL附近的p区003相联接。此n-LDMOS栅电极GL有导体128构成栅，其下有127构成栅绝缘层，栅区覆盖了部分源区124，漂移区123及p区003的表面。漏电极DL则是做在n漂移区123离源区最远的地方。
该图采用了三个n-LDMOS并联，其实采用一个或两个或多数个都是可以的。虚线的右侧代表n-VDMOS，这里有二个单元的VDMOS并联。它们的源区是125，源体区是122，其上均联有源电极SH。栅电极GH联有导体130为栅，其下面有栅绝缘层129。n-VDMOS的漏电极DH则是在衬底的下表面。图的右边断面之外是结边缘部分。
产生图17(a)示出的对SL为正电压及对SH为正电压的两个电源的方法示意地示出于图17(c)中。图17(c)是把图17(a)中的111和112以及产生VDD和VCC所用浮p区都做在一个芯片上的方法。这里两个外接电容CL及CH就是用作图17(a)中116及115用的。它们分别由电位各比SL及SH高的浮p区135和浮p区138通过各自内部的n区136和n区139所形成的二极管来充电。导体137与140分别联接n区136和n区139到电极VCC和VDD。
利用浮区还可产生用于如图18(a)所示的CMOS的两个驱动电路的两个电源。它们相对于两个源区联结处各为正电压VDD及负电压VCC。该图中151为高侧n-MOS管，152为低侧p-MOS管，两管相接之处称为盆(tub)。在高侧管与低侧管作交替开关的状态下，盆的电位Vtub或接近于V(即衬底的电位)或接近于零。输出到负载的电流是盆与“0”两个端口，或盆与“V”两个端口。为了使高侧管作开关动作，有一个高侧驱动用的低压电路153，使高侧管的栅相对于盆可以有一个正的电压或是接近于零的电压。同样地，为了使低侧管作开关动作，有一个低侧驱动用的低压电路154，使低侧管的栅相对于盆可以有一个或是负的电压或是接近于零的电压。显然，这两个低压电路各需要一个对盆为负电压的电源156和对盆为正电压的电源155。图中这两个电源156及155分别用电容器CL及CH表示。
图18(b)示意地表示一个产生这两个对盆有正、负电压的电源的方法。该图最右边的二极管166的阴极有联线172。此联线的右边通过一个电阻或器件联接到图18(a)的“0”端(未在此图中画出)，它使浮p区161有一个对衬底的负电压。该图最左边是与其外面的结边缘耐压区相联接。于是各个浮p区的电位的值依161、162、163、164的次序而上升：在164的顶部未耗尽区域有电极175通过联线171与一个栅169相联，169之下有绝缘层170，169与170覆盖了部分002的表面及163的表面，还覆盖到163的表面n+区173，此n+区与其旁的p+区174有欧姆接触相联，且联到二极管165的阳极。这里在栅电极的电位高于p区163的阈值电压时，电子可以从n+区173经p区163在表面的反型层而流向n-区002而最后到达“V”端。也就是说，可以有一个电流从“V”端经二极管165而对外接电容CH充电。此充电电流也对外接电容CL充电而最后经二极管166和路径172而流向“0”端。电容CL和电容CH相联接处是和作为盆或盆的一部分的浮区162相联接的。
正电压源CH的电压值VDD及负电压源CL的电压值VCC不仅可以由浮区之间的距离及浮区掺杂分布来决定，还可以从另外的电路加以控制。例如，当电压VDD过高时，可将171与162间形成一个旁路，使栅169对源衬底163的电压低于n-MOS的阈电压，从而充电被关断。反之，当VDD过低时，则不形成此旁路，使电容CH充电。对电容CL的电压控制也可以采用类似的方法。
当图18(a)中的高侧管151导通时，盆162的电位接近于V，这时浮区163反而比盆162的电位低，从而电容CH的电荷会经过163而流向162。所以采用了一个二极管165。同样地，为了防止CL电荷的泄漏，在该图中采用了一个二极管166。当然，这些二极管也可做在浮区内部。
图18(b)的左侧是联到电位为V的结边缘耐压区。这有许多类方法可以实现。其一是如图18(c)所示，它采用了文献[3]所提出的结构。此图中已包括了图18(b)中的164，其中n+区180与衬底有相同的电位，为V。
图18(b)的右侧联于到“0”端的器件也可按照文献[3]的方法做成一个器件。图18(d)是一种所做器件的例子。在该图中，表面耐压区是由p区121、p区126和此两p区间的n区123构成。在n区123最左边的表面及其和两旁p区的部分的表面上有一个绝缘层188，其上有栅187，它有导线189和电极接触190相联。该栅187使其下形成一个p-MOS，其源区为p+区185，它与源体区123在表面通过n+区186及欧姆接触相联，该接触有导线172相联，它也是图18(b)中的导线172。该p-MOS的漏区为p区121最左边的表面。如果忽略图18(b)中二极管166的压降，那么源区185的电位显然低于p区181的电位，即栅源电压是负的。因此在正确的设计下，该p-MOS可导通。从而有一个电流从172流向185，再经p-MOS、121区和003区，最后流向“0”端。
注意，这里又一次利用了浮p区(181)作为一个MOS器件的栅电压的来源。
图18(b)、图18(c)及图18(d)合并起来，构成了图19，再加另设的控制电路，可以很好地产生一个对盆既有正电压的电源，也有负电压的电源。图19中的200是一个厚的绝缘层(例如是一个场氧层)，其目的是为了防止薄的绝缘层188之上的导体在其边界处的下方产生过强的电场。
图20是一个利用通常浮空场限环的方法来构成图18(b)中的左边联到电位为V的衬底的结边缘方法。浮p区195、196、197、198和199都是浮空场限环，甚至图18(b)中的浮p区164也可以是浮空场限环。
尽管从图12开始所述的情形均是用浮p区的电压作栅电压，控制用来产生低压电源的器件，器件均为MOS。不言而喻，这个方法也可用于其它不是MOS的器件。例如，浮p区联接到JFET的栅。更有甚者，浮p区还可联接到双极型器件的基区。显然，这个方法是可以类推到其它器件的。
上述各例中所有的n型区与所有的p型区当然均可对换，对换后成为一种相反导电类型的器件。此外，所述栅绝缘层当然也可以是SiO2。
需要指出的是，虽然在上述实施例中都以高压半导体器件为例进行描述，但是，本领域的技术人员应当理解，上述高压和低压是相对概念。本发明同样可以应用于中压或者低压的半导体器件，并产生相对低压的电源输出。
以上对本发明采用与其它联接有电极的区无接触的周围是反型的区来形成低压电源作了许多应用的例子。显然，对于熟悉本领域的技术人员而言，还可以在本发明的思想下，做出其它许多应用例子而不超过本发明的权利要求。
本发明提供了在一个以第一种导电类型的半导体为衬底的含有高压器件的芯片中、用一个在表面的第二种导电类型的半导体的孤立的区的电位直接作为低压电源的一个输出端、或作为一个晶体管的控制极的电压间接地控制一个向低压电源提供输出电流的器件和方法。低压电源的另一个输出端可以是外加高电压于高压器件的两端中的任一个端、也可以是一个浮动端。此方法不仅可供低压电源于只含一个高压器件的功率集成电路中的低压集成电路用，也可供低压电源于含高侧高压器件和低侧高压器件的图腾柱接法的功率集成电路或CMOS接法的功率集成电路中的低压集成电路用。由于不需要制造耗尽型的器件，从而减少了工艺制造的成本。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。

Claims (9)

1、一种半导体器件，包含第一种导电类型的衬底和位于所述半导体器件的第一主表面下的至少一个第二种导电类型的第一区，外加反向电压是加于所述第一种导电类型的衬底和所述第二种导电类型的第一区之间，其特征在于，
在所述半导体器件的第一主表面下，还有一个或一个以上不与任何一个第二种导电类型的第一区相联接的第二种导电类型的第二区；
在外加反向电压下，至少一个所述第二种导电类型的第二区不但在第一主表面外均被衬底的耗尽区所包围，而且还有具有中间电位的、未耗尽的中性区，所述第二种导电类型的第二区的中性区的电位值处于第一种导电类型的衬底中的中性区的电位和第二种导电类型的第一区的中性区的电位之间；所述第二种导电类型的第二区的中性区的顶部联有电极；
所述第二种导电类型的第二区的中性区用作低压电源的一个输出端，而所述低压电源的另一个输出端是除所述第二种导电类型的第二区的中性区之外的任意一个中性区；或者，所述第二种导电类型的第二区的中性区和一半导体装置的输入端联接，所述半导体装置的输出端作为低压电源的一个输出端，所述低压电源的另一个输出端为除所述第二种导电类型的第二区的中性区之外的任意一个中性区。
2、根据权利要求1所述的半导体器件，其特征在于，所述半导体装置是场效应管；所述场效应管的源体区是除所述第二种导电类型的第二区的中性区之外的、第二种导电类型的区，在源体区内的源区是第一种导电类型的区，所述场效应管的漏区是第一种导电类型的衬底；所述场效应管的输入端是所述场效应管的栅极，所述场效应管的输出端是所述场效应管的源极。
3、根据权利要求1或2所述的半导体器件，其特征在于，所述第二种导电类型的第二区的中性区同时联接到可控制的电流旁路上，所述可控制的电流旁路用于改变所述第二种导电类型的第二区的中性区的电位。
4、根据权利要求1或2所述的半导体器件，其特征在于，所述半导体器件为高压半导体器件；所述第一种导电类型为N型、所述第二种导电类型为P型；或者，所述第一种导电类型为P型、所述第二种导电类型为N型。
5、根据权利要求1所述的半导体器件，其特征在于，在所述低压电源的两个输出端之间串联二极管和电容器，所述电容器的两端用来供给低压集成电路所需的电流。
6、根据权利要求1所述的半导体器件，其特征在于，所述第二种导电类型的第二区内有第一种导电类型的区，作为所述低压电源的一个输出端；在所述低压电源的两个输出端之间联接电容器。
7.根据权利要求1、2、3或6所述的半导体器件，其特征在于，所述第二种导电类型的第二区为浮空场限环。
8.一种如权利要求1至7中任意一项所述的半导体器件中提供的低压电源，用作控制所述半导体器件的低压集成电路的电源。
9、一种如权利要求1至7中任意一项所述的半导体器件中提供的低压电源，用作图腾柱结法的第一种导电类型的高侧高压器件和低侧高压器件各自的低压驱动电路的两个低压电源；
其中，所述低侧高压器件是在表面形成的并联的半导体叉指条横向MOS单元，具有如权利要求1所述加有对衬底而言为电压值最大的第二种导电类型的第一区及对衬底而言电压值可从零变到接近最大电压的可浮动电压的区域；所述低侧高压器件的低压驱动电路的低压电源来源区被一圈第一种导电类型的半导体材料的衬底区所包围，所述的包围圈又被一圈作为横向MOS的源体区的、第二种导电类型的第一区所包围；
所述的低侧高压器件有和源体区直接联结的第二种导电类型的半导体材料的第一层，第一层中单位面积内有效的第二种导电类型的电离杂质数，即该层的杂质密度，可以随距离变化，但不超过2D0又不小于D0，其中D0是同衬底所做单边突变平行平面结在最大反偏压下重掺区一侧的耗尽区内的第二种导电类型的杂质密度；第一层的上面还覆盖有第一种导电类型的半导体材料的第偶数次层，此第偶数次层至少包括一个第二层，还可有第二种导电类型的半导体材料的奇数次层，各层是按从第一层向表面的数字次序设置；其中除第一层外的其它奇数次的层与第二种导电类型的第一区直接联接，或在叉指条的指端与第二种导电类型的第一区联接，或经过能保证电压降很小的元件与第二种导电类型的第一区联接；每层在靠近第二种导电类型的第一区处其电离杂质密度不超过2D0，在靠近对衬底而言电压值可从零变到接近最大电压的可浮动电压的区域处其电离杂质密度不超过1.8D0；所述的低侧高压器件的总的有效杂质密度，即所有奇数层的有效杂质密度之和减所有偶数层的有效杂质密度，随离开第二种导电类型的第一区的表面距离的增加而从D0逐渐或阶梯式地减小，到对衬底而言电压值可从零变到接近最大电压的可浮动电压的区域处接近于零；所述杂质密度是指在一个表面范围内、尺度远小于同衬底所做单边突变平行平面结时在最大反偏压下衬底的耗尽区厚度内、其电离杂质总量被面积除所得之值；所有各层的厚度的总和小于同衬底所做单边突变平行平面结时在最大反偏压下衬底的耗尽区厚度；第二种导电类型的第一区的有效杂质密度不小于D0；当所述半导体叉指条横向MOS的最大电压区的电压和最小电压区的电压相接近时，除第一层外，其它各层只有对应于内建电势的微小部分耗尽，其它大部分区域均为未耗尽的中性区；
所述半导体叉指条横向MOS的源区在第二种导电类型的第一区内，漂移区为各偶数次的层，在接近于所述可浮动电压的区域处各偶数次的层均相互联结并在表面有导体联结构成低侧高压器件的漏极，此漏极亦即盆的电极；所述半导体叉指条横向MOS在漏极附近被一圈第二种导电类型的半导体的区所包围，所述的包围圈又被一圈第一种导电类型的半导体的区所包围，然后又被第二种导电类型的半导体的区所包围；
所述高侧高压器件是常规的纵向MOS，所述高侧高压器件的源体区是与盆联结的第二种导电类型的半导体的区；
高侧高压器件的低压驱动电路的低压电源来源区除被一圈第一种导电类型的半导体材料的衬底区所包围外，所述的包围圈又被纵向MOS的各单元的源体区所包围，或一部分被纵向MOS的一些单元的源体区所包围，剩余的部分被低侧高压器件在靠近高侧高压器件处的第一种导电类型的半导体衬底区所包围。
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