CN101719721B - 低压电源 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 230000007935 neutral effect Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000008569 process Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 description 33
- 238000005516 engineering process Methods 0.000 description 13
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- -1 phosphonium ion Chemical class 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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Abstract
本发明公开了一种低压电源，包括第一导电类型的半导体衬底；在衬底的一主表面下的至少两个第二导电类型的半导体区；在两个第二导电类型的半导体区之间的重掺杂的第一导电类型的半导体区，且重掺杂的第一导电类型的半导体区不与两个第二导电类型的半导体区接触；当两个第二导电类型的半导体区相对于衬底被反偏置时，衬底的耗尽区扩展到重掺杂的第一导电类型的半导体区，重掺杂的第一导电类型的半导体区构成低压电源的一个端口；两个第二导电类型的半导体区中的任意一个构成低压电源的另一个端口。本发明由嵌位区直接作为低压电源或作为初级低压电源的一个输出端，不需要制造耗尽型的器件，降低了制造工艺的复杂性和制造成本。
Description
技术领域
本发明涉及半导体功率集成电路领域，尤其涉及一种低压电源。
背景技术
通常功率集成电路包含高压功率器件和低压集成电路，其中高压功率器件常由低电压的集成电路来控制及检测。低压集成电路自身需要一个低压的供电电源，该低压电源的电压比加在功率器件上的电压低得多。所需的低压电源虽然可以通过功率器件的开关动作将高压电源经变换器得到，但至少高压器件在初始开关动作时，需要一个低压电源给低压集成电路供电。
图1示出现有技术中由电容器向低压集成电路供电的结构示意图。如图1所示，低压集成电路用于控制高压功率器件(n型金属氧化物半导体场效应晶体管)的导通与关闭，电容器C充当向低压集成电路供电的电源。具体来说，功率n-MOS器件的漏极D对于源极S有一个正电压VDS，由低压集成电路产生的栅源电压VGS用于控制经过此功率n-MOS器件的电流。通过在电容器C上累积的电荷形成相对于源极S为正的电压VS’S，从而向低压集成电路提供电源。通常电容器本身依靠高压电源来充电，电压VS’S远小于VDS(参见美国专利申请US6,778,411B2，公开日2004.08.17，Fengtai Huang，Start-up circuit for power converters with controller)。在实际应用中，对电容器C的充电可以通过串联电阻后再连接到高电压端来实现。然而在功率集成电路中制造集成的电阻会使得成本提高。
此外，该串联电阻也可以是有源电阻；此有源电阻必须是常开启(如耗尽型的高压MOS的器件)，当电容器上形成了一定电压后才可使此常开启的器件截止(参见美国专利申请US6,504,352B2，公开 日2003.01.07，Johan Christiana Halberstadt，On Chip CurrentSource)。而功率器件通常是常截止(normally-off)的高压器件。在制造常截止器件的同时还要制造常开启的高压器件会使得工艺成本增加。为了避免因制造常开启器件而增加额外的工艺成本，在衬底表面制作与衬底导电类型相反的孤立的区。
图2示出现有技术中利用衬底表面下的与衬底相反导电类型的区对电容C进行充电的低压电路电源结构的示意图。如图2所示，左侧虚线以左以及右侧虚线以右都是n-VDMOS，在两虚线之间的n-型衬底表面下形成有浮P区；当漏电极D相对于源电极S的电压从零增加到使浮p区周围的n-型衬底区全耗尽之后，浮P区会感应出一个相对于源电极S为正的电压，并利用感应出的正电压给电容器C充电使其达到所需电压VS’S。该浮P区直接作为低压电源的一个输出端，或为一个晶体管的控制极提供电压以间接控制向低压电源提供输出电流。在图2中的浮P区与电容器C的充电路径中还有一个二极管D，其作用是防止当浮P区的电位降低时电流回流(参见电子科技大学“一种半导体器件及其提供的低压电源的应用”，中国专利申请，申请号：200810097388.6，申请日：2008.05.14，公开号：CN101281907A，公开日：2008.10.08)。
在实际应用中，为了使VS’S在功率器件开关工作状态时持续维持一个恒定的值而不至于过高，通常可以在与浮p区接触的电极和源极S之间串联一个受控的MOSFET，当VS’S的值过高时使浮P区的电位小于电容C的正极电位时，浮P区不再给电容C充电。控制MOSFET的栅电压使该MOSFET开启，浮P区内的电荷会通过该MOSFET流到源极S并使得浮P区的电位降低。当需要浮p区再次给电容C充电时，则关断该MOSFET。这种方法的缺点是，浮P区需要补充电荷使其电位提高时，电荷的唯一通路是来自n-型衬底与其构成的反偏pn结的漏电流。由于这种漏电流非常之小，要让浮p区的电位达到所需之值需要很长的时间，这在多数应用场合是不利的。
发明内容
本发明要解决的一个技术问题是提供一种低压电源，不需要制造耗尽型器件。
本发明的一个方面提供了一种低压电源，该低压电源包括：第一导电类型的半导体衬底；在衬底的第一主表面下的至少两个第二导电类型的半导体区；在两个第二导电类型的半导体区之间，且不与两个第二导电类型的半导体区直接接触的重掺杂的第一导电类型半导体区；当两个第二导电类型的半导体区相对于衬底均有反向偏压，且衬底的耗尽区达到重掺杂的第一导电类型半导体区时，重掺杂的第一导电类型半导体区内有未耗尽的中性区，称为嵌位区，构成低压电源的一个端口；嵌位区的电位不同于两个第二导电类型的半导体区中的任一未耗尽的中性区的电位，也不同于衬底的未耗尽的中性区的电位；除嵌位区外的任一中性区构成低压电源的另一个端口。
本发明提供的低压电源的一个实施例中，低压电源的两个端口作为初级电源的两端；初级电源的两端与一个低压电路的两输入端连接，低压电路的两输出端应用作二级低压电源。
本发明提供的低压电源的一个实施例中，低压电源的一个端口与第一晶体管的栅电极连接，第一晶体管包括：由位于第二导电类型的半导体区中的一个第一导电类型的半导体区构成的第一源极区；由衬底构成的第一漏极区；以及由第一源极区和第一漏极区之间的第二导电类型的半导体区构成的沟道区。
本发明提供的低压电源的一个实施例中，第一源极通过电阻与第二晶体管的栅电极连接，第二晶体管包括：由位于第二导电类型的半导体区中的另一个第一导电类型的半导体区构成的第二源极区，第一源极区作为第二晶体管的第二漏极区；以及由第二源极区和第二漏极区之间的第二导电类型的半导体区构成的沟道区。
本发明提供的低压电源的一个实施例中，第二源极与低压电源的另一个端口之间连接有电容器，电容器作为二级低压电源；第二晶体管的栅电极与低压电源的另一个端口之间连接有控制MOSFET；控制MOSFET处于截止状态，第二晶体管的栅电极电压逐渐升高；当第二晶体管栅电极电压大于第二晶体管的阈值电压时，第二晶体管导通，实现对电容器充电；当电容器电压值过大时，使控制MOSFET处于开启状态，从而使第二晶体管的栅电压下降到第二晶体管的阈值电压之下，第二晶体管处于截止状态。
本发明提供的低压电源的一个实施例中，衬底的另一主表面下形成有重掺杂的第一导电类型的半导体区，在重掺杂的第一导电类型的半导体区表面上形成有漏极端。
本发明提供的低压电源的一个实施例中，第一导电类型和第二导电类型选自n型和p型，且导电类型互不相同。
本发明提供的低压电源的一个实施例中，第一晶体管和第二晶体管为MOSFET。
本发明提供了利用高压器件中的一个嵌位区所制造的低压电源，该器件在n-型半导体衬底的表面有一个n型半导体的嵌位区，嵌位区夹在衬底的表面的p型半导体区内。p型半导体区与嵌位区间有衬底区隔开，p型半导体区对衬底的未耗尽区有反偏压。由于不需要制造耗尽型的器件，因此降低了工艺复杂性，减少了工艺制造的成本；同时克服了现有技术中浮P区需要补充电荷使其电位提高时需要等待很长时间的应用弊端。
附图说明
图1是由电容器向低压集成电路供电的结构示意图；
图2是现有技术中利用衬底表面下的反型区对电容C进行充电的低压电路电源结构的示意图；
图3是本发明提供的一种低压电源的结构示意图；
图4是通过器件仿真软件TMA-MEDICI模拟得到的图3中嵌位区在不同位置时VS’S1与VDS1的关系图；
图5是本发明提供的利用嵌位区产生的电压作为MOS晶体管控制 极的栅极电压间接向电容器C充电的器件结构示意图(左)及其等效电路(右)；
图6是本发明提供的低压电源的另一个实施例的结构示意图；
图7是本发明提供的低压电源的另一个实施例的结构示意图。
具体实施方式
下面参照附图用本发明的示例性实施例对本发明进行更全面的描述及说明。
本发明图示的粗黑线都代表接触电极。为了使器件具有良好的电接触，电极与半导体间的接触还可以包括一个不会耗尽的重掺杂区。除非特殊情形，本发明中各图将不单独表示这些重掺杂区。
图3是本发明提供的一种低压电源的结构示意图。如图3所示，n-型衬底002的下表面形成n+型重掺杂区001，在该n+型重掺杂区001上形成有电极D。n-型衬底002的上表面下形成有一个n型嵌位区010，在n型嵌位区010上形成有电极S’。在n型嵌位区010的两侧分别形成有P型区003和P型区004，分别与电极S1和S2相连。图3中所示的距离“l1”表示n型嵌位区010最左端到P型区003最右端的距离，距离“l2”表示n型嵌位区010最右端到P型区004最左端的距离。当电极D与嵌位区电极S1之间的电压VDS1从零开始增大时，n型嵌位区010会感应出一个相对于电极S1的正电压VS’S1。随着VDS1的增大，n-型衬底002的耗尽区逐步扩展，直到重掺杂的n型嵌位区的边缘。VDS1进一步增大，则010内始终有一个未耗尽的区域。当VDS1增大到使得P型区003与P型区004之间的除n型嵌位区010之外的的n-型衬底区完全耗尽时，n型嵌位区010内的未耗尽的区域相对于电极S1的电压VS’S1不会随着VDS1的增大而显著变化。由此可见，S’与S1之间形成一个初级低压电源。同理，S’与S2之间也可形成一个初级低压电源VS’S2。也就是说，n型嵌位区010的未耗尽的区域作为低压电源的一个电极端口，P型区003和P型区004中任意一个的未耗尽区域可以构成低压电源的另一个电极端口。
图4是通过器件仿真软件TMA/MEDICI模拟得到的图3中嵌位区在不同位置时VS’S1与VDS1的关系图。
如图4所示，通过器件仿真软件TMA/MEDICI模拟得到的图3所示n型嵌位区010在不同位置时VS’S1与VDS的关系，为了方便起见，这里是将电极S1和电极S2设置成相同电位。其中，n+型区001是为了使低电阻率的衬底与背面电极间有良好的欧姆接触需要而设置，在满足前述要求的前提下，该区域的浓度对本发明所提结构的电学特性没有实质影响，本领域技术人员可以根据实际需要来选择合适的n+型区001掺杂离子及其掺杂浓度。在本例中设：n-型衬底区002的浓度为2×1014cm-3，厚度为60μm；P型区003和P型区004的峰值浓度为1×1017cm-3，结深为5μm；n型嵌位区010的浓度为1×1020cm-3，结深为0.3μm，宽度为0.5μm。图4中实线代表l1＝l2＝2μm时电压VS’S1与VDS的关系，虚线代表l1＝3μm，l2＝1μm时电VS’S1与VDS的关系。需要说明的是，以上参数值并非是最优的结果，本领域技术人员可以在不同的条件下对其参数进行适当的修改。
如图4所示，当电极D与嵌位区电极S1之间的电压VDS1从零开始逐渐增大时，n型嵌位区010会感应出一个相对于电极S1的正电压VS’S1。其值起初快速增加，而当VDS1增大到使得P型区003与p区004之间的除n型嵌位区010之外的n-型衬底区完全耗尽时(如图4示出VDS1大约为12伏)，n型嵌位区010相对于电极S1的电压VS’S1不会随着VDS1的继续增大而显著增加。
图3所示的低压电源可直接应用于为图1所示的电容C充电，此时电容C为初级电源；图3所示的低压电源也可作为一个晶体管的控制极的电压间接地控制向电容C提供充电电流，此时电容C属于二级电源，是功率集成电路中真正的低压电源。
图5是本发明提供的利用嵌位区产生的电压作为MOS晶体管控制极的栅极电压间接向电容器C充电的器件结构示意图(左)及其等效电路(右)。其中嵌位区对电极S形成初级电源，电容器C是二级电源。
图5与图3类似的是，在P型区003和P型区004之间有n型嵌 位区010，n型嵌位区010上设置有电极h，构成了一个初级电源。图5与图3不同的是，在图5中，P型区(源衬底)003内还设置有n型区007和n型区008。其中n型区007上设置有电极S’。在部分的n型区008和部分的n-型衬底区002以及二者之间的P型区003之上覆盖有绝缘层104，在绝缘层104上又覆盖有电极103；其中，n-型衬底区002为M0的漏极区，n型区008为M0的源极区，电极103为M0的栅电极，从而构成一个n型金属绝缘层半导体晶体管(n-MISFET0，在图中用M0表示)。在部分的n型区007和部分的n型区008以及该两n型区之间的P型区003上覆盖有绝缘层102，在绝缘层102上又覆盖有电极101；其中n型区008为M1的漏极区，n型区007为M1的源极区，电极101为M1栅电极，从而构成一个n型金属绝缘层半导体晶体管(n-MISFET1，图中用M1表示)。
电极h与晶体管M0的栅电极通过内连线相连，电容器C两端分别与电极S’和S相连。晶体管M1的栅电极101与电极S之间连接有一控制金属氧化物半导体晶体管(图5所示的控制MOST)，晶体管M1的栅电极101与其漏极区008连接有一个电阻R。当电压VDS从零逐渐增大时会引起n型嵌位区010相对于P型区003有正电压，当该电压大于晶体管M0的阈值电压时，晶体管M0导通；于是就有电流从电极D经n+型区001、n-型区002、晶体管M0栅下的沟道区和n型区008，再通过电阻R流到晶体管M1的栅电极，使晶体管M1的栅电容充电；若此时控制MOST处于截止状态，则会使得晶体管M1的栅电极101的电位逐渐升高。当晶体管M1的栅电极101相对于P型区003的电压大于晶体管M1的阈值电压时，晶体管M1导通；于是就有电流从电极D经n+型区001、n-型区002、晶体管M0栅下的沟道区、n型区008、晶体管M1栅下的沟道区和n型区007流到电容器C一端，实现对电容器C充电。充了电的电容器C的电压即为低压集成电路的电源电压VS’S。当VS’S的值过大时，可以关断向电容器C充电的充电通路；具体来说，就是通过开启晶体管M1和电极S之间的控制MOST，使晶体管M1的栅电压下降到晶体管M1的阈值电压之下，从而使得晶体管M1处于截止 状态。于是，前述描述的充电通路将不再给电容器C充电。这样，可以使电容器C的电压基本保持恒定。
图5所示的利用嵌位区产生的电压作为MOS晶体管控制极的栅极电压间接向电容器C充电的器件结构示意图中，各区的掺杂浓度的多少对本发明没有实质影响，只要在合适的掺杂范围内满足性能需求即可；本领域技术人员根据本发明的教导可以知晓在不同的应用中，对应于不同的性能要求可以选用不同的参数。
在图5所示的低压电源结构示意图中，n型嵌位区010的电压作为栅电压用来控制产生低压电源的器件，所示器件均可以采用MOS工艺制作。不言而喻，本发明也可采用其它非MOS工艺制造的器件作为控制产生低压电源的器件。此外，根据实际应用需要，可以制作具有一个器件或有多个器件的结构。
图6是本发明提供的低压电源的另一个实施例的结构示意图。
如图6所示，图中标示的“P-vld”区005是利用专利文献CN1124408A中提到的方法制作的表面耐压区(具体参见电子科技大学“一种用于半导体器件的表面耐压区”，申请号：95108317.1，申请日：1995.07.06，公开号：CN1124408A，公开日：1996.06.12)，n+型区006是终止环。在P型区003和n+型区006之间的P-vld区005的某处有一n型嵌位区010(如图6所示的n型嵌位区010被P-vld区005完全包围着)，n型嵌位区010上设置有电极S’。由于电极D相对于电极S的电压VDS在较大的范围内变动时，都会使得n型嵌位区010之外的n-型衬底区002完全耗尽，从而在n型嵌位区010感应得到相对于电极D为负的电压VS’D；于是n型嵌位区010形成一种相对于电极端D为负电压的初级低压电源。
图7是本发明提供的低压电源的另一个实施例的结构示意图。
如图7所示，图中P型区003之上设置有电极S，n+型区006是终止环，在n-型衬底区002表面下的P型区003与n+型区006之间的区域是利用文献CN1124408A提到的方法制作的表面耐压区(包括P-vld区005、P型区008和n型嵌位区010)。在P-vld区005与P型区008 之间设置有一n型嵌位区010，其上设置有电极S’。由于电极D相对于电极S的电压VDS在较大的范围内变动时，都会使得n型嵌位区010之外的n-型衬底区002完全耗尽，从而在n型嵌位区010得到相对于电极D为负的电压VS’D；于是n型嵌位区010形成一种相对于电极端D为负电压的初级低压电源。
本领域技术人员根据本发明的教导可以清楚地知晓，图6或图7所示的相对于最高电位端为负电压的低压电源也可采用类似于图5所示的初级电源间接给相应的电容器充电的器件结构，这里不再赘述。本发明提出的“低压电源”至少具有两种现实的应用：一种是产生相对于电极端“S”为正的低电压，另一种是相对于电极端“D”为负的低电压。虽然说两种应用的“低压电源”的电位都在电极端“S”与电极端
“D”之间，但是在高压器件中电极端“S”与电极端“D”之间的电压可以很大；因此，在具体应用时可以根据实际需要来选择合适的器件结构。
根据本发明的教导，本领域技术人员可以清楚地知晓本发明提供的初级电源结构中，n型嵌位区010对任何电位异于它的区域来说都可以作为低压电源的一端，而电源的另一端可以是任一个异于n型嵌位区010的区域。
此外，需要说明的是：图3、图5、图6及图7中，n型嵌位区010的周围并不一定要完全被相对于电极端“D”为负电压的P型区所包围。例如，在图5中，在垂直于纸面方向内，如果n型嵌位区010的长度是有限的，而两边夹住它的P型区003和004的长度都超过了n型嵌位区010的范围，那么n型嵌位区010照样可以感应出一个异于P型区003及004的电位。
本领域技术人员知晓，前述用来说明本发明的各实施例中所有的n型区与P型区均可对换，且对换后成为一种相反导电类型的器件。
至于制造这种嵌位区的工艺，可以采用常规集成电路(IC)的工艺。例如图3所示的P型区003和P型区004可以采用IC工艺中制作P阱的方法来实现，n型嵌位区010可以是IC工艺中制作n-MOS的源 区的方法。当然也可采用制造功率器件中的P型源衬底区及n+型源区的方法等等。作为本领域普通技术人员都知晓的技术知识，在此就不再赘述。
本发明说明书主要描述了低压电源的各种器件结构，本领域技术人员根据前述说明书的教导可以知晓利用半导体标准工艺并结合实际应用需要可以设计出制备低压电源的器件结构。以图3所示器件结构为例简要说明其制造方法的一个例子，它包括：
步骤1，采用外延工艺在n+型层001的上外延生长n-型衬底002；本领域技术人员知晓也可以采用常规的热扩散或离子注入来形成n+型层001，例如在n-型衬底002的下表面注入磷离子形成n+型层001。
步骤2，在n-型衬底002第一表面上通过硼离子注入形成P型区003和004，本领域技术人员知晓也可以采用常规的热扩散来形成P型区003和004。
步骤3，在n-型衬底002的第一表面上、P型区003和004之间通过磷离子注入形成n型嵌位区010。
步骤4，在n-型衬底002的两表面上分别沉积金属薄膜，例如Cu或Au，又或者是多种电极金属的叠层。
步骤5，在金属薄膜上形成光刻胶，通过光刻技术暴露出窗口，并利用蚀刻技术形成金属电极；随后去除光刻胶掩膜。
制造方法中涉及到形成绝缘层时，可以采用硅衬底氧化法或PVD/CVD沉积方式来制备氧化硅、氮化硅、SiON等常规绝缘层。
参考前述本发明示例性的描述，本领域技术人员可以清楚的知晓本发明具有以下优点：
本发明公开了一种利用高压器件的嵌位区制造的低压电源，嵌位区相对于P型半导体区或相对于衬底的未耗尽区的电压直接作为低压电源，或作为初级低压电源输入到二级电源的电路中，并在二级电源的电路的输出端产生一个低压电源；由于本发明提供的低压电源器件中不需要制造耗尽型的器件，因此降低了工艺复杂性，减少了工艺制造的成本；同时克服了现有技术中浮P区需要补充电荷使其电位提高时需要等待很长时间的应用弊端。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
为方便理解本发明的主旨，特提供权项1和2分别与附图3和5的实施例的对照说明；本说明不用来限制本发明权利要求的保护范围。具体如下：
1.(参见图3)一种低压电源，其特征在于，所述低压电源包含：
第一导电类型的半导体衬底(n-型区002和n+型区001)；
在所述衬底的第一主表面下的至少两个第二导电类型的半导体区(P型区003和P区004)；
在所述两个第二导电类型的半导体区之间，且不与所述两个第二导电类型的半导体区直接接触的重掺杂的第一导电类型半导体区(n型区010)；
当所述两个第二导电类型的半导体区(P型区003和P区004)相对于所述衬底均有反向偏压，且所述衬底的耗尽区达到所述重掺杂的第一导电类型半导体区(n型区010)时，所述重掺杂的第一导电类型半导体区内有未耗尽的中性区，称为嵌位区，构成所述低压电源的一个端口；
所述嵌位区的电位不同于所述两个第二导电类型的半导体区(P型区003和P区004)中的任一未耗尽的中性区的电位，也不同于所述衬底的未耗尽的中性区的电位(n-型区002和n+型区001中的中性区，如n+型区001)；除嵌位区外的任一所述中性区构成所述低压电源的另一个端口。
2.(参见图5)根据权利要求1所述的低压电源，其特征在于，所述低压电源的两个端口(h与S)作为初级电源的两端；所述初级电源的两端与一个低压电路的两输入端(103和S)连接，所述低压电路的两输出端(S’和S)应用作二级低压电源。
Claims (2)
1.一种低压电源，其特征在于，所述低压电源包含：
第一导电类型的半导体衬底；
在所述衬底的第一主表面下的至少两个第二导电类型的半导体区；
在所述两个第二导电类型的半导体区之间，且不与所述两个第二导电类型的半导体区直接接触的重掺杂的第一导电类型半导体区；
当所述两个第二导电类型的半导体区相对于所述衬底均有反向偏压，且所述衬底的耗尽区达到所述重掺杂的第一导电类型半导体区时，所述重掺杂的第一导电类型半导体区内有未耗尽的中性区，称为嵌位区，构成所述低压电源的一个端口；
所述嵌位区的电位不同于所述两个第二导电类型的半导体区中的任一未耗尽的中性区的电位，也不同于所述衬底的未耗尽的中性区的电位；除嵌位区外的任一所述中性区构成所述低压电源的另一个端口。
2.根据权利要求1所述的低压电源，其特征在于，所述低压电源的两个端口作为初级电源的两端；所述初级电源的两端与一个低压电路的两输入端连接，所述低压电路的两输出端应用作二级低压电源。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010100000342A CN101719721B (zh) | 2010-01-04 | 2010-01-04 | 低压电源 |
| US12/956,685 US8294215B2 (en) | 2010-01-04 | 2010-11-30 | Low voltage power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010100000342A CN101719721B (zh) | 2010-01-04 | 2010-01-04 | 低压电源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101719721A CN101719721A (zh) | 2010-06-02 |
| CN101719721B true CN101719721B (zh) | 2012-06-06 |
Family
ID=42434250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010100000342A Expired - Fee Related CN101719721B (zh) | 2010-01-04 | 2010-01-04 | 低压电源 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8294215B2 (zh) |
| CN (1) | CN101719721B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102651392B (zh) | 2011-02-28 | 2014-11-05 | 成都成电知力微电子设计有限公司 | 一种控制两种载流子的晶闸管 |
| CN102693981A (zh) * | 2012-06-25 | 2012-09-26 | 吉林华微电子股份有限公司 | 终端为ldmos的高压vdmos管 |
| CN105161527B (zh) * | 2015-06-26 | 2018-03-02 | 成都成电知力微电子设计有限公司 | 利用一种表面耐压层结构的绝缘栅双极型器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504352B2 (en) * | 2000-04-10 | 2003-01-07 | Koninklijke Philips Electronics N.V. | On chip current source |
| CN101281907A (zh) * | 2008-05-14 | 2008-10-08 | 电子科技大学 | 一种半导体器件及其提供的低压电源的应用 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| US6064093A (en) * | 1996-03-29 | 2000-05-16 | Citizen Watch Co., Ltd. | Protection circuit with clamping feature for semiconductor device |
| TW307915B (en) * | 1996-11-07 | 1997-06-11 | Winbond Electronics Corp | Electrostatic discharge protection circuit |
-
2010
- 2010-01-04 CN CN2010100000342A patent/CN101719721B/zh not_active Expired - Fee Related
- 2010-11-30 US US12/956,685 patent/US8294215B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504352B2 (en) * | 2000-04-10 | 2003-01-07 | Koninklijke Philips Electronics N.V. | On chip current source |
| CN101281907A (zh) * | 2008-05-14 | 2008-10-08 | 电子科技大学 | 一种半导体器件及其提供的低压电源的应用 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101719721A (zh) | 2010-06-02 |
| US20110163351A1 (en) | 2011-07-07 |
| US8294215B2 (en) | 2012-10-23 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120606 Termination date: 20220104 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |