CN102651392B - 一种控制两种载流子的晶闸管 - Google Patents
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Abstract
本发明涉及半导体技术领域，提供一种半导体器件，用两个可控的电流源控制晶闸管耐压区在导通时的电子电流与空穴电流，可以使其阳极与阴极之间在高电压下总电流呈现趋于饱和的特性。从而可避免个别区域的电流集中效应而提高晶闸管的可靠性。还提出了两个电流源在器件内部的实现方法及加快由导通到关断过程及由关断到导通过程的方法。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及大功率器件。
背景技术
通常的垂直型高压半导体器件，需要高电阻率的半导体材料做耐压区。
如所周知，在晶闸管、GTO(Gate Turn-Off Thyristor，门控晶闸管)、MCT(MOS控制晶闸管)等器件中由于采用了非平衡载流子，使高电阻率的耐压区的导通压降大大下降。
在利用外接信号控制器件关断的GTO和MCT中，通常会遇到电流集中效应，从而导致器件损坏。这是因为，这类器件本身利用了再生效应，每个局部或每个元胞的电压稍有增加，该局部或该元胞的电流就大大增加，从而导致电流集中。这个效应使器件可靠性大大降低。
参考文献
[1]陈星弼，“一种高速IGBT”，ZL200910119961.3，及U.S.Appl.No.12/712,583(2010)；
[2]陈星弼，“一种用于半导体器件的表面耐压区”，ZL95108317.1，及U.S.5,726,469A；
[3]陈星弼，“低压电源”，中国专利申请号201010000034.2，公布号CN101719721A，公开日2010.06.02。
发明内容
本发明的目的之一是：在稳态的导通情形下，电流随器件耐高压的两端的外加电压增加而剧烈增加；外加电压的进一步增加，电流趋向饱和。此饱和电流随控制导通的信号的改变而改变。
本发明的目的之二是：当器件原处于关断而有控制导通的信号时，从关断到导通的时间段落中及达到完全导通之后的时间中器件不产生电流集中效应。
本发明的目的之三是：当器件原处于导通而有控制关断的信号时，从导通到关断的时间段落中器件不产生电流集中效应。
本发明的目的之四是：当器件关断时，两种载流子在耐压区的数量逐渐减少是靠了消除两种载流子向耐压区(这时为漂移区)的注入。这种方法可达到快速关断的目的。
下面结合后面所述的实施例对本发明的内容进行描述。
1.本发明的一个实施例提供一种半导体器件，它的工作区在一块半导体的第一主表面(各图中在半导体最上的表面)与第二主表面(各图中在半导体最下的表面)之间，含有第一类元胞或第二类元胞或第三类元胞或同时含有任何两类或全部三类元胞；
所述第一类元胞的特征的一个方面(图1，图2，图3，图4，图5，图6，图7，图8，图9，图10，图11和图12)在于：
第一个N区(各图中的110，或110与103一起)作为主耐压区，该区的全部或绝大部分范围是轻掺杂的；
所述第一个N区的一面与第一个P区(各图中的101)相连接；所述第一个N区的另一面与第二个P区(图中的120，120泛指121、123及122)的一面相连接；
所述第二个P区(图中的120，120泛指121、123及122)的另一面至少有一部分与一个第二个N区(各图中的130)相连接；
所述第二个N区(各图中的130)与第一个受控制的电流源(各图中的200)的第一端口相联接；
所述第二个P区(图中的120，120泛指121、123及122)另外还有一部分与第二个受控制的电流源(各图中的300)的第一端口相联接，所述第一个和第二个受控的两个电流源的两个第二端口联接在一起且均联接到第一个导体，该第一个导体作为第一个电极(各图中的K)；
所述第二主表面上具有两种电极接法中之任一种：第一种接法是只有第二个导体(各图中与101相连接的粗黑线)与第一个P区(各图中的101)相联接，该第二个导体作为第二个电极(各图中的A)；第二种接法是除第二个导体外，还有第三个导体与轻掺杂的第一个N区(各图中的110)通过一个N区(图4(e)或图4(f))相联接，第三个导体是基极(图4中的B)；
所述第一个受控制的电流源控制了流过第一个N区(各图中的110)的电子电流，所述第二个受控制的电流源控制了流过第一个N区(各图中的110)的空穴电流；控制两种载流子电流的电流源就控制了第一个电极和第二个电极(电极K和电极A)之间的电流；
所述第二类元胞除含有第一类元胞的特征外，还有如下一个方面的特征，在第一个N区(110)还有直接连通到第一主表面的区域(如图13，图14，图15，图16和图17中的110)，该区域有第一个绝缘层(图13中的161及图14、图15、图16和图17中的162)覆盖，该绝缘层还在第一主表面覆盖了第二个P区(图13中的122及图14、图15、图16和图17中的121)及第二个N区(图13中的132及图14、图15、图16和图17中的130)，该绝缘层顶部覆盖有一个导体(图13，图14，图15，图16和图17中的Gon)；所述直接连通到第一主表面的第一个N区(图13，图14，图15，图16和图17中的110)及第二个N区(图13中的132及图14、图15、图16和图17中的130)分别构成一个n-IGFET的漏区及源区，第二个P区(图13中的122及图14、图15、图16和图17中的121)作为该n-IGFET的源衬底区，绝缘层顶部覆盖的导体作为该n-IGFET的栅；该栅上加信号可控制n-IGFET的漏区与源区间的电流；
第三类元胞除含有第一类元胞的特征外，还有如下一个方面的特征，(参考文献[1])第二个P区(图18中的601)的一侧有第二个绝缘层(图18中的660)覆盖，该绝缘层还覆盖了在工作区边缘之外的作为结终端区的P区(图18中的602)的一侧；该结终端区是在第一主表面的从半导体器件的工作区边界作为第一边开始，直到第二边结束；所述第二边之外是第一个电极和第二个电极(电极A与电极K)之间即使加有很高电压仍无电场存在的第一个N区的中性区(图18中的400及虚点线右侧的110区)；该第二个绝缘层(图18中的660)的顶部有一个导体覆盖，作为一个关断栅(图18中的G0)；结终端区在第二边之外设有低压电路(图19中的800)；该低压电路设有两个输出端口(图19中800区的A和B)，其第一个输出端口与半导体器件的第二个电极(电极A)通过一个导体相联接，其第二个输出端口与第二种接法的基极(图19中的B)通过另一个导体相联接；
结终端区之外的低压电路有两个输入端口，其第一个输入端口可以是图19中的400区，也可以是与第一个电极和第二个电极之间即使加有很高电压仍无电场存在的第一个N区的中性区直接联接，其第二个输入端口是低压电路的控制端口(图19中的810)，它通过导体与结终端内靠近第二边的一个区域有导体相联接；
当所述的关断栅(图18中的G0)上加一种脉冲信号时，低压电路的两个输出端口(图19中800区的A和B)之间可以有电流通过而两个输出端口之间电压很低，从而使第一个P区(101)不向第一个N区(各图中的110)注入空穴。
2.参考图4(c)与4(d)。按照上述1中的基极(电极B)是直接与第二个电极(电极A)相联接，而不是通过另一个导体与所述低压电路的第二个输出端口相联接。
3.上述两个电流源可以是外接于第一个受控制的电流源(各图中的200)的第一端口及第二个受控制的电流源(各图中的300)的第一端口的两个电流源。
本发明的一个方面也提供了两个电流源做在器件内部的方法。参考图5和图13，可以把第二个P区分开。按照上述1中所述的第二个P区分为三个子区，三个子区相互间有第一个N区(110)隔开，每个子区内含有各自的第二个N区(130、131、132)，三个子区内各自的第二个N区分别由第二个P区(121、123、122)及第一主表面所包围；其中第一个子区内的第二个N区(130)的掺杂剂量较第一个子区的第二个P区(121)的掺杂剂量大得多，第二个子区内的第二个N区(131)的掺杂剂量较第二个子区的第二个P区(123)的掺杂剂量小得多，第三个子区内的第二个N区(132)与第三个子区的第二个P区(122)在第一主表面的一个实施例是用浮动欧姆接触(FOC)相联接；第三个子区内的第二个N区(132)之内还有第三个P区(140)，所述第三个P区(140)内至少含有两个n-IGFET,各个n-IGFET的源区(202与302)与构成源衬底的第三个P区(140)在第一主表面有导体(构成电极K的导体)相联接，形成第一个电极(电极K)；各个n-IGFET的漏区(201与301)分别与第一个子区内的第二个N区(130)及第二个子区内的第二个N区(131)用导线相联接；在第一主表面上至少有两个绝缘层(260与360)，各个绝缘层各自覆盖了一个n-IGFET自身的部分源区(202与302)、部分漏区(201与301)及其间的源衬底区(140)，各个绝缘层上均有导体覆盖作为各n-IGFET的栅极(G1与G2)，所述栅极控制了作为两种载流子的两个电流源的n-IGFET的电流。
4.参考图7，也可以用绝缘槽把第二个P区分开。
按照上述1中所述的第二个P区分为三个子区，三个子区相互间有绝缘槽(171与172)隔开，每个子区内含有各自的第二个N区(130、131、132)；其中第一个子区内的第二个N区(130)的掺杂剂量较第一个子区的第二个P区(121)的掺杂剂量大得多，第二个子区内的第二个N区(131)的掺杂剂量较第二个子区的第二个P区(123)的掺杂剂量小得多，第三个子区内的第二个N区(132)与第三个子区的第二个P区(122)在第一主表面的一个实施例是用浮动欧姆接触(FOC)相联接；第三个子区内的第二个N区(132)之内还有第三个P区(140)，所述第三个P区内至少含有两个n-IGFET,各个n-IGFET的源区(202与302)与构成源衬底的第三个P区(140)在第一主表面有导体(构成电极K的导体)相联接，形成第一个电极(电极K)；各个n-IGFET的漏区(201与301)分别与第一个子区内的第二个N区(130)及第二个子区内的第二个N区(131)用导线相联接；在第一主表面上至少有两个绝缘层(260与360)，各个绝缘层各自覆盖了一个n-IGFET自身的部分源区(202与302)、部分漏区(201与301)及其间的源衬底区(140)，各个绝缘层上均有导体覆盖作为各n-IGFET的栅极(G1与G2)，所述栅极控制了作为两种载流子的两个电流源的n-IGFET的电流。
5.参考图8，也可以用绝缘槽把第二个P区局部地分开。
按照上述1中所述的第二个P区分为三个子区，每个子区内含有各自的第二个N区(130、131、132)；其中第一个子区内的第二个N区(130)的掺杂剂量较第一个子区的第二个P区(121)的掺杂剂量大得多，第二个子区内的第二个N区(131)的掺杂剂量较第二个子区的第二个P区(123)的掺杂剂量小得多，第三个子区内的第二个N区(132)与第三个子区的第二个P区(122)在第一主表面的一个实施例是用浮动欧姆接触(FOC)相联接；第三个子区内的第二个N区(132)之内还有第三个P区(140)，所述第三个P区(140)内至少含有两个n-IGFET,各个n-IGFET的源区(202与302)与构成源衬底的第三个P区(140)在第一主表面有导体(构成电极K的导体)相联接，形成第一个电极(电极K)；各个n-IGFET的漏区(201与301)分别与第一个子区内的第二个N区(130)及第二个子区内的第二个N区(131)用导线相联接；在第一主表面上至少有两个绝缘层(260与360)，各个绝缘层各自覆盖了一个n-IGFET自身的部分源区(202与302)、部分漏区(201与301)及其间的源衬底区(140)，各个绝缘层上均有导体覆盖作为各n-IGFET的栅极(G1与G2)，所述栅极控制了作为两种载流子的两个电流源的n-IGFET的电流。
三个子区相互间有部分第二个P区相连接(122与121连接，也与123连接)，其它部分均有绝缘槽(171与172)隔开。
6.参考图6，可以把第二个P区三个子区合拢。
按照上述1中所述的第二个P区分为三个子区，每个子区内含有各自的第二个N区(130、131、132)，三个子区内各自的第二个N区(130、131、132)分别由第二个P区(121、123、122)及第一主表面所包围；其中第一个子区内的第二个N区(130)的掺杂剂量较第一个子区的第二个P区(121)的掺杂剂量大得多，第二个子区内的第二个N区(131)的掺杂剂量较第二个子区的第二个P区(123)的掺杂剂量小得多，第三个子区内的第二个N区(132)与第三个子区的第二个P区(122)在第一主表面的一个实施例是用浮动欧姆接触(FOC)相联接；第三个子区内的第二个N区(132)之内还有第三个P区(140)，所述第三个P区(140)内至少含有两个n-IGFET,各个n-IGFET的源区(202与302)与构成源衬底的第三个P区(140)在第一主表面有导体(构成电极K的导体)相联接，形成第一个电极(电极K)；各个n-IGFET的漏区(201与301)分别与第一个子区内的第二个N区(130)及第二个子区内的第二个N区(131)用导线相联接；在第一主表面上至少有两个绝缘层(260与360)，各个绝缘层各自覆盖了一个n-IGFET自身的部分源区(202与302)、部分漏区(201与301)及其间的源衬底区(140)，各个绝缘层上均有导体覆盖作为各n-IGFET的栅极(G1与G2)，所述栅极控制了作为两种载流子的两个电流源的n-IGFET的电流。
三个子区的第二个P区(121、123、122)相互间是相连接的。
7.第二个P区的第二个子区内有N区(图3中的131)，而导体除连接N区外还连接另一个P区(图3中的133)。参考图3。
按照上述3-6中的第二个子区内的第二个N区(131)用导体相连接处，导体还连接了一个不与第二个P区相连接的P区(133)。
8.第二个P区的电流源可以设在第三个子区内。参考图12。
按照上述1中所述的第二个P区(图中的120)的另一部分与第二个受控制的电流源(图中的300)的第一端口相联接的一个实施例是做一个被第二个P区及第一主表面所包围的、并在第一主表面用浮动欧姆接触(FOC)与第二个P区相联接的一个N区(132)，再做一个被此N区及第一主表面所包围的第三个P区(140)，所述第三个P区内至少含有两个n-IGFET,各个n-IGFET的源区(202与302)与构成源衬底的第三个P区(140)在第一主表面有导体相联接，形成第一个电极(电极K)；各个n-IGFET的漏区中的一个漏区内有一个被该漏区(144)及第一主表面所包围的P区(143)，该P区有导线联接到第二个P区(123)；在第一主表面上至少有两个绝缘层(260与360)，各个绝缘层各自覆盖了一个n-IGFET自身的部分源区(202与302)、部分漏区(201与301)及其间的源衬底区(140)，各个绝缘层上均有导体覆盖作为各n-IGFET的栅极(G1与G2)，所述栅极控制了作为两种载流子的两个电流源的n-IGFET的电流。
9.电流源可以设在SIS(Silicon Insulator Silicon)内。参考图9和图10。
按照上述1中所述的两个电流源是形成在第三个P区(140)内，第三个P区与其它半导体区域有绝缘体(171、172以及173)相隔绝。
10.本发明的实施例还提供了一种自动产生用于Gon的电压的方法。参考图15。
按照上述1中所述第二类元胞的n-IGFET的栅(Gon)是通过导线联接到设在第一个N区(110)在第一主表面下的一个掺杂剂量较大的N区(111)。
11.本发明的实施例还提供了一种使两个电流源尽管它们的控制电极存在控制电压，但既不能提供第二个N区以电流，也不能提供第二个P区以电流的方法。即另加Goff的方法，参考图16及图17。
按照上述3、4、5、6、9及10中的第三个子区，可以以第二个子区的第二个P区作为一个p-IGFET的源区(123)，以第三个子区的第二个N区作为该p-IGFET的源衬底区(132)，第三个P区作为该p-IGFET的漏区(140)，在第一主表面从源区的部分经源衬底区到漏区的部分有一个绝缘层(163)，此绝缘层上覆盖有导体，此导体作为p-IGFET的栅(Goff)，当栅上加电压使p-IGFET导通时，第二个P区(123)与第一个电极(电极K)之间只有很小的电压(对硅器件而言小于0.7伏)。不言而喻，从已有的半导体知识可知，要达到该种很小电压的方法，也可以利用第三个子区内的第三个P区(140)的一部分作为衬底区形成一个n-IGFET。
12.为了防止本发明提供的电流源的两端间电压过高，本发明还提供了将两端电压钳位的方法。参考图11、12、14、15和16。
按照上述4、5、6、8、9、11中所述的第二个P区(122)和第三个P区(140)间形成两个串联的二极管，其方法是在第二个P区(122)内做一个N区(126)，形成第一个二极管；在第三个P区(140)内做一个N区(142)，此N区内又做一个P区(141)，形成第二个二极管；第二个二极管的N区(142)在第一主表面用导体(电极K的导体)与第三个P区(140)相联接；第一个二极管的N区通过导线与第二个二极管的P区相联接。
13.本发明还提供了一种用设在第一个N区在第一主表面的重掺杂N区来提供相对于第一个电极(各图中的K)有低电压的电源的方法，用以提供发明内容3所述两个电流源的输入端所需电能，参考图21。
按照上述1中所述的第一类元胞的一个实施例，有一个在第一主表面下与其第一个N区(110)直接接触的重掺杂的N区(111)，此N区在第一主表面有导体(电极H)直接接触，还有一个在第一主表面用浮动欧姆接触(FOC)与第二个P区(120)相联接而又在该第二个P区(120)内的第二个N区(132)，还有一个第三个P区(140)在所述的第二个N区(132)内，还有一个第三个N区(146)在所述的第三个P区(140)内，还有一个第四个P区(145)在所述的第三个N区(146)内；所述的第四个P区(145)在第一主表面有导体直接接触，它通过导线与所述的重掺杂的N区(111)接触的导体(H)相联接；所述的第三个N区(146)在第一主表面有导体(F)直接接触，它通过导线与一个电容(C1)的一端相联接，所述电容的另一端与第一个电极(K)相联接；所述电容作为一个设置在第三个P区(140)内的低压电路的电源，低压电路的输入端(GC)是外接控制电压，低压电路的输出端是作为受控制的电流源的控制电压或作为第二个P区(120)的控制电压。
14.本发明还提供了一种相对于第二个电极(各图中的A)结终端区之外的低压电路的电源，参考图20。
按照上述1中所述的结终端区第二边之内的第一主表面下的一个小区域上设有导体，此导体通过导线与在结终端区第二边之外的一个N区(802)相联接；此N区除在第一主表面之外均被一个P区(801)所包围，此P区在第一主表面有导体直接接触，它通过导线与一个电容(C0)的一端相联接；所述电容(C0)的另一端与结终端区第二边之外的第一个N区(110)相联接；所述电容(C0)作为设在结终端区的在第二边之外的低压电路的电源。
附图说明
图1(a)是本发明的原理性结构的示意图；
图1(b)是图1(a)的简单等效电路图；
图2(a)是本发明的另一种原理性结构的示意图；
图2(b)是图2(a)的简单等效电路图；
图3(a)是本发明的又一种原理性结构的示意图；
图3(b)是图3(a)的简单等效电路图；
图4是耐压区下部的几种结构的示意图；
图5(a)是本发明的一种将电流源做在芯片内部的结构示意图；
图5(b)是图5(a)的简单等效电路图；
图6(a)是本发明的另一种将电流源做在芯片内部的结构示意图；
图6(b)是图6(a)的简单等效电路图；
图7是一种在图5(a)或图6(a)基础上采用介质隔离的结构示意图；
图8是另一种在图5(a)或图6(a)基础上采用介质隔离的结构示意图；
图9是一种在图5(a)或图6(a)基础上采用SIS的方法的结构示意图；
图10是另一种在图5(a)或图6(a)基础上采用SIS的方法的结构示意图
图11(a)是一种增加了钳位二极管的结构示意图；
图11(b)是图11(a)的简单等效电路图；
图12(a)是另一种制造图1(a)和图2(a)中提供空穴电流的电流源的方法的结构示意图；
图12(b)是图12(a)的简单等效电路图；
图13(a)是一种增加开启栅以加快开启速度的结构示意图；
图13(b)是图13(a)的简单等效电路图；
图14(a)是另一种增加开启栅以加快开启速度的结构示意图；
图14(b)是图14(a)的简单等效电路图；
图15(a)是一种能自动提供开启栅信号以实现快速开启的结构示意图；
图15(b)是图15(a)的简单等效电路图；
图16(a)是一个在图14(a)的基础上增加一个关断栅的结构示意图；
图16(b)是图16(a)的简单等效电路图；
图17是一个在图16(a)的基础上去除钳位二极管的结构示意图；
图18是根据文献[1]中的图21的产生低压电路控制信号的方法的示意图；
图19是一种用于实现阳极短路的低压电路的原理性示意图；
图20是一种制造低压电路电源的方法的结构示意图；
图21(a)是一种由器件本身产生的相对阴极为正电压的电源的方法的结构示意图；
图21(b)是一种控制电路的原理性示意图；
图22是图14利用图4(e)的结构的示意图；
图23是根据图22的元胞结构采用TMA-MEDICI模拟得到的直流特性图；
图24是根据图22的元胞结构采用TMA-MEDICI模拟得到的开关特性图；
图25(a)是六角形密堆积的一个元胞的结构示意图；
图25(b)是由图25(a)密堆积的结果的示意图。
具体实施方式
下面参照附图对本发明进行更全面的描述，其中说明本发明的示例性实施例。在所有的图中，同样的号码所代表的意义都是一样的。
本发明的附图中导体统一用粗线表示，在以后不再赘述。
本发明的晶闸管的有源区(或称工作区，active region)的原理性结构及其简单等效电路如图1所示。
图1(a)示出本发明的有源区的原理性结构。该图最下面的电极A是阳极，它通过导体联接于第一个P区101，用来注入空穴到轻掺杂的第一个N区110，N区110是耐压区。耐压区之上有一个第二个P区120。第二个P区120之上的右边部分是经过导体串联到一个电流源300再联接到阴极K。这样，在外加电压VAK大于零时，101、110及120构成第一个晶体管(PNP)的发射区、基区及集电区。
在第二个P区120的左边的上面部分有一个N区130，此区经过导体串联到一个电流源200再联到阴极K。当VAK大于零时，130区可以发射电子到120区，再由110区把电子取走。这样，130、120及110构成第二个晶体管(NPN)的发射区、基区和集电区。
两个晶体管与两个电流源联接构成的等效电路如图1(b)所示。
图1(a)所示的结构与GTO及MCT最大不同处是有两个电流源。
设置两个电流源的目的是在有电流的情况下，保证在耐压区110中两种载流子浓度尽可能满足下面条件：
n-p-ND +≈0 (1)
其中n为电子浓度，p为空穴浓度，ND +是110区的有效电离施主浓度。当电流很大，从而n与p均远大于ND +时，如果n>>p，则耐压区承受外电压时，其作用如同一个重掺杂的P区，它不可能承受很高的电压。如果p>>n，其作用如同一个重掺杂的N区，它也不可能承受很高的电压。这两种情形都不能达到大电压下电流饱和的目的。
注意到在Si中，电场强度大于2×104V/cm时，电子及空穴的速度各约等于其饱和值vSe及vSh。而电场强度在2×105V/cm以上时才有明显的碰撞电离率。因此，上述条件只需要单位面积下电子电流与空穴电流的比例为(Je/Jh)＝(vSe/vSh)。由于在Si中，(vSe/vSh)≈1，故只需要电子电流与空穴电流相等。
按照图1的做法，由于要维持120及130构成的P-N结正偏压，使得有注入，300所联接的120区的电位比200所联接的130区的电位高。在Si中高出0.7V左右，这显然需要多消耗单位面积功率。为此，像图2(a)所示的原理性结构那样，我们可把最上面的N区分成一个重掺杂的130区和一个轻掺杂的131区。同时，把P区120在130区的周围掺杂剂量做得很低；把P区120在131区的周围掺杂剂量做得很高。于是，130和120构成一个N+-P-结，其通过的电流以电子电流为主；131和120构成一个N--P+结，其通过的电流以空穴电流为主。
图2(b)是图2(a)的简单等效电路图。
图2(a)中300与N区131联接的导体也可以和一个P区133同时接触，如图3(a)所示。这种接法相当于一个120、131及133构成的集电结短路的PNP晶体管，其等效电路如图3(b)所示。
图1(a)的耐压区110的下部100区有几种结构，如图4所示。图4(a)是耐压区110直接与P区101连接，而P区101又与电极A相联接。图4(b)与图4(a)不同处是110与101之间增加了一个N区103作为缓冲层，N区103有比110更重的掺杂浓度，但比较薄。图4(c)所示是一种阳极短路的接法，电极A既与P区101接触，也通过与N区102接触联到耐压区110。有时为了阳极短路的效果更好，需要在110下方有一个比110更重掺杂浓度的N区103，如图4(d)所示。图4(e)是一种将N耐压区110经过一个N区102联出作为一个基极而用的结构，图4(f)是在图4(e)的基础上为了阳极短路更有效而在101及102上设有一个较重掺杂的N区103的结构。图4(f)和图4(e)都是为了快速关断而用，其用法将在后面叙述。下面各图中，不管采用图4(a)、图4(b)、图4(c)、图4(d)、图4(e)或图4(f)所示图中哪一张接法，为了简单起见，我们均用图4(a)来表示。只是在将N耐压区110经过一个N区102联出作为一个基极而用的联法时，不管采用图4(e)或图4(f)，均用图4(e)的表示方法。
图2(a)所示的电流源200及300可以不是在该芯片上外接的，而是做在器件的芯片内部。图5(a)示出一个这样做法的一个元胞。在这里，将P区120分成三个独立的P区：121、122、123，将N区130设置在P区121内，N区131设置在P区123内。电流源则设置在P区140中，140被N区132所包围，132又在第一主表面(最上面的表面)用浮动欧姆接触(FOC)在表面与P区122相联。P区140作为两个n-MISFET的源衬底区，它与两个n-MISFET的源区202及302通过导体在表面相联接，两个n-MISFET的漏区分别是N+区201及N+区301，它们各自有导体联出到N区130上的电极D1及N区131上的电极D2。有两个绝缘体260及360分别覆盖在两个n-MISFET的源区的一部分，源衬底区及漏区的一部分。绝缘体上有导体构成两个n-MISFET的栅G1与G2。控制G1与G2的电压可以控制两个n-MISFET的电流，从而控制了流经130及131的电流。在实际设计中，可使P区121的掺杂剂量比受它包围的N区130的掺杂剂量小得多，因此流过130的电流主要是向下流的电子流。相反，P区123的掺杂剂量比受它包围的N区131的掺杂剂量大得多，因此流过123的电流主要是向上流的空穴流。由于130与121构成的P-N结及123与131构成的P-N结在正向工作时的偏压均约为0.7V(对硅的情形)。如果两个n-MISFET做得完全一样，而流过两个PN结的电流不相等，则流过的两个n-MISFET的电压会不等，电流大的一边造成压降大，结果是该边P-N结电压的压降变小。利用这种负反馈的原理，容易实现电子电流与空穴电流相等或接近相等的要求。
图5(b)是图5(a)结构的简单等效电路图。
为了实现图2中两个电流源200及300，不一定要把该图的P区120分成独立的三段，而是可以把三段连接在一起。图6(a)示出了为达到这一目标的结构原理图。这里的各区号码和图5的一致，工作原理不再赘述。值得提出的是，图中的P区122掺杂剂量可以较重，使其横向电阻较小。从而使得两边(P区121与P区123)电压不会因发生横向电流而不相等。
图6(b)是图6(a)的简单等效电路图。
也可以使图5(a)或图6(a)中的N区130及/或N区131不是完全受P区121及/或123所包围。这就是利用刻槽技术。图7是将图5(a)或图6(a)三个P区完全地用介质171及介质172隔开的方法的示意图。图8是将图5(a)或图6(a)三个P区部分地用介质隔开的方法的示意图。在这两个图中，N区130和N区131只有底部是连接P区，其边上无P区包围。
在图5(a)或图6(a)中用n-MISFET来做两个电流源，这是因为它在同样导通电流下所需的漏源电压较小，可以节省导通损耗。但是为了实现n-MISFET，需要有P型的源衬底区140，而这个P区又不能以P区122来代替，否则由P区101注入的空穴会直接经P区122流入电极K，失去了控制两种载流子电流相等的能力。因此加入了与P区122电位相等的N区132。如果电流源是做在一个与其它半导体区绝缘的半导体区中，则N区132就无必要存在。图9示出了一种这样的方法，该方法是将电流源区的两旁用绝缘体171和172隔开(例如利用Trench技术)，而下面也用绝缘体173隔开(例如利用SIS技术)，作为源衬底区的是P区140。
当然，这种隔离的方法也有一定的灵活性。例如，还可以保留一部分P区122在隔离区之下，如图10所示。这会使得经过耐压区110的空穴到上层有更大的通路。同时也可使P区121和P区123之间的电位更接近，使得耐压区电子流密度和空穴流密度更接近。
在图11(a)中画出了一个P区122和N区126构成的P-N二极管，126通过联线又接到P区141，后者设在N区142中，因此又形成一个二极管。N区142通过导体直接与P区140及阴极K相联。这就是说，从P区122到阴极K有两个二极管。这样，即使P区122到K有很大的电流，两者间的电压也不会超过两个二极管的正向压降之和(在Si器件中约为1.5V)，这可以避免在大电流下两个受G1及G2控制的n-MISFET的漏源电压过大，换言之，这两个二极管起了一个钳位作用，
在以后各图中遇到有此结构时不再赘述。
图11(b)是图11(a)的简单等效电路图。
在本发明器件中制造图1和图2中电流源300还有一种方法是把P区123和N区131形成的P-N结做在图5(a)或图6(a)所示的P区140之内。这种方法的结构示意地表示在图12(a)中。该图中由G2控制的n-MISFET的漏区是N型区144，在144中又做一个P区143，143与144形成了P-N结。143通过联线经图中的FOC接到P区123。图12(b)是图12(a)的简单等效电路图。
上述各结构固然可使器件导通，但从关断态进入导通态所需的时间可能较长。这是因为，要使P区101有空穴注入到N区110的先决条件是有电子从N区130经P区121流入到N区110，再达到P区101而从电极A流出。而这要求P区121对N区130有正向偏压(在Si器件中约为0.7V)，而P区121要有正向偏压又必须依靠P区101的空穴注入，这一循环过程使晶闸管的再生作用要经过相当长的时间。
为了加快开启速度，我们可设法使器件在开启之初，电子不是从N区130经过P区121再进入耐压区110，而是直接进入耐压区110。图13(a)示出了一个这种方法的结构图。它是在图5(a)结构的基础上，用N区110作为漏区，部分的N+区201作为源区。在表面有一个绝缘层161覆盖于该两区以及P区122、N区132及P区140，此绝缘层161上有导体作为一个n-MISFET的栅，称为开启栅Gon。其实，这里是两个n-MISFET串联，一个是由201、140及132构成的n-MISFET，另一个是由132、122及110构成的n-MISFET。
在图13(a)中，开启栅Gon与G1联在一起，构成了串联的而又共用一个栅信号的n-MISFET。从截止态到开启的初级阶段串联的n-MISFET均开启，有电子流向N区110。由于n-MISFET是串联的，因此总的电子电流仍由栅G1控制，可以做到电子电流与空穴电流(由G2控制)在开启后一直相等。图13(b)是图13(a)的等效电路示意图。
加速开启过程还可以对G1与Gon采用不同的栅信号，图14(a)示出了一种这样的结构。这里专用的开启n-MISFET是该图的N区130作为源区，P区121作为衬底区，N区110作为漏区，有绝缘层162覆盖部分130区、121区以及部分110区，其上有导体构成栅电极Gon。图14(b)是图14(a)的简单等效电路图。
本发明还提供了一种自动获得Gon所需电压的方法。如图15(a)所示，在一个元胞的边界处设了一个与N耐压区110相连接的N+区111，此区在VAK很大而电流很小时不会耗尽，其未耗尽区相对于P区121有一定的正电压。未耗尽区有导体接触，经过联线联到Gon上。当VAK很小时，该区对P区121的电压下降。因此该区适用于作为开启的Gon的电压用。图15(b)是图15(a)的简单等效电路图。
本发明的器件从导通状态到关断状态的过程，在原理上可以将G1及G2所控制的电流逐渐减少。但是由于两个晶体管形成的再生作用，关断过程会需要较长的时间。
利用阳极短路的方法，即图4(c)与图4(d)所示的方法，也可以加快关断过程。这是因为，当流经N区110的电子电流很小时，P区101相对于N区102的电压就很小(例如，对Si器件而言，小于0.5V)，P区101就几乎无空穴再注入到110中。这时晶闸管的再生作用不再存在。
但是，阳极短路的方法只有在电流小到一定程度时，才能使P区101相对于N区102的电压足够地小。为此，本发明还提供了快关断的方法。这个方法是增加一个关断用的栅Goff。
图16(a)示出了一个在图14(a)的基础上增加一个关断栅的方法。在上表面之上，从P区123的一部分开始，经过N区132到P区140的一部分，覆盖了一个绝缘层163，绝缘层上覆盖了一个导体做关断栅，这是一个以P区123为源区，N区132为源衬底区，P区140为漏区的p-MISFET。当Goff所加电压低于该MISFET的阈电压而使该MISFET导通时，P区123与P区140导通。如果P区123与P区140导通压降低于P-N结的正向导通压降(在硅器件中约0.7V)，则123与131间几乎无电流。同理，121与130间也几乎无电流。两个n-MISFET不起作用。这时器件就像一个由101、110、123(及121和122)构成的PNP晶体管，可以耐很高的电压而几乎无电流。图16(b)是图16(a)的简单等效电路图。不言而喻，从已有的半导体知识可知，要达到P区123与P区140导通压降低于P-N结的正向导通压降(对于硅器件而言约为0.7V)的方法，也可以是在N区132和P区140之间形成一个n-MISFET。
实际上，图16中的两个钳位二极管，即由122与126形成的P-N结及141与142形成的P-N结构成的两个串联的二极管，在图16(a)中可以不再需要。因为图16中的p-MISFET在Goff有足够电压而导通时，121(及122和123)与140之间的电位差已被抑制住了。这种无钳位二极管的结构如图17所示。
提高关断速度有效的方法是利用本发明人的发明专利“一种高速IGBT，ZL200910119961.3，及U.S.Appl.No.12/712,583(2010)”所提出的方法。在该专利中已经提出多种具体结构，一种具体结构如图18所示，该图是该专利中图21的重现，只是各区的符号采用了本专利的符号。这里P区602及P区600是一种作为结边缘的耐压结构。器件关断时的耐压区是从联接电极K的P区601的右边开始，直到一个作为场终止区的重掺杂的N区400的左边为止。在P区600的末段的表面上设有一个绝缘层661，其上有一个导体080，它联接到一个电阻Ri，该电阻另一端联接到N区400。当该图的栅G0上有负脉冲信号而使该栅绝缘层660下的N区110的表面形成了反型区时，则P区602及P区600的电位会变得更接近电极K的电位，从而661下的电位变得比G0上无负脉冲信号时的值低，于是080与半导体表面构成的电容会充电，此充电电路的电流是从400开始，经Ri到080到600，最后到电极K。这样在电阻Ri上会有电压，在810这个联接080及Ri的端口上有相对于中性N区110上的脉冲电压。
上面讲了得到一个产生关断信号的原理，至于该图中的N+区603与N+区604及P+区605及浮动欧姆接触FOC与上述的控制无关，故不赘述。
总之，可以在开启的瞬间或其前一刻及关断的瞬间或其前一刻得到极性不同的信号从810输出。如图19所示，在结边缘外的中性区800内可以制造低压电路。由810作为输入端，其输出端为A、B两个电极，分别用导线联到图4(e)的电极A电极B。当要关断时，可以使电极A与电极B之间的电压小于P-N结导通的电压(对Si器件而言，约为0.7V)。使得不再有空穴从下表面注入到N区110。
上图中的C0代表一个可以作为800区内低压电路的电源。对于小电流的器件，这个电源并不需要。但是，对于很大电流的器件，由于关断过程的起始阶段会在电极A与电极B之间有很大电流，就要求低压电路有很大的驱动能力，这时必须有能够提供瞬间大电流的电源。这个电源在图中用电容C0表示。本发明还提供了一个对电容C0充电的方法。其结构如图20所示，该图的虚线代表当器件关断时处于高电压下N区110的耗尽区边缘，P区600的一部分是结边缘技术使用的一个区，它可以是专利“一种用于半导体器件的表面耐压区，ZL95108317.1，及U.S.5,726,469A”中讲到的最佳变掺杂区，在P区600中的接近耗尽区边缘处有一个导体与600相接触，此导体通过导线联到一个中性区内的P区801所包围的N区802上。801又有另外的导体联接到电容C0的一端，电容C0的另一端接到设在中性区110的N区803上。当器件的VAK较大时(例如在断开时)，可以有电流从N区803经电容C0，再经801与802构成的正向P-N结，又经结边缘区的600流向K极。这使得电容可以充电。当电容上电压达到一定值时，充电停止。这个电容可以作为低压电路的电源。图中由801与802构成的二极管可以防止在不需要使用这个电源时电容C0的自动放电。
作为控制电流源的n-MISFET的栅G1及G2，在开启的过程及/或关断的过程中由于其对半导体的表面存在电容，可能需要较大的外来电能消耗。因此，最好能由本发明的器件自身能供给一定能量的对电极K的正电压，以降低对外加驱动的要求。另外，从关断到导通的过程中，如果P区121相对于N区130有正电压而相对于N区110有负电压，则有利于电子进入N区110再到达P区101。这需要给P区121有一个相对于K电极的正电压。本发明提供了一种由器件本身产生这种对电极K为正电压的电源的方法。
图21(a)示出了这种方法。在N区110表面有一个重掺杂的N+区111(见参考文献[3])。该区通过联线接到一个设在N区146内的P区145的表面，N区146又有一个电极F在表面，从电极F到电极K间接了一个电容C1。当VAK>0时，可以有电子从N+区111流出到N区110，再流到下表面。于是，有电流从下表面流到N+区111，再经过145及146构成的P-N结，由电极F经电容C1流到电极K，使电容C1充电。
需要指出的是，不管图21下表面是图4中的哪一种结构，都不可能有空穴电流持续不断地流向该图中的电极K。这是因为，与电极相联的P区140被N区132包围，后者又被设在表面的浮动欧姆接触(FOC)联到了P区120，当P区120被充以正电荷后，N区132与P区140构成的P-N结是反偏的。另外，与F电极相联接的N区146与P区140构成的P-N结在电容C1充电后也是反偏的。
还需指出的是，本领域的普通技术人员都容易想到，本发明所述电容不仅可以是外接电容，也可是制作在芯片内部的电容，例如用一个MIS电容。
有了对电极K的正电源，可以很方便地由外加控制信号来得到前面所述G1及G2要求的栅电压，以及对P区121(及122与123)的正电压。图21(b)示意地表示这个情况，它是在P区120(代表121或122或123或与这些类似的区)上形成的N区132上做一个P区140，在P区140内可实现通常的低压集成电路。此低压电路有导线联入电极K及电极F作为电源，其相对于电极K的输出端可包括供G1及G2的电压的端口，也可以包括供P区120的端口。这些输出端口的电压均由一个输入端口GC以外加信号来控制。
下面介绍一个按图14(a)的模拟结果，其底部采用了图4(e)所示的方法，具体结构如图22所示。这里采用了叉指条图形，其各区所用杂质浓度[cm-3]、宽度[ m]及厚度[ m]分别如下：110区：1×1014、57、300；101区：3×1018、40、2；102区：1×1019、17、2；121区：5×1016、20、10；122区：1×1017、17、10；123区：5×1017、13、10；130区：3×1017、10、2；131区：2×1016、10、7；132区：1×1017、15、4；201区与202区之间距离为0.3，260区厚度为0.03；301区与302区之间距离为0.3，360区厚度为0.03；两个n-MOS的阈值电压均为3V；162区下面110区与130区之间的距离为5，162区厚度为0.03，受GON控制的n-MOS阈值电压为1.4V。在模拟中采用了SRH，CONMOB，FLDMOB，IMPACT.I等模型，两种载流子的寿命均设为200 s。
图23是仿真所得的直流特性。器件的电流密度JAK＝200A/cm2下，导通压降为1.35V。该器件的击穿电压为1300V(在电极A和电极B之间电压为零，且三个栅的电压均与K电极相等的情形)。
图24表示该器件开关特性的模拟结果。从图中可以看出，器件的开启时间为0.45 s(电流从最大电流的10％升至90％)，关断时间为4 s(电流从最大电流的90％下降至10％)。
这里，为了模拟方便起见，在器件的电极A和电极B之间加了一个n-MOS取代图18，19，20的方法。器件的开启首先是将V(GON)和V(G1)同时同步地用了0.1 s的时间从0V线性增加至10V，再等20 s将V(G2)用了3 s的时间从0V线性增加至10V。器件的关断首先是在0.1 s内实现电极A和电极B的短路，与此同时，V(GON)用了0.1 s的时间从10V线性下降至0V，再等1 s将V(G1)和V(G2)用了10 s的时间从10V线性减小至0V。
从上述特性来讲，本器件模拟结果已经比英飞凌的IGBT产品SIGC156T120R2C(电流密度63A/cm2下，导通压降为2.5V)在同样正向压降下电流密度更大。应当说明，这里给出的不是最佳的设计。
需要特别指出的是，功率器件失效的最可能原因是电流集中效应。从图23的直流特性可知，对于本发明的器件而言，任何局部元胞的VAK增加或栅电压的增加都能发生更大的电流、但不是一发不可收拾的电流密度，而且在很高的电压下也不至于发生电击穿。
以上所述的元胞除叉指条结构的元胞外，当然还可以有其它许多结构。图25(a)中画出了图22结构为六角形密堆积的一种元胞，这里把露出于表面的N区110画在六角形元胞的边缘，这样可以获得较大的开启器件的能力。图25(b)画出了许多这样的元胞的密堆积的示意图。
尽管以上所举的各种情形是以耐压区为N型的。但是显而易见，它们也适用于耐压区为P型的情形。那时本专利所述的各种N型区应换为P型区，电极A与电极K应互相对调。
以上对本发明的一些例子做了说明。不言而喻，对于熟悉本领域的技术人员而言，还可以在本发明的思想下，作出其它许多应用例子而不超过本发明的权利要求。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
Claims (16)
1.一种半导体器件，它的工作区在一块半导体的第一主表面与第二主表面之间，含有第一类元胞或第二类元胞或第三类元胞或同时含有任何两类或全部三类元胞；
所述第一类元胞的特征在于：
含有第一个第一种导电类型的区作为主耐压区；
所述的第一个第一种导电类型的区的一面与第一个第二种导电类型的区相连接；
所述第一个第一种导电类型的区的另一面与第二个第二种导电类型的区的一面相连接；
所述第二个第二种导电类型的区的另一面至少有一部分与一个第二个第一种导电类型的区相连接；
所述半导体器件的第二个第一种导电类型的区与第一个受控制的电流源的第一端口相联接，所述第二个第二种导电类型的区另外还有一部分与第二个受控制的电流源的第一端口相联接，所述两个电流源各自的第二端口联接在一起且均联接到第一个导体；第一个导体作为第一个电极；
所述的第二主表面上具有两种电极接法中之任一种：第一种接法是只有第二个导体与第一个第二种导电类型的区相联接；第二个导体作为第二个电极；第二种接法是除第二个导体外，还有第三个导体与第一个第一种导电类型的区相联接，第三个导体是基极；
所述第一个受控制的电流源控制了流过第一个第一种导电类型的区的第一种载流子的电流，所述第二个受控制的电流源控制了流过第一个第一种导电类型的区的第二种载流子的电流；通过控制两种载流子电流的电流源控制第一个电极和第二个电极之间的电流；
所述第二类元胞除含有第一类元胞的特征外，还有如下特征：第一个第一种导电类型的区还有直接连通到第一主表面的区域，此区域有第一个绝缘层覆盖，该绝缘层还在第一主表面覆盖了第二个第二种导电类型的区及第二个第一种导电类型的区，该绝缘层顶部覆盖有一个导体；所述直接连通到第一主表面的第一个第一种导电类型的区及第二个第一种导电类型的区分别构成一个第一种导电类型的绝缘栅-场效应晶体管的漏区及源区，第二个第二种导电类型的区作为一个源衬底区，绝缘层顶部覆盖的导体作为该第一种导电类型的绝缘栅-场效应晶体管的栅；该栅上加信号可控制第一种导电类型的绝缘栅-场效应晶体管的漏区与源区间的第一种载流子的电流；
所述绝缘栅-场效应晶体管又称IGFET；
所述第三类元胞除含有第一类元胞的特征外，还有如下特征：第二个第二种导电类型的区的一侧有第二个绝缘层覆盖，该绝缘层还覆盖了在工作区边缘之外的作为结终端区的一个第二种导电类型的区的一侧；所述结终端区是在第一主表面的从半导体器件的工作区边界作为第一边开始，直到第二边结束；所述第二边之外是所述第一个电极和第二个电极之间即使加有很高电压而仍无电场存在的第一个第一种导电类型的中性区；所述第二个绝缘层的顶部有一个导体覆盖，称为关断栅；结终端区在第二边之外设有低压电路；所述低压电路设有两个输出端口，其第一个输出端口与所述半导体器件的第二个电极通过一个导体相联接，其第二个输出端口与第二种接法的基极通过另一个导体相联接；
所述结终端区之外的低压电路有两个输入端口，其第一个输入端口与所述中性区直接联接，其第二个输入端口是低压电路的控制端口，它通过导体与结终端内靠近第二边的一个区域相联接；
当所述的关断栅上加一种脉冲信号时，低压电路的两个输出端口之间可以有电流通过而两个输出端口之间电压变化；
当第一种导电类型的区是N区时，第一种载流子是电子，第二种导电类型的区是P区，第二种载流子是空穴；当第一种导电类型的区是P区时，第一种载流子是空穴，第二种导电类型的区是N区，第二种载流子是电子。
2.根据权利要求1所述的半导体器件，其特征在于，所述基极直接与第二个电极相联接，而不是通过另一个导体与所述低压电路的第二个输出端口相联接。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二个第二种导电类型的区分为三个子区，三个子区相互间有第一个第一种导电类型的区隔开，每个子区内含有各自的第二个第一种导电类型的区，三个子区内各自的第二个第一种导电类型的区分别由第二个第二种导电类型的区及第一主表面所包围；其中第一个子区内的第二个第一种导电类型的区的掺杂剂量较第一个子区的第二个第二种导电类型的区的掺杂剂量大得多，第二个子区内的第二个第一种导电类型的区的掺杂剂量较第二个子区的第二个第二种导电类型的区的掺杂剂量小得多，第三个子区内的第二个第一种导电类型的区与第三个子区的第二个第二种导电类型的区在第一主表面用浮动欧姆接触相联接；第三个子区内的第二个第一种导电类型的区之内还有第三个第二种导电类型的区，所述第三个第二种导电类型的区内至少含有两个第一种导电类型的IGFET,各个第一种导电类型的IGFET的源区与构成源衬底的第三个第二种导电类型的区在第一主表面有导体相联接，形成第一个电极；至少有两个第一种导电类型的IGFET的漏区分别与第一个子区内的第二个第一种导电类型的区及第二个子区内的第二个第一种导电类型的区用导线相联接；在第一主表面上至少有两个绝缘层，各个绝缘层各自覆盖一个第一种导电类型的IGFET自身的部分源区、部分漏区及其间的源衬底区，各个绝缘层上均有导体覆盖作为各个第一种导电类型的IGFET的栅极，所述栅极控制了作为两种载流子的两个电流源的第一种导电类型的IGFET的电流。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二个第二种导电类型的区分为三个子区，三个子区相互间有绝缘槽隔开，每个子区内含有各自的第二个第一种导电类型的区；其中第一个子区内的第二个第一种导电类型的区的掺杂剂量较第一个子区的第二个第二种导电类型的区的掺杂剂量大得多，第二个子区内的第二个第一种导电类型的区的掺杂剂量较第二个子区的第二个第二种导电类型的区的掺杂剂量小得多，第三个子区内的第二个第一种导电类型的区与第三个子区的第二个第二种导电类型的区在第一主表面用浮动欧姆接触相联接；第三个子区内的第二个第一种导电类型的区之内还有第三个第二种导电类型的区，所述第三个第二种导电类型的区内至少含有两个第一种导电类型的IGFET,各个第一种导电类型的IGFET的源区与构成源衬底的第三个第二种导电类型的区在第一主表面有导体相联接，形成第一个电极；至少有两个第一种导电类型的IGFET的漏区分别与第一个子区内的第二个第一种导电类型的区及第二个子区内的第二个第一种导电类型的区用导线相联接；在第一主表面上至少有两个绝缘层，各个绝缘层各自覆盖一个第一种导电类型的IGFET自身的部分源区、部分漏区及其间的源衬底区，各个绝缘层上均有导体覆盖作为各个第一种导电类型的IGFET的栅极，所述栅极控制了作为两种载流子的两个电流源的第一种导电类型的IGFET的电流。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二个第二种导电类型的区分为三个子区，每个子区内含有各自的第二个第一种导电类型的区；其中第一个子区内的第二个第一种导电类型的区的掺杂剂量较第一个子区的第二个第二种导电类型的区的掺杂剂量大得多，第二个子区内的第二个第一种导电类型的区的掺杂剂量较第二个子区的第二个第二种导电类型的区的掺杂剂量小得多，第三个子区内的第二个第一种导电类型的区与第三个子区的第二个第二种导电类型的区在第一主表面用浮动欧姆接触相联接；第三个子区内的第二个第一种导电类型的区之内还有第三个第二种导电类型的区，所述第三个第二种导电类型的区内至少含有两个第一种导电类型的IGFET,各个第一种导电类型的IGFET的源区与构成源衬底的第三个第二种导电类型的区在第一主表面有导体相联接，形成第一个电极；至少有两个第一种导电类型的IGFET的漏区分别与第一个子区内的第二个第一种导电类型的区及第二个子区内的第二个第一种导电类型的区用导线相联接；在第一主表面上至少有两个绝缘层，各个绝缘层各自覆盖一个第一种导电类型的IGFET自身的部分源区、部分漏区及其间的源衬底区，各个绝缘层上均有导体覆盖作为各个第一种导电类型的IGFET的栅极，所述栅极控制了作为两种载流子的两个电流源的第一种导电类型的IGFET的电流；
所述三个子区相互间有部分第二个第二种导电类型的区相连接，其它部分均有绝缘槽隔开。
6.根据权利要求1所述的半导体器件，其特征在于，所述第二个第二种导电类型的区分为三个子区，每个子区内含有各自的第二个第一种导电类型的区，三个子区内各自的第二个第一种导电类型的区分别由第二个第二种导电类型的区及第一主表面所包围；其中第一个子区内的第二个第一种导电类型的区的掺杂剂量较第一个子区的第二个第二种导电类型的区的掺杂剂量大得多，第二个子区内的第二个第一种导电类型的区的掺杂剂量较第二个子区的第二个第二种导电类型的区的掺杂剂量小得多，第三个子区内的第二个第一种导电类型的区与第三个子区的第二个第二种导电类型的区在第一主表面用浮动欧姆接触相联接；第三个子区内的第二个第一种导电类型的区之内还有第三个第二种导电类型的区，所述第三个第二种导电类型的区内至少含有两个第一种导电类型的IGFET,各个第一种导电类型的IGFET的源区与构成源衬底的第三个第二种导电类型的区在第一主表面有导体相联接，形成第一个电极；至少有两个第一种导电类型的IGFET的漏区分别与第一个子区内的第二个第一种导电类型的区及第二个子区内的第二个第一种导电类型的区用导线相联接；在第一主表面上至少有两个绝缘层，各个绝缘层各自覆盖一个第一种导电类型的IGFET自身的部分源区、部分漏区及其间的源衬底区，各个绝缘层上均有导体覆盖作为各个第一种导电类型的IGFET的栅极，所述栅极控制了作为两种载流子的两个电流源的第一种导电类型的IGFET的电流；
所述三个子区的第二个第二种导电类型的区相互间是相连接的。
7.根据权利要求3-6中任意一项所述的半导体器件，其特征在于，所述第二个子区内的第二个第一种导电类型的区用导体相连接处，导体还连接了一个不与第二个第二种导电类型的区相连接的第二种导电类型的区。
8.根据权利要求1所述的半导体器件，其特征在于，所述第二个第二种导电类型的区的另一部分与第二个受控制的电流源的第一端口相联接的结构是
一个被第二个第二种导电类型的区及第一主表面所包围的、并在第一主表面用浮动欧姆接触与第二个第二种导电类型的区相联接的第一种导电类型的区，此第一种导电类型的区及第一主表面包围了一个第三个第二种导电类型的区；所述第三个第二种导电类型的区内至少含有两个第一种导电类型的IGFET,各个第一种导电类型的IGFET的源区与构成源衬底的第三个第二种导电类型的区在第一主表面有导体相联接，形成第一个电极；至少有两个第一种导电类型的IGFET的漏区中的一个漏区内有一个被该漏区及第一主表面所包围的第二种导电类型的区，该第二种导电类型的区有导线联接到第二个第二种导电类型的区；在第一主表面上至少有两个绝缘层，各个绝缘层各自覆盖一个第一种导电类型的IGFET自身的部分源区、部分漏区及其间的源衬底区，各个绝缘层上均有导体覆盖作为各个第一种导电类型的IGFET的栅极，所述栅极控制了作为两种载流子的两个电流源的第一种导电类型的IGFET的电流。
9.根据权利要求1所述的半导体器件，其特征在于，所述两个电流源是形成在第三个第二种导电类型的区内，第三个第二种导电类型的区与其它半导体区域有绝缘体相隔绝。
10.根据权利要求1所述半导体器件，其特征在于，所述第二类元胞的第一种导电类型的IGFET的栅在第一主表面与第一个第一种导电类型的区通过导体相联接。
11.根据权利要求3-6中任意一项所述的半导体器件，其特征在于，所述第二个第二种导电类型的区和第三个第二种导电类型的区之间用一个IGFET控制其导通；
所述IGFET是以第二个第二种导电类型的区作为源区，以第三个子区内的第二个第一种导电类型的区作为源衬底区，以第三个第二种导电类型的区作为漏区；
所述IGFET或者是在第三个子区的第三个第二种导电类型区内设立一个第一种导电类型的区作为源区，以第三个子区内的第三个第二种导电类型的区作为源衬底区，以第三个子区的第二个第一种导电类型的区作为漏区；
所述IGFET在第一主表面从源区的部分经源衬底区到漏区的部分有一个绝缘层，此绝缘层上覆盖有导体，此导体作为所述IGFET的栅，栅上的电压可控制所述IGFET的电流。
12.根据权利要求4、5、6、8、或9所述的半导体器件，其特征在于，在所述第二个第二种导电类型的区和第三个第二种导电类型的区之间形成两个或两个以上串联的二极管。
13.根据权利要求11所述的半导体器件，其特征在于，在所述第二个第二种导电类型的区和第三个第二种导电类型的区之间形成两个或两个以上串联的二极管。
14.根据权利要求1所述的半导体器件，其特征在于，有一个在第一主表面用浮动欧姆接触与第二个第二种导电类型的区相联接而又在所述的第二个第二种导电类型的区内的第二个第一种导电类型的区，还有一个第三个第二种导电类型的区在所述的第二个第一种导电类型的区内，还有一个第三个第一种导电类型的区在所述的第三个第二种导电类型的区内，还有一个第四个第二种导电类型的区在所述的第三个第一种导电类型的区内；所述的第四个第二种导电类型的区在第一主表面有导体直接接触，该导体又在第一主表面与所述第一个第一种导电类型的区通过导线相联接；所述的第三个第一种导电类型的区在第一主表面有导体直接接触，它通过导线与一个电容的一端相联接，电容的另一端与所述第一个电极相联接；电容作为一个设置在第三个第二种导电类型的区内的低压电路的电源，低压电路的输入端是外接控制电压，低压电路的输出端是作为受控制的电流源的控制电压或作为第二个第二种导电类型的区的控制电压。
15.根据权利要求1所述的半导体器件，其特征在于，所述结终端区第二边之内的第一主表面下的一个小区域上设有导体，此导体通过导线与在结终端区第二边之外的一个第一种导电类型的区相联接；此第一种导电类型的区除在第一主表面之外均被一个第二种导电类型的区所包围，此第二种导电类型的区在第一主表面有导体直接接触，它通过导线与一个电容的一端相联接；电容的另一端与结终端区第二边之外的第一个第一种导电类型的区相联接；电容作为设在结终端区的在第二边之外的低压电路的电源。
16.根据权利要求12所述的半导体器件，其特征在于，在第二个第二种导电类型的区内做一个第一种导电类型的区，形成第一个二极管；在第三个第二种导电类型的区内做一个第一种导电类型的区，此第一种导电类型的区内又做一个第二种导电类型的区，形成第二个二极管；第二个二极管的第一种导电类型的区在第一主表面用浮动欧姆接触与第三个第二种导电类型的区相联接；第一个二极管的第一种导电类型的区通过导线与第二个二极管的第二种导电类型的区相联接。
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- 2013-08-27 US US14/011,073 patent/US8994067B2/en not_active Expired - Fee Related
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