CN104659078A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明是半导体装置及其制造方法，在该半导体装置中，以从将P型的半导体基板的表面覆盖的P型外延层的表面开始到达半导体基板的表面的方式，形成有配置了高电位侧电路区域(13)的N型扩散层(3)。以规定宽度将高电位侧电路区域(13)包围的方式，形成有N型的高耐压分离区域(16)。高耐压分离区域(16)具有：角部(18)，其位于沿着矩形的高电位侧电路区域(13)的角图案的位置；以及直线部(17)，其位于沿着直线图案的位置。与直线部(17)的N型扩散层(3a)的杂质的浓度相比，角部(18)的N型扩散层(3b)的杂质的浓度设定得更高。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是，涉及具有横向型高耐压元件的半导体装置和上述半导体装置的制造方法。
背景技术
作为具有横向型高耐压元件的半导体装置，对用于使感应电动机等负载动作的驱动电路进行说明。在驱动控制电路中，设置有：低电位侧电路，其以基板电位为基准，对IGBT(Insulated Gate BipolarTransistor)等半导体元件的开关动作进行控制；高电位侧电路，其以比基板电位高的规定电位(高电压)为基准，对半导体元件的开关动作进行控制；以及电位转换电路，其进行高电位侧电路和低电位侧电路之间的信号传递。
高电位侧电路与低电位侧电路之间电隔离。在构造方面，利用以将形成有高电位侧电路的高电位侧电路区域的周围包围的方式形成的高耐压分离区域，将高电位侧电路区域和形成有低电位侧电路的低电位侧电路区域电隔离。
高耐压分离区域利用RESURF(降低表面电场)构造(效应)而将基板电位和高电压电隔离。即，在高耐压分离区域中，N型的杂质区域的杂质的浓度(CN)和杂质区域的厚度(d)设定为，满足RESURF条件(CN×d≤规定浓度)。此外，作为公开有RESURF构造的文献的例子，存在非专利文献1(J.A.Appels and H.M.J Vaes"High voltage thin layer devices(RESURF devices)"IEDM,pp238-2411979.)以及非专利文献2(J.A.Appels,M.G.Collet,P.A.H.Hart,H.M.J.Vaes and J.F.C.M.Verhoeven"Thin layer high-voltagedevices(RESURF devices)"Philips J.Res.35,1-13,1980.)。
作为高电位侧电路区域的布局图案，例如，在采用矩形形状的图案的情况下，在图案以直线状延伸的部位，高耐压分离区域以直线状延伸(直线部)，在图案的角部，高耐压分离区域成为扇形形状(角部)。因此，高耐压分离区域由直线部和角部构成。
以往，在高耐压分离区域中，直线部的杂质浓度和角部的杂质浓度设定为相同浓度。
高耐压分离区域的N型的杂质区域与低电位侧电路区域的P型的杂质区域接触。高电位侧电路区域和低电位侧电路区域的耐压，由在向N型的杂质区域和P型的杂质区域接触的PN结施加了反向电压的情况下的耗尽层的伸展决定。
这里，在高耐压分离区域的直线部和角部中，针对相同面积的PN结面积，角部的体积(VC)比直线部的体积(VL)小。这样，在N型的杂质区域的杂质浓度(CN)和P型的杂质区域的杂质的浓度(CP)相同的情况下，角部的杂质的原子数量(CN×VC)变得比直线部的杂质的原子数量(CP×VL)少。
因此，存在如下问题，即，在直线部和角部中，耗尽层的伸展不同，无法在直线部和角部中同时确保相同的耐压(最大耐压)，半导体装置的耐压由直线部以及角部之中耐压低的一方的耐压决定。
发明内容
本发明就是为了解决上述问题点而提出的，其一个目的在于提供能够抑制耐压下降的半导体装置，其另一个目的在于提供上述半导体装置的制造方法。
本发明所涉及的半导体装置具有：半导体基板，其具有主表面；第1导电型的第1半导体层；第2导电型的第2半导体层；第1区域；第2区域；以及第2导电型的分离区域。第1导电型的第1半导体层以覆盖半导体基板的主表面的方式形成。第2导电型的第2半导体层以从第1半导体层的表面开始到达第1深度的方式形成。第1区域配置于第1半导体层，形成有由第1电压驱动的第1电路。第2区域配置于第2半导体层，形成有由比第1电压高的第2电压驱动的第2电路。第2导电型的分离区域具有宽度，其在第2半导体层上，以将第2区域包围的方式，沿着第2区域而形成，而将第1区域和第2区域电隔离。第2区域作为布局图案包含有直线图案以及角图案。分离区域具备第3半导体层和第4半导体层。第3半导体层具有第2导电型的第1杂质，且以一定宽度和第1厚度位于沿着直线图案的位置，并与第1半导体层接合。第4半导体层具有第2导电型的第2杂质，且以一定宽度和第2厚度位于沿着角图案的位置，并与第1半导体层接合。将第4半导体层和第1半导体层接合的接合面的面积设为面积A。在第3半导体层中，将具有使第3半导体层和第1半导体层接合的接合面的面积成为与面积A相同的面积的宽度以及第1厚度的区域，设为区域A。以第4半导体层的第2杂质的原子数量、和第3半导体层的区域A中的第1杂质的原子数量成为相同数量的方式，设定第3半导体层的第1杂质的浓度和第1厚度、以及第4半导体层的第2杂质的浓度和第2厚度。
本发明所涉及的半导体装置的制造方法具有以下工序。准备具有主表面的半导体基板。以将半导体基板的主表面覆盖的方式，形成用于配置第1区域的第1导电型的第1半导体层。以从第1半导体层的表面开始到达第1深度的方式，形成用于第2区域的第2导电型的第2半导体层。在第2半导体层上，形成具有宽度的分离区域，该分离区域以将第2区域包围的方式沿着第2区域到达第1深度。在第1区域上，形成由第1电压驱动的第1电路。在第2区域上，形成由比第1电压高的第2电压驱动的第2电路。在第2区域中，形成作为布局图案包含直线图案以及角图案的布局图案。形成分离区域的工序具有如下工序：通过沿着直线图案将第2导电型的第1杂质导入，形成具有宽度、并到达第1深度的第3半导体层；以及通过沿着角图案将第2导电型的第2杂质导入，形成具有宽度、并到达第1深度的第4半导体层。将第4半导体层和第1半导体层接合的接合面的面积设为面积A。在第3半导体层中，将具有使第3半导体层和第1半导体层接合的接合面的面积成为与面积A相同的面积的宽度、并到达第1深度的区域，设为区域A。在形成第3半导体层以及第4半导体层的工序中，以向第4半导体层导入的第2杂质的原子数量、和向区域A导入的第1杂质的原子数量成为相同数量的方式，对向用于形成第3半导体层的区域导入的第1杂质、和向第4半导体层导入的第2杂质进行调整。
根据本发明所涉及的半导体装置，在分别施加了第1电压和第2电压时，在分离区域中，在第3半导体层中伸展的耗尽层的宽度和在第4半导体层中伸展的耗尽层的宽度相同。由此，能够抑制耐压下降。
根据本发明所涉及的半导体装置的制造方法，在分别施加了第1电压和第2电压时，在分离区域中，在第3半导体层中伸展的耗尽层的宽度和第4半导体层中伸展的耗尽层的宽度相同。由此，能够得到能够抑制耐压下降的半导体装置。
本发明的上述以及其他目的、特征、方案以及优点，通过与附图相关联进行理解的关于本发明的以下详细说明，能够变得清楚变得明确。
附图说明
图1是表示本发明的各实施方式所涉及的具备高耐压元件的半导体装置的一个例子的框图。
图2是本发明的各实施方式所涉及的具备高耐压元件的半导体装置的俯视图。
图3是图2所示的剖面线III-III处的剖面图。
图4是本发明的实施方式1所涉及的具备高耐压元件的半导体装置的俯视图。
图5是在该实施方式中图4所示的剖面线V-V处的剖面图。
图6是在该实施方式中图4所示的剖面线VI-VI处的剖面图。
图7是表示用于说明半导体装置的问题点的直线部的剖面斜视图。
图8是表示用于说明半导体装置的问题点的角部的剖面斜视图。
图9是在该实施方式中用于说明半导体装置的作用效果的第1图，示出分别在PN接合面以及N﹢/N界面产生的电场曲线。
图10是在该实施方式中用于说明半导体装置的作用效果的第2图，示出分别在PN接合面以及N﹢/N界面产生的电场曲线。
图11是在该实施方式中用于说明半导体装置的作用效果的局部俯视图，示出高耐压分离区域。
图12是示出在该实施方式中用于说明半导体装置的作用效果的角部的剖面斜视图。
图13是示出在该实施方式中用于说明半导体装置的作用效果的直线部的剖面斜视图。
图14是示出在该实施方式中半导体装置的制造方法的主要工序的流程的图。
图15是示出在实施方式中杂质向高耐压分离区域的分配流向的图。
图16是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图17是示出在该实施方式中在图16所示的工序之后进行的工序的俯视图。
图18是示出在该实施方式中在图17所示的工序之后进行的工序的俯视图。
图19是表示在本发明的实施方式2所涉及的具备高耐压元件的半导体装置的制造方法中杂质向高耐压分离区域的分配流向的图。
图20是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图21是示出在该实施方式中在图20所示的工序之后进行的工序的俯视图。
图22是示出在该实施方式中在图21所示的工序之后进行的工序的俯视图。
图23是表示在本发明的实施方式3所涉及的具备高耐压元件的半导体装置的制造方法中杂质向高耐压分离区域的分配流向的图。
图24是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图25是示出在该实施方式中在图24所示的工序之后进行的工序的俯视图。
图26是示出在实施方式中在图25所示的工序之后进行的工序的俯视图。
图27是表示在本发明的实施方式4所涉及的具备高耐压元件的半导体装置的制造方法中杂质向高耐压分离区域的分配流向的图。
图28是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图29是示出在该实施方式中在图28所示的工序之后进行的工序的俯视图。
图30是示出在该实施方式中在图29所示的工序之后进行的工序的俯视图。
图31是表示在本发明的实施方式5所涉及的具备高耐压元件的半导体装置的制造方法中杂质向高耐压分离区域的分配流向的图。
图32是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图33是示出在实施方式中在图32所示的工序之后进行的工序的俯视图。
图34是示出在该实施方式中在图33所示的工序之后进行的工序的俯视图。
图35是表示在本发明的实施方式6所涉及的具备高耐压元件的半导体装置的制造方法中杂质向高耐压分离区域的分配流向的图。
图36是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图37是示出在该实施方式中在图36所示的工序之后进行的工序的局部剖面斜视图。
图38是示出在该实施方式中在图37所示的工序之后进行的工序的局部剖面斜视图。
图39是示出在该实施方式中在图38所示的工序之后进行的工序的局部剖面斜视图。
图40是针对各实施方式示出第1变形例的局部俯视图。
图41是针对各实施方式示出第2变形例的局部俯视图。
图42是针对各实施方式示出第3变形例的局部俯视图。
具体实施方式
首先，作为各实施方式的具备横向型高耐压元件的半导体装置的一个例子，对用于使感应电动机等负载动作的驱动电路的结构(框图)进行说明。如图1所示，在半导体装置D的驱动控制电路中，设置有：低电位侧电路14a，其以半导体基板的电位为基准，对IGBT11的开关动作进行控制；高电位侧电路13a，其以与半导体基板的电位相比更高的规定电位(高电压)为基准，对IGBT 11的开关动作进行控制；以及电位转换电路15a，其进行高电位侧电路13a和低电位侧电路14a之间的信号传递。此外，在各IGBT 11上连接有续流二极管12。
接下来，对各实施方式的半导体装置D的构造的概要进行说明。如图2及图3所示，以覆盖P型的半导体基板1的表面的方式，形成有P型外延层1a(第1半导体层)。在P型外延层1a上的规定位置处配置有低电位侧电路区域14(第1区域)。在低电位侧电路区域14中，形成有低电位侧电路14a，该低电位侧电路14a包含由低电压驱动的半导体元件20。
以从P型外延层1a的表面开始到达半导体基板1的表面的方式，形成有N型扩散层3(第2半导体层)。在N型扩散层3和半导体基板1之间，形成有N﹢埋入扩散层4。在N型扩散层3上配置有高电位侧电路区域13(第2区域)。在高电位侧电路区域13中形成有高电位侧电路13a，该高电位侧电路13a包含由高电压驱动的半导体元件19。以规定宽度将该高电位侧电路区域13包围的方式，沿着高电位侧电路区域13形成有N型高耐压分离区域16(分离区域)。
这里，高电位侧电路区域13的布局图案为矩形。因此，高耐压分离区域16具有规定宽度，且具有：扇形形状的角部(第4半导体层)18，其位于沿着矩形的高电位侧电路区域13的角图案的位置；以及直线部(第3半导体层)17，其位于沿着直线图案的位置。
在高耐压分离区域16的表面，形成有热氧化膜6。在热氧化膜6的表面，形成有金属或者多晶硅等的场板(未图示)。以包围高耐压分离区域16的方式，形成有P型扩散层2(第1半导体层)。以将高电位侧电路区域13以及低电位侧电路区域14覆盖的方式，形成有绝缘层(未图示)。
在各实施方式所涉及的半导体装置D中，在高耐压分离区域16的角部18的N型扩散层3b以及直线部17的N型扩散层3a中，各自的N型杂质的浓度和厚度满足RESURF条件。另外，角部18的N型扩散层3b的杂质的浓度(浓度A)和直线部17的N型扩散层3a的杂质的浓度(浓度B)不同。
此外，作为用于配置低电位侧电路区域14的层，例举了P型外延层1a，但并不限定于上述外延层，例如，可以是杂质扩散层。
以下，更具体地说明具备高耐压分离区域的半导体装置D的构造。此外，在各图中，对相同部件标注相同标号，除了必要情况以外，不重复其说明。
实施方式1
对实施方式1所涉及的半导体装置D进行说明。如图4、图5及图6所示，对于高耐压分离区域16，作为布局图案具有：中心角大约为90°的扇形形状的角部18，其位于沿着矩形状的高电位侧电路区域13的角图案的位置；以及直线部17，其位于沿着直线图案的位置。在高电位侧电路区域13中形成有被施加高电压的N﹢型扩散层5。
角部18的N型扩散层3b的杂质浓度，设定为是直线部17的N型扩散层3a的杂质的浓度的大约2倍。由此，N型扩散层3b的杂质的原子数量、和N型扩散层3a的规定体积中的杂质的原子数量成为相同数量，能够抑制耐压下降。对此进行说明。
高耐压分离区域16的N型扩散层3a、3b通过与P型扩散层2接合而形成PN结。首先，图7及图8是作为该PN结的面积，将具有相同面积的PN接合面131的、高耐压分离区域116中的直线部的部分(直线部117)和角部的部分(角部118)取出后的图。如图7及图8所示，在直线部117的PN接合面131的面积和角部118的PN接合面131的面积相同的情况下，角部118的N型扩散层103b的体积，小于直线部117的N型扩散层103a的体积。
杂质的浓度定义为单位体积中的杂质的原子数量(/cm3)。因此，在直线部117中的N型扩散层103a的杂质浓度、和角部118中的N型扩散层103b的杂质浓度为相同浓度的情况下，角部118的N型扩散层103b所包含的N型的杂质的原子数量，小于直线部117的N型扩散层103a所包含的N型的杂质的原子数量。
如果这样，在对PN接合面131施加有反向电压的情况下，从PN接合面131伸展的耗尽层的伸展在直线部117和角部118中是不同的，无法在直线部117和角部118处同时调整为最大耐压。在该情况下，该最大耐压由角部118的耐压决定。
接下来，对向为了使N型扩散层的杂质浓度、厚度满足RESURF条件而进行了最优化后的高耐压分离区域施加高电压的情况下的PN结中的电场强度进行说明。如图9所示，在高耐压分离区域116中，存在P型半导体基板101和N型扩散层103之间的PN接合面132(水平方向)、以及N型扩散层103和P型扩散层102之间的PN接合面131(垂直方向)。
作为电压，对P型扩散层102施加基准电压，对N﹢型扩散层105施加高电压。如果分别施加电压，则从PN接合面131朝向N型扩散层103，耗尽层沿横向扩展，到达N﹢/N界面133，N型扩散层103被完全耗尽。此时，在PN接合面131产生的电场强度由于RESURF效应，而小于在PN接合面132产生的电场强度，在PN接合面131产生的电场强度和在PN接合面132产生的电场强度，比硅(Si)的临界电场Ecri低。
如果进一步增大施加的电压，则在PN接合面132产生的电场强度，变得比在PN接合面131产生的电场强度高，到达硅(Si)的临界电场Ecri，引起雪崩击穿。此时的施加电压为耐压。该耐压相当于在垂直方向上对在PN接合面132产生的电场强度进行积分所得的值(面积SE)。此外，N型扩散层103的杂质的浓度和厚度以如下方式进行调整，即，当增大施加电压时，N﹢/N界面133的电场强度也增大，但小于在PN接合面132产生的电场强度。
接下来，对N型扩散层103的杂质浓度变低的情况进行说明。如果N型扩散层103的杂质浓度降低，则耗尽层更容易从PN接合面131向N型扩散层103扩展。这样，如图10所示，在PN接合面132产生的电场强度到达硅(Si)的临界电场Ecri之前，在N﹢/N界面133产生的电场就到达硅(Si)的临界电场Ecri，引起雪崩击穿。因此，高耐压分离区域116的耐压，低于N型扩散层103的杂质浓度和厚度最优化的情况下的耐压。
接下来，对直线部和角部中的N型的杂质的原子数量进行说明。图11中示出包含角部118和直线部117的高耐压分离区域116的一部分。通常，在向PN结施加了一定电压时向杂质区域伸展的耗尽层的宽度W，如果将杂质区域的杂质的数量设为n，则以W∝(1/n)1/2近似。
这里，将具有与角部118和P型扩散层102之间的PN接合面131(垂直方向)相同接合面面积的接合面的直线部117的部分作为直线部117a。另外，将高耐压分离区域116的宽度设为宽度L，将PN接合面131的布局上的长度设为长度SL(＝L×π/2)，将N型扩散层103的厚度设为厚度TH，将N型扩散层103的杂质浓度设为浓度CN。
这样，角部118中的杂质的原子数量为π×L2×TH×CN/4，直线部117a中的杂质的数量为π×L2×TH×CN/2。因此，角部118中的耗尽层的伸展是直线部117a中的耗尽层的伸展的21/2倍。
进而，施加了高电压的N﹢型扩散层105形成为，在直线部117中沿着直线部117而配置(参照图7)，与此相对，在角部118中具有一定的曲率半径。因此，与直线部117相比，在角部118中在N﹢/N界面产生的电场强度变强。
这样，在直线部117和角部118中设为相同的杂质浓度的情况下，角部118中的杂质的杂质原子数量变少，在角部118中，在PN接合面132产生的电场强度到达硅(Si)的临界电场Ecri之前，在N﹢/N界面产生的电场强度到达硅(Si)的临界电场Ecri，耐压下降。
在上述的半导体装置D的高耐压分离区域16中，N型扩散层3b所包含的杂质的原子数量(A)、和N型扩散层3a所包含的杂质的原子数量(B)被设定为相同数量，以使得角部18的朝向N型扩散层3b伸展的耗尽层的宽度、和直线部17的朝向N型扩散层3a伸展的耗尽层的宽度，成为相同的宽度。此外，相同数量并不是指严格相同的数量，而是包含制造方面的误差(波动)的数量。
为了将杂质的原子数量(A)和杂质的原子数量(B)设为相同，根据对上述的杂质的原子数量的估算，只要将角部18的N型扩散层3b的杂质浓度设定为高至直线部17的N型扩散层3a的杂质浓度的大约2倍即可。由此，能够对在位于角部18的附近的N﹢/N界面产生的电场强度进行抑制，能够抑制耐压的波动，能够防止半导体装置D的耐压下降。
对于该构造，再稍微详细地进行说明。如图12所示，将角部18的N型扩散层3b和P型扩散层2接合的接合面的面积设为面积JA。如图13所示，在直线部17的N型扩散层3a中，将具有使N型扩散层3a和P型扩散层2接合的接合面的面积成为与面积JA相同的面积的宽度及厚度的区域(体积)设为区域UV。
这样，以角部18的N型扩散层3b中的N型的杂质的原子数量、和直线部17的N型扩散层3a的区域UV中的N型的杂质的原子数量成为相同数量的方式，对角部18的N型扩散层3b的杂质的浓度和厚度、以及直线部17的N型扩散层3a的杂质的浓度和厚度进行设定。此外，区域UV是直线部17中的任意位置的区域，并不代表特定位置的区域。
另外，对上述半导体装置D的作用效果，再稍微定性地进行说明如下。
首先，针对直线部17将N型扩散层3a的杂质浓度和厚度最优化是指，如果在对P型扩散层2施加基准电位、对N﹢型扩散层5施加了高电压时，将在N型扩散层3a和P型的半导体基板1之间的PN接合面32产生的电场设为电场A，将在N型扩散层3a和P型扩散层2之间的PN接合面31产生的电场设为电场B，将在N型扩散层3和N﹢型扩散层之间的界面33产生的电场设为电场C，则将杂质的浓度和厚度设定为使电场A成为与临界电场相关的电场。
然而，在将针对直线部17的N型扩散层3a为最优化的杂质浓度和厚度的条件应用于角部18的N型扩散层3b的情况下，在角部18中，在N型扩散层3b和N﹢型扩散层5之间的界面产生的电场会到达临界电场。
其次，针对角部18将N型扩散层3b的杂质浓度和厚度最优化是指，如果在对P型扩散层2施加基准电位、对N﹢型扩散层5施加了高电压时，将在N型扩散层3、3b和P型的半导体基板1之间的PN接合面32产生的电场设为电场D，将在N型扩散层3b和P型扩散层2之间的PN接合面31产生的电场设为电场E，将在N型扩散层3和N﹢型扩散层之间的界面33产生的电场设为电场F，则将杂质浓度和厚度设定为使电场D成为与临界电场相关的电场。
然而，在将针对角部18的N型扩散层3b为最优化的杂质浓度和厚度的条件应用于直线部17的N型扩散层3a的情况下，可以想到直线部17的N型扩散层3a的杂质的浓度变高，不满足RESURF条件，耐压急剧下降的情况。
在上述半导体装置D的高耐压分离区域16中，以使电场A比电场B及电场C高，电场D比电场E及电场F高，电场A及电场D双方成为与临界电场相关的电场的方式，设定N型扩散层3a、3b的杂质浓度和厚度。由此，能够抑制在N﹢/N界面产生的电场到达临界电场，其结果，能够防止半导体装置D的耐压的下降。
接下来，对上述半导体装置D的制造方法的主要工序进行说明。图14中示出主要工序的流程图。如图14所示，首先，在步骤S1中，准备P型的半导体基板。然后，进行为了形成RESURF构造、低电位侧电路区域的半导体元件以及高电位侧电路区域的半导体元件而导入规定杂质的处理。在该处理过程中，分配向高耐压分离区域的杂质导入(注入)(步骤S2)。
接下来，对该杂质的分配的第1例进行具体说明。如图15及图16所示，形成露出角部18、覆盖直线部17的抗蚀图形41。然后，将该抗蚀图形41作为注入掩膜，在成为对角部18的N型扩散层3b为最优化的杂质浓度的条件(例如，2×1012cm-2左右)下，将N型的杂质21a注入角部18中。然后，去除抗蚀图形41。
接下来，如图15及图17所示，形成覆盖角部18、露出直线部17的抗蚀图形42。然后，将该抗蚀图形作为注入掩膜，在成为对直线部17的N型扩散层3a为最优化的杂质浓度的条件(例如，1×1012cm-2左右)下，将N型的杂质21b注入直线部17中。
接下来，如图18所示，通过去除抗蚀图形42，形成将高电位侧电路区域13和低电位侧电路区域14电隔离的高耐压分离区域16。此外，作为高电位侧电路区域13的N型扩散层3的杂质浓度，可以是N型扩散层3a的杂质浓度以及N型扩散层3b的杂质浓度中的任一个浓度。
在以上述方式制造出的半导体装置D中，如上文所述，向角部18伸展的耗尽层的宽度、和向直线部17伸展的耗尽层的宽度实质上为相同的宽度，能够抑制角部18的耐压的下降。
此外，为了便于说明杂质向高耐压分离区域16的分配，作为抗蚀图形，示出了将高电位侧电路区域13和低电位侧电路区域14覆盖的抗蚀图形41、42。如上所述，杂质向高耐压分离区域16的分配与导入杂质的处理并行，该导入杂质的处理是为了形成低电位侧电路区域14、高电位侧电路区域13等半导体元件等的处理。因此，在实际的工序中，在高电位侧电路区域13、低电位侧电路区域14中，形成与半导体元件等相对应的抗蚀图形。这在后述的各实施方式的制造方法中也相同。
实施方式2
这里，说明半导体装置的制造方法的主要工序中的杂质向高耐压分离区域的导入(注入)分配的第2例。
如图19及图20所示，形成露出角部18及直线部17、覆盖其他区域的抗蚀图形43。然后，将该抗蚀图形43作为注入掩膜，在成为对角部18的N型扩散层3b为最优化的杂质浓度的条件下，将N型的杂质22a注入角部18及直线部17中。然后，去除抗蚀图形43。
接下来，如图19及图21所示，形成覆盖角部18、露出直线部17的抗蚀图形44。然后，将抗蚀图形44作为注入掩膜，将P型的杂质22b注入直线部17中。此时的P型的杂质的注入量被设定为下述的规定注入量，该规定注入量使得N型的杂质被中和，N型的杂质的净浓度成为对直线部17的N型扩散层3a为最优化的杂质浓度。
然后，如图22所示，通过去除抗蚀图形44，形成将高电位侧电路区域13和低电位侧电路区域14电隔离的高耐压分离区域16。
在以上述方式制造出的半导体装置D中，最终，向角部18注入的N型的杂质的量和向直线部17注入的N型的杂质的量为与在实施方式1中说明的半导体装置D的情况相同。由此，向角部18伸展的耗尽层的宽度、和向直线部17伸展的耗尽层的宽度实质上为相同宽度，能够抑制角部18中的耐压的下降。
实施方式3
在这里，说明半导体装置的制造方法的主要工序中的杂质向高耐压分离区域的导入(注入)分配的第3例。
如图23及图24所示，形成露出角部18及直线部17、覆盖其他区域的抗蚀图形45。然后，将该抗蚀图形45作为注入掩膜，在成为对直线部17的N型扩散层3a为最优化的杂质浓度的条件下，将N型的杂质23a注入角部18及直线部17中。然后，去除抗蚀图形45。
接下来，如图23及图25所示，形成露出角部18、覆盖直线部17的抗蚀图形46。然后，将抗蚀图形46作为注入掩膜，向角部18追加注入N型的杂质23b。此时的N型的杂质的注入量被设定为下述规定注入量，该规定注入量使得N型的杂质的净浓度成为对角部18的N型扩散层3b为最优化的杂质浓度。
然后，如图26所示，通过去除抗蚀图形46，形成将高电位侧电路区域13和低电位侧电路区域14电隔离的高耐压分离区域16。
在以上述方式制造出的半导体装置D中，最终，向角部18注入的N型的杂质的量和向直线部17注入的N型的杂质的量为与在实施方式1中说明的半导体装置D的情况相同。由此，向角部18伸展的耗尽层的宽度、和向直线部17伸展的耗尽层的宽度实质上为相同宽度，能够抑制角部18中的耐压的下降。
实施方式4
在这里，说明半导体装置的制造方法的主要工序中的杂质向高耐压分离区域的导入(注入)分配的第4例。
如图27及图28所示，形成露出角部18及直线部17、覆盖其他区域的抗蚀图形47。然后，以该抗蚀图形45作为注入掩膜，在成为对角部18的N型扩散层3b为最优化的杂质浓度的条件下，将N型的杂质24a注入角部18及直线部17中。然后，去除抗蚀图形47。
接下来，如图27及图29所示，形成覆盖角部18、以条纹状覆盖直线部17的抗蚀图形48。然后，以抗蚀图形48为注入掩膜，向直线部17以条纹状注入P型的杂质24b。此时的P型的杂质的注入量被设定为下述的规定注入量，该规定注入量使得N型的杂质被中和，N型的杂质的净浓度成为对直线部17的N型扩散层3a为最优化的杂质浓度。
然后，如图30所示，通过去除抗蚀图形48，形成将高电位侧电路区域13和低电位侧电路区域14电隔离的高耐压分离区域16。特别是，在高耐压分离区域16的直线部17中，以条纹状配置N型的杂质的浓度相对较高的部位、和相对较低的部位。
在以上述方式制造出的半导体装置D中，最终，向角部18注入的N型的杂质的量和向直线部17注入的N型的杂质的量为与在实施方式1中说明的半导体装置D的情况相同。由此，向角部18伸展的耗尽层的宽度、和向直线部17伸展的耗尽层的宽度实质上为相同宽度，能够抑制角部18中的耐压的下降。
特别是，在上述半导体装置D的制造方法中，对直线部17中的条纹状的抗蚀图形48的宽度和间距进行调整，从而能够精密地进行N型扩散层3a的N型杂质的调整。
实施方式5
在这里，说明半导体装置的制造方法的主要工序中的杂质向高耐压分离区域的导入(注入)分配的第5例。
如图31及图32所示，形成露出角部18及直线部17、覆盖其他区域的抗蚀图形49。然后，以该抗蚀图形49为注入掩膜，在成为对角部18的N型扩散层3b为最优化的杂质浓度的条件下，向角部18及直线部17注入N型杂质25a。然后，去除抗蚀图形49。
接下来，如图31及图33所示，形成覆盖角部18、以点状覆盖直线部17的抗蚀图形50。然后，以抗蚀图形50为注入掩膜，向直线部17以点状(或者，矩阵状)注入P型的杂质25b。此时的P型的杂质的注入量被设定为下述规定注入量，该规定注入量使得N型的杂质被中和，N型的杂质的净浓度成为对直线部17的N型扩散层3a为最优化的杂质浓度。
然后，如图34所示，通过去除抗蚀图形50，形成将高电位侧电路区域13和低电位侧电路区域14电隔离的高耐压分离区域16。特别是，在高耐压分离区域16的直线部17中，以点状(或者，矩阵状)配置N型的杂质浓度相对较低的部位。
在以上述方式制造出的半导体装置D中，最终，向角部18注入的N型的杂质的量和向直线部17注入的N型的杂质的量为与在实施方式1中说明的半导体装置D的情况相同。由此，向角部18伸展的耗尽层的宽度、和向直线部17伸展的耗尽层的宽度实质上为相同宽度，能够抑制角部18中的耐压的下降。
特别是，在上述半导体装置D的制造方法中，通过以点状向直线部17注入P型的杂质，对于相同的P型杂质的注入量，与以条纹状进行注入的情况相比，能够将直线部17的N型杂质的浓度向更低浓度侧调整。
实施方式6
在这里，说明半导体装置的制造方法的主要工序中的杂质向高耐压分离区域的导入(注入)分配的第6例。
如图35及图36所示，形成露出角部18及直线部17、覆盖其他区域的抗蚀图形51。然后，以该抗蚀图形51为注入掩膜，在成为对角部18的N型扩散层3b为最优化的杂质的浓度的条件下，向角部18及直线部17注入N型杂质26a。然后，如图37所示，去除抗蚀图形49。
接下来，如图35及图38所示，形成露出直线部17、覆盖其他区域的抗蚀图形52。然后，以该抗蚀图形52作为蚀刻掩膜，对露出的直线部17实施蚀刻处理，由此，使直线部17的上表面的位置比角部18的上表面的位置低。即，使直线部17的厚度与角部18的厚度相比较薄。
此时的蚀刻量(厚度)蚀刻至N型的杂质的净浓度成为对直线部17的N型扩散层3a为最优化的杂质浓度(杂质的原子数量)的厚度。
然后，如图39所示，通过去除抗蚀图形52，形成将高电位侧电路区域和低电位侧电路区域电隔离的高耐压分离区域16。特别是，在高耐压分离区域16的直线部17中，N型扩散层3a的厚度与角部18的N型扩散层3b的厚度相比较薄。
在以上述方式制造处的半导体装置D中，直线部17的N型扩散层3a的N型的杂质浓度与角部18的N型扩散层3b的N型的杂质浓度相同，但直线部17的N型扩散层3a的厚度与比角部18的N型扩散层3b的厚度相比较薄。由此，向角部18注入的N型的杂质的量和向直线部17注入的N型的杂质的量为与在实施方式1中说明的半导体装置D的情况相同。由此，向角部18伸展的耗尽层的宽度、和向直线部17伸展的耗尽层的宽度实质上为相同宽度，能够抑制角部18中的耐压的下降。
此外，在上述各实施方式中，以高耐压分离区域16为例进行了说明，其中，该高耐压分离区域16将矩形状的高电位侧电路区域13和低电位侧电路区域14电隔离。因此，作为高耐压分离区域16的角部18，例举了中心角度大约90°的扇形形状。
作为由高耐压分离区域16所包围高电位侧电路区域13的布局图案，并不限定于矩形形状的布局图案，例如，可以是图40所示的六边形的高电位侧电路区域13，或者图41所示的五边形的高电位侧电路区域13。在这些高耐压分离区域16的角处具备扇形形状的角部18，该角部18具有与该角相对应的中心角和与宽度相当的半径。
另外，并不限定于六边形或五边形等多边形，作为高电位侧电路区域13的布局图案，只要相对于包含直线图案和角图案的布局图案，沿着该直线图案形成直线部，沿着角图案形成角部即可，以使角部的杂质的原子数量和直线部的规定区域UV(参照图13)中的杂质的原子数量成为相同数量的方式，设定杂质的浓度即可。另外，作为角图案，也可以是带有圆形的图案。
并且，作为角部，以角部18的N型扩散层3b和P型扩散层2的接合面在布局上绘出圆弧的接合面(圆柱的侧面的一部分)为例进行了说明，但如图42所示，可以是在布局上成为诸如绘出折线之类的接合面(PN接合面31)的角部。
本发明可有效地应用于具有横向型高耐压元件的半导体装置。
虽然对本发明的实施方式进行了说明，但应当理解为此次公开的实施方式在所有方面是例示，并不是对本发明的限定。本发明的范围通过权利要求书示出，包含与权利要求书等同的内容以及范围内的所有变更。

Claims (12)

1.一种半导体装置，其具有：
半导体基板，其具有主表面；
第1导电型的第1半导体层，其以将所述半导体基板的所述主表面覆盖的方式形成；
第2导电型的第2半导体层，其以从所述第1半导体层的表面开始到达第1深度的方式形成；
第1区域，其配置于所述第1半导体层，形成有由第1电压驱动的第1电路；
第2区域，其配置于所述第2半导体层，形成有由比所述第1电压高的第2电压驱动的第2电路；
第2导电型的分离区域，其具有宽度，在所述第2半导体层上以包围所述第2区域的方式沿着所述第2区域而形成，将所述第1区域和所述第2区域电隔离，
所述第2区域作为布局图案包含直线图案及角图案，
所述分离区域具有：
第3半导体层，其具有所述宽度和第1厚度，并位于沿着所述直线图案的位置，且与所述第1半导体层接合，具有第2导电型的第1杂质；以及
第4半导体层，其具有所述宽度和第2厚度，并位于沿着所述角图案的位置，且与所述第1半导体层接合，具有第2导电型的第2杂质，
如果将所述第4半导体层和所述第1半导体层接合的接合面的面积设为面积A，
在所述第3半导体层中，将具有使所述第3半导体层和所述第1半导体层接合的接合面的面积成为与所述面积A相同的面积的所述宽度和所述第1厚度的区域，设为区域A，
以使所述第4半导体层中的所述第2杂质的原子数量、和所述第3半导体层的所述区域A中的所述第1杂质的原子数量成为相同数量的方式，设定所述第3半导体层的所述第1杂质的浓度和所述第1厚度、以及所述第4半导体层的所述第2杂质的浓度和所述第2厚度。
2.根据权利要求1所述的半导体装置，其中，
在分别施加了所述第1电压以及所述第2电压时，
如果将使位于所述第4半导体层的底部的所述第1半导体层和所述第4半导体层之间的接合面的电场成为与临界电压相关的电场的第2导电型的杂质浓度设为浓度A，
将使位于所述第3半导体层的底部的所述第1半导体层和所述第3半导体层之间的接合面的电场成为与临界电压相关的电场的第2导电型的杂质的浓度设为浓度B，
则所述第3半导体层中的所述第1杂质的浓度为所述浓度B，
所述第4半导体层中的所述第2杂质的浓度为所述浓度A，
所述第3半导体层的所述第1厚度和所述第4半导体层的所述第2厚度设定为相同厚度。
3.根据权利要求2所述的半导体装置，其中，
在所述第3半导体层中，
包含所述第2导电型的杂质浓度相对高的第1部位、相对低的第2部位，
所述第1部位和所述第2部位以条纹状配置。
4.根据权利要求2所述的半导体装置，其中，
在所述第3半导体层中，
包含所述第2导电型的杂质的浓度相对高的第1部位、相对低的第2部位，
所述第2部位以点状配置。
5.根据权利要求1所述的半导体装置，其中，
在分别施加了所述第1电压以及所述第2电压时，
如果将使位于所述第4半导体层的底部的所述第1半导体层和所述第4半导体层之间的接合面的电场成为与临界电压相关的电场的第2导电型的杂质浓度设为浓度A，
将使位于所述第3半导体层的底部的所述第1半导体层和所述第3半导体层之间的接合面的电场成为与临界电压相关的电场的第2导电型的杂质浓度设为浓度B，
则所述第3半导体层的所述第1杂质的浓度以及所述第4半导体层的所述第2杂质的浓度为所述浓度A，
所述第3半导体层的所述第1厚度设定得比所述第4半导体层的所述第2厚度薄。
6.一种半导体装置的制造方法，其具备如下工序：
准备具有主表面的半导体基板；
以将所述半导体基板的所述主表面覆盖的方式，形成用于配置第1区域的第1导电型的第1半导体层；
以从所述第1半导体层的表面开始到达第1深度的方式，形成用于配置第2区域的第2导电型的第2半导体层；
形成具有宽度的分离区域，该分离区域在所述第2半导体层上，以包围所述第2区域的方式沿着所述第2区域而到达所述第1深度；
在所述第1区域中，形成由第1电压驱动的第1电路；以及
在所述第2区域中，形成由比所述第1电压高的第2电压驱动的第2电路，
在所述第2区域中，形成作为布局图案包含直线图案以及角图案的布局图案，
形成所述分离区域的工序具有如下工序：
通过沿着所述直线图案将第2导电型的第1杂质导入，形成具有所述宽度、并到达所述第1深度的第3半导体层；以及
通过沿着所述角图案将第2导电型的第2杂质导入，形成具有所述宽度、并到达所述第1深度的第4半导体层，
如果将所述第4半导体层和所述第1半导体层接合的接合面的面积设为面积A，
在所述第3半导体层中，将具有使所述第3半导体层和所述第1半导体层接合的接合面的面积成为与所述面积A相同的面积的所述宽度且达到所述第1深度的区域，设为区域A，
则在形成所述第3半导体层以及所述第4半导体层的工序中，
以使导入所述第4半导体层的所述第2杂质的原子数量、和导入所述区域A的所述第1杂质的原子数量成为相同数量的方式，调整向用于形成所述第3半导体层的区域导入的所述第1杂质、和向所述第4半导体层导入的所述第2杂质。
7.根据权利要求6所述的半导体装置的制造方法，其中，
在分别施加了所述第1电压以及所述第2电压时，
如果将导入使位于所述第4半导体层的底部的所述第1半导体层和所述第4半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件A，
将导入使位于所述第3半导体层的底部的所述第1半导体层和所述第3半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件B，
则形成所述第3半导体层以及所述第4半导体层的工序包含：
第1工序，在该工序中，在利用掩膜将用于形成所述第4半导体层的区域覆盖的状态下，向用于形成所述第3半导体层的区域，以所述条件B导入所述第1杂质；以及
第2工序，在该工序中，在利用掩膜将用于形成所述第3半导体层的区域覆盖的状态下，向用于形成所述第4半导体层的区域，以所述条件A导入所述第2杂质。
8.根据权利要求6所述的半导体装置的制造方法，其中，
在分别施加了所述第1电压以及所述第2电压时，
如果将导入使位于所述第4半导体层的底部的所述第1半导体层和所述第4半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件A，
将导入使位于所述第3半导体层的底部的所述第1半导体层和所述第3半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件B，
则形成所述第3半导体层以及所述第4半导体层的工序包含：
第1工序，在该工序中，在所述条件A下，向用于形成所述第3半导体层的区域导入所述第1杂质，并且向用于形成所述第4半导体层的区域导入所述第2杂质；以及
第2工序，在该工序中，在利用掩膜将用于形成所述第4半导体层的区域覆盖的状态下，向用于形成所述第3半导体层的区域，以与所述条件A相比较少的量导入第1导电型的第3杂质。
9.根据权利要求8所述的半导体装置的制造方法，在该方法中，
在所述第2工序中，以条纹状导入所述第1导电型的杂质。
10.根据权利要求8所述的半导体装置的制造方法，在该方法中，
在所述第2工序中，以点状导入所述第1导电型的杂质。
11.根据权利要求6所述的半导体装置的制造方法，在该方法中，
在分别施加了所述第1电压以及所述第2电压时，
如果将导入使位于所述第4半导体层的底部的所述第1半导体层和所述第4半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件A，
将导入使位于所述第3半导体层的底部的所述第1半导体层和所述第3半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件B，
则在形成所述第3半导体层以及所述第4半导体层的工序中，包含：
第1工序，在该工序中，在所述条件B下，向用于形成所述第3半导体层的区域导入所述第1杂质，并且向用于形成所述第4半导体层的区域导入所述第2杂质；以及
第2工序，在该工序中，在利用掩膜将用于形成所述第3半导体层的区域覆盖的状态下，向用于形成所述第4半导体层的区域追加导入所述第2杂质。
12.根据权利要求6所述的半导体装置的制造方法，在该方法中，
在分别施加了所述第1电压以及所述第2电压时，
如果将导入使位于所述第4半导体层的底部的所述第1半导体层和所述第4半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件A，
将对导入使所述第3半导体层的底部的所述第1半导体层和所述第3半导体层之间的接合面的电场成为与临界电压相关的电场的规定量的第2导电型的杂质的条件，设为条件B，
则形成所述第3半导体层以及所述第4半导体层的工序包含：
第1工序，在该工序中，在所述条件A下，向用于形成所述第3半导体层的区域导入所述第1杂质，并且向用于形成所述第4半导体层的区域导入所述第2杂质；以及
第2工序，在该工序中，在利用掩膜将用于形成所述第4半导体层的区域覆盖的状态下，通过对用于形成所述第3半导体层的区域实施蚀刻处理，使所述第3半导体层的上表面的位置比所述第4半导体层的上表面的位置更低。
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