JPH08316451A - 高耐圧横型半導体素子 - Google Patents
高耐圧横型半導体素子Info
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- JPH08316451A JPH08316451A JP11417295A JP11417295A JPH08316451A JP H08316451 A JPH08316451 A JP H08316451A JP 11417295 A JP11417295 A JP 11417295A JP 11417295 A JP11417295 A JP 11417295A JP H08316451 A JPH08316451 A JP H08316451A
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Abstract
(57)【要約】
【目的】曲線部分の素子終端部のｎ- 領域の不純物濃度
を最適化することで、この部分の電界強度の緩和を図
り、高耐圧化を図る。 【構成】ｐ- 基板１の表面層にｎ- 領域２を選択的に形
成し、ｎ- 領域２の表面層に選択的にｎ+ カソード領域
３を形成し、ｎ- 領域２の表面とｐ- 基板１とを接続す
るｐ+ の接続領域４を形成し、ｎ- 領域２の表面層に接
続領域３と接して、ｎ+カソード領域４とは分離され
て、ｎ領域７が形成される。接続領域４とｎ- 領域２と
が接する第２接合３２およびｐ- 基板１とｎ- 領域２と
が接する第１接合３１とを、逆バイアスする電圧を印加
した場合に、この第１接合３１と第２接合３２の近傍の
電界強度が絶縁破壊電界強度に達する以前に、第１接合
３１からｎ-領域２およびさらにｎ領域７に伸びた空乏
層端２０がｎ領域７およびｎ- 領域２の表面付近に到達
するように、ｎ領域７の不純物濃度を比較的高濃度に調
整する。
を最適化することで、この部分の電界強度の緩和を図
り、高耐圧化を図る。 【構成】ｐ- 基板１の表面層にｎ- 領域２を選択的に形
成し、ｎ- 領域２の表面層に選択的にｎ+ カソード領域
３を形成し、ｎ- 領域２の表面とｐ- 基板１とを接続す
るｐ+ の接続領域４を形成し、ｎ- 領域２の表面層に接
続領域３と接して、ｎ+カソード領域４とは分離され
て、ｎ領域７が形成される。接続領域４とｎ- 領域２と
が接する第２接合３２およびｐ- 基板１とｎ- 領域２と
が接する第１接合３１とを、逆バイアスする電圧を印加
した場合に、この第１接合３１と第２接合３２の近傍の
電界強度が絶縁破壊電界強度に達する以前に、第１接合
３１からｎ-領域２およびさらにｎ領域７に伸びた空乏
層端２０がｎ領域７およびｎ- 領域２の表面付近に到達
するように、ｎ領域７の不純物濃度を比較的高濃度に調
整する。
Description
【０００１】
【産業上の利用分野】本発明はパワーＩＣなどに使用さ
れる横型高耐圧半導体素子に関する。
れる横型高耐圧半導体素子に関する。
【０００２】
【従来の技術】図７は従来の横型高耐圧半導体素子（ダ
イオード）の断面図を示す。ｐ- 基板１上にエピタキシ
ャル成長により形成されたｎ- 領域２が形成され、さら
にｐ-基板１と表面を結ぶｐ+ 領域である接続領域４が
形成され、ｎ- 領域２の表面層にｎ+ カソード領域３が
形成される。接続領域４、ｐ- 基板１、ｎ- 領域２、お
よびｎ+ カソード領域３でｐｎダイオードが構成され、
接続領域４の上にアノード電極５が形成され、ｎ+ カソ
ード領域３の上にカソード電極６が形成される。またｐ
- 基板１とｎ- 領域２とでｐｎ接合である第１接合３１
が形成され、接続領域４とｎ- 領域２とでｐｎ接合であ
る第２接合３２が形成される。通常、接続領域４の不純
物濃度はｎ- 領域２に比較して高く設定されており、逆
バイアス時に第２接合３２から伸びる空乏層は主にｎ-
領域２側に伸長する。
イオード）の断面図を示す。ｐ- 基板１上にエピタキシ
ャル成長により形成されたｎ- 領域２が形成され、さら
にｐ-基板１と表面を結ぶｐ+ 領域である接続領域４が
形成され、ｎ- 領域２の表面層にｎ+ カソード領域３が
形成される。接続領域４、ｐ- 基板１、ｎ- 領域２、お
よびｎ+ カソード領域３でｐｎダイオードが構成され、
接続領域４の上にアノード電極５が形成され、ｎ+ カソ
ード領域３の上にカソード電極６が形成される。またｐ
- 基板１とｎ- 領域２とでｐｎ接合である第１接合３１
が形成され、接続領域４とｎ- 領域２とでｐｎ接合であ
る第２接合３２が形成される。通常、接続領域４の不純
物濃度はｎ- 領域２に比較して高く設定されており、逆
バイアス時に第２接合３２から伸びる空乏層は主にｎ-
領域２側に伸長する。
【０００３】図８は図７の素子断面図と空乏層の拡がり
図および電界強度分布図を示し、同図（ａ）はｎ- 領域
２の空乏層が表面に達していない場合の図で、同図
（ｂ）はｎ- 領域の空乏層が表面に達している場合の図
を示す。同図（ａ）において、ｎ - 領域２の不純物濃度
を比較的低濃度で、厚みを厚く設定した場合は、第１接
合３１および第２接合３２から伸びる空乏層端２０は、
第２接合３２の絶縁破壊電圧ＥMAX の電圧でも、ｎ- 領
域２の全表面には達せず、ｎ+ カソード領域３側のｎ-
領域２の表面は空乏層化されない。一方同図（ｂ）にお
いて、ｎ- 領域２の不純物濃度を比較的高濃度にし、厚
みを比較的薄く設定して、第１接合３１および第２接合
３２からｎ- 領域２内に伸びる空乏層端２０が第２接合
３２の絶縁破壊電圧以下の電圧でｎ- 領域２の全表面に
到達するようにする。勿論、ｐ- 基板１の不純物濃度と
厚みは最適化する必要がある。即ち、同図（ａ）の状態
では、ｎ+ カソード領域３側のｎ- 領域２の全表面にお
いては空乏層化されないため、ｎ- 領域２の表面におけ
る電界強度Ｅは第２接合３２でピークになる。一方、同
図（ｂ）では、第１接合３１から伸長した空乏層により
ｎ- 領域２の全表面部が空乏化している。そのため、第
２接合３２およびｎ+ カソード領域３とｎ- 領域２との
第３接合３３の２箇所に電界強度のピークが現れる。素
子に印加される電圧は電界強度Ｅを空乏層の伸びる距離
で積分した値、即ち、面積（ハッチング部分で示す）で
表される。また素子耐圧は絶縁破壊電界強度ＥMAX に達
する電圧で表されるため、この面積が大きい程耐圧は高
くなる。同図（ａ）と同図（ｂ）を比較すると、この面
積は同図（ｂ）の方が遙に大きく、従って、同図（ｂ）
の方が高い耐圧を持つことできる。同図（ｂ）の構造の
素子では比較的高いｎ- 領域２の不純物濃度で、しかも
ｎ- 領域２の厚さが比較的薄くても高耐圧を得る事がで
き、特に素子のオン抵抗がｎ- 領域２の不純物濃度に依
存するＭＯＳＦＥＴ等ではこのリサーフ構造が非常に有
効である。
図および電界強度分布図を示し、同図（ａ）はｎ- 領域
２の空乏層が表面に達していない場合の図で、同図
（ｂ）はｎ- 領域の空乏層が表面に達している場合の図
を示す。同図（ａ）において、ｎ - 領域２の不純物濃度
を比較的低濃度で、厚みを厚く設定した場合は、第１接
合３１および第２接合３２から伸びる空乏層端２０は、
第２接合３２の絶縁破壊電圧ＥMAX の電圧でも、ｎ- 領
域２の全表面には達せず、ｎ+ カソード領域３側のｎ-
領域２の表面は空乏層化されない。一方同図（ｂ）にお
いて、ｎ- 領域２の不純物濃度を比較的高濃度にし、厚
みを比較的薄く設定して、第１接合３１および第２接合
３２からｎ- 領域２内に伸びる空乏層端２０が第２接合
３２の絶縁破壊電圧以下の電圧でｎ- 領域２の全表面に
到達するようにする。勿論、ｐ- 基板１の不純物濃度と
厚みは最適化する必要がある。即ち、同図（ａ）の状態
では、ｎ+ カソード領域３側のｎ- 領域２の全表面にお
いては空乏層化されないため、ｎ- 領域２の表面におけ
る電界強度Ｅは第２接合３２でピークになる。一方、同
図（ｂ）では、第１接合３１から伸長した空乏層により
ｎ- 領域２の全表面部が空乏化している。そのため、第
２接合３２およびｎ+ カソード領域３とｎ- 領域２との
第３接合３３の２箇所に電界強度のピークが現れる。素
子に印加される電圧は電界強度Ｅを空乏層の伸びる距離
で積分した値、即ち、面積（ハッチング部分で示す）で
表される。また素子耐圧は絶縁破壊電界強度ＥMAX に達
する電圧で表されるため、この面積が大きい程耐圧は高
くなる。同図（ａ）と同図（ｂ）を比較すると、この面
積は同図（ｂ）の方が遙に大きく、従って、同図（ｂ）
の方が高い耐圧を持つことできる。同図（ｂ）の構造の
素子では比較的高いｎ- 領域２の不純物濃度で、しかも
ｎ- 領域２の厚さが比較的薄くても高耐圧を得る事がで
き、特に素子のオン抵抗がｎ- 領域２の不純物濃度に依
存するＭＯＳＦＥＴ等ではこのリサーフ構造が非常に有
効である。
【０００４】
【発明が解決しようとする課題】しかし、この素子は、
高耐圧を得るために、第１接合３１および第２接合３２
からの空乏層端２０の伸びをｎ- 領域２の表面のどの個
所でも均等になるように、例えば、対向するｎ+ カソー
ド領域３端と接続領域４端とを紙面に垂直な面で同心円
に形成することで効果を上げることがでる。しかし、小
容量素子の場合にはチップ面積が小さく、同心円にでき
るが、大容量素子の場合には面積効率（チップ面積に対
する活性領域の面積の比率）を大きくするためには、櫛
の歯状にし、ｎ+ カソード領域３端と接続領域３端が曲
線部分（素子終端部）と直線部分（通常部）とから構成
される場合が多い。そのため、空乏層端２０の伸びが全
個所で均一にできなくなり、所定の耐圧を得ることが困
難となる。
高耐圧を得るために、第１接合３１および第２接合３２
からの空乏層端２０の伸びをｎ- 領域２の表面のどの個
所でも均等になるように、例えば、対向するｎ+ カソー
ド領域３端と接続領域４端とを紙面に垂直な面で同心円
に形成することで効果を上げることがでる。しかし、小
容量素子の場合にはチップ面積が小さく、同心円にでき
るが、大容量素子の場合には面積効率（チップ面積に対
する活性領域の面積の比率）を大きくするためには、櫛
の歯状にし、ｎ+ カソード領域３端と接続領域３端が曲
線部分（素子終端部）と直線部分（通常部）とから構成
される場合が多い。そのため、空乏層端２０の伸びが全
個所で均一にできなくなり、所定の耐圧を得ることが困
難となる。
【０００５】図９に大容量素子の平面図を示す。ここで
は大容量化を図る一例として、櫛の歯状の平面パターン
を示す。接続領域４でｎ- 領域２が囲まれ、ｎ- 領域２
でｎ + カソード領域３が囲まれている。接続領域４の上
に図示されていないアノード電極が形成され、その一部
に点線で示すアノードパッド２５が形成され、この部分
に外部導出リード線がボンデングされる。またｎ+ カソ
ード領域３の上に図示されていないカソード電極が形成
され、その一部に点線で示すカソードパッド２６が形成
され、この部分に外部導出リード線がボンデングされ
る。この櫛の歯状の平面パターンにおいて、所定の耐圧
を得ながら、素子のオン電圧を低下させるために、接続
領域４端とｎ+ カソード領域３端との対向長（図４の紙
面に垂直な面上での長さに相当する）をできる丈長く
し、これらに挟まれたｎ- 領域２表面の幅Ｗ（接続領域
４端とｎ+ カソード領域３端との対向幅）を所定の耐圧
が確保できる条件で、できる丈狭くする必要がある。こ
のような平面パターンでは曲線部分（素子終端部）のａ
部およびｂ部と、直線部分（通常部）のｃ部が存在し、
電圧が印加されたときの空乏層の伸びが異なり、電界強
度分布も異なる。
は大容量化を図る一例として、櫛の歯状の平面パターン
を示す。接続領域４でｎ- 領域２が囲まれ、ｎ- 領域２
でｎ + カソード領域３が囲まれている。接続領域４の上
に図示されていないアノード電極が形成され、その一部
に点線で示すアノードパッド２５が形成され、この部分
に外部導出リード線がボンデングされる。またｎ+ カソ
ード領域３の上に図示されていないカソード電極が形成
され、その一部に点線で示すカソードパッド２６が形成
され、この部分に外部導出リード線がボンデングされ
る。この櫛の歯状の平面パターンにおいて、所定の耐圧
を得ながら、素子のオン電圧を低下させるために、接続
領域４端とｎ+ カソード領域３端との対向長（図４の紙
面に垂直な面上での長さに相当する）をできる丈長く
し、これらに挟まれたｎ- 領域２表面の幅Ｗ（接続領域
４端とｎ+ カソード領域３端との対向幅）を所定の耐圧
が確保できる条件で、できる丈狭くする必要がある。こ
のような平面パターンでは曲線部分（素子終端部）のａ
部およびｂ部と、直線部分（通常部）のｃ部が存在し、
電圧が印加されたときの空乏層の伸びが異なり、電界強
度分布も異なる。
【０００６】図１０は素子断面図、空乏層の拡がり図お
よび電界強度分布図を示し、同図（ａ）は図９のａ部の
Ａ−Ａ切断部、同図（ｂ）は図６のｂ部のＢ−Ｂ切断
部、同図（ｃ）は図６のｃ部のＣ−Ｃ切断部について示
した図である。尚、同図（ａ）、（ｂ）は素子終端部を
示し、同図（ｃ）は通常部を示す。同図（ａ）では、ｎ
- 領域７の周囲が接続領域４に囲まれており、ｎ- 領域
２の体積に対して接続領域４の体積の比率が増加してい
るため、接続領域４とｎ+カソード領域３との間のｎ-
領域２が低い電圧で空乏化され、最大電界強度はｎ + カ
ソード領域３とｎ- 領域２との第３接合３３に現れ、こ
の部分で絶縁破壊が発生する。同図（ｂ）では、逆にｎ
- 領域２の体積に対する接続領域４の体積の比率が低下
しており、接続領域４とｎ+ カソード領域３との間のｎ
- 領域２は高い電圧でも完全に空乏化されず、空乏層端
２０がｎ- 領域２の全表面に達する前に、最大電界強度
が接続領域４とｎ- 領域２との第２接合３２に現れ、こ
の部分で絶縁破壊が発生する。一方同図（ｃ）では、ｎ
- 領域２と接続領域４が直線的に対向し、またｎ- 領域
２とｎ+ カソード領域３も直線的に対向するため、最大
電界強度がカソード側とアノード側とに等しく現れ、絶
縁破壊が発生する。そのため、電界強度Ｅが絶縁破壊電
界強度ＥMAX に達する直前の空乏層の伸びで電界強度Ｅ
を積分した値（電界強度分布図のハッチングで示した面
積）は、同図（ａ）および同図（ｂ）の方が同図（ｃ）
より小さく、従って耐圧も低い。ここで示した例は直線
部分のｎ- 領域２の不純物濃度と厚みを最適化した場合
であるが、曲線部分を最適化した場合は今度は他の曲線
部分と直線部分が低い電圧で絶縁破壊を起こす。いずれ
にしても、このように曲線部分（素子終端部）と直線部
分（通常部）とが混在する平面パターンの素子では、混
在しない素子と比べて全領域に亘って最適化することは
困難であり、耐圧は低下する。
よび電界強度分布図を示し、同図（ａ）は図９のａ部の
Ａ−Ａ切断部、同図（ｂ）は図６のｂ部のＢ−Ｂ切断
部、同図（ｃ）は図６のｃ部のＣ−Ｃ切断部について示
した図である。尚、同図（ａ）、（ｂ）は素子終端部を
示し、同図（ｃ）は通常部を示す。同図（ａ）では、ｎ
- 領域７の周囲が接続領域４に囲まれており、ｎ- 領域
２の体積に対して接続領域４の体積の比率が増加してい
るため、接続領域４とｎ+カソード領域３との間のｎ-
領域２が低い電圧で空乏化され、最大電界強度はｎ + カ
ソード領域３とｎ- 領域２との第３接合３３に現れ、こ
の部分で絶縁破壊が発生する。同図（ｂ）では、逆にｎ
- 領域２の体積に対する接続領域４の体積の比率が低下
しており、接続領域４とｎ+ カソード領域３との間のｎ
- 領域２は高い電圧でも完全に空乏化されず、空乏層端
２０がｎ- 領域２の全表面に達する前に、最大電界強度
が接続領域４とｎ- 領域２との第２接合３２に現れ、こ
の部分で絶縁破壊が発生する。一方同図（ｃ）では、ｎ
- 領域２と接続領域４が直線的に対向し、またｎ- 領域
２とｎ+ カソード領域３も直線的に対向するため、最大
電界強度がカソード側とアノード側とに等しく現れ、絶
縁破壊が発生する。そのため、電界強度Ｅが絶縁破壊電
界強度ＥMAX に達する直前の空乏層の伸びで電界強度Ｅ
を積分した値（電界強度分布図のハッチングで示した面
積）は、同図（ａ）および同図（ｂ）の方が同図（ｃ）
より小さく、従って耐圧も低い。ここで示した例は直線
部分のｎ- 領域２の不純物濃度と厚みを最適化した場合
であるが、曲線部分を最適化した場合は今度は他の曲線
部分と直線部分が低い電圧で絶縁破壊を起こす。いずれ
にしても、このように曲線部分（素子終端部）と直線部
分（通常部）とが混在する平面パターンの素子では、混
在しない素子と比べて全領域に亘って最適化することは
困難であり、耐圧は低下する。
【０００７】この問題を避けるため、これらの素子終端
部の曲率半径を大きくすると面積効率が減少し、同じ素
子容量を得るためのチップ面積が増加しコストが上昇す
る。また、図９において、素子終端部のｎ- 領域２の幅
Ｗを通常部より大きくすることも可能であるがｂ部で
は、空乏層の伸びが通常部より小さいため、この効果は
少ない。また、図１０（ａ）（図９のａ部）において、
ｎ+ カソード領域３よりも低濃度のｎ領域（ｎバッフ
ァ）を付加することで、空乏層端２０を通常部のカソー
ド側より多く素子終端部のカソード側に伸長させ、素子
終端部のカソード側の電界強度を若干緩和することが可
能であるがこれも効果は十分でない。また、図１０
（ｂ）（図９のｂ部）において、接続領域４（アノード
領域）よりも低濃度のｐ領域（ｐバッファ）を付加する
ことにより、空乏層端２０を通常部のアノード側より素
子終端部のアノード側に多く伸長させ、電界強度を若干
緩和することが可能であるがこれも効果は十分でない。
部の曲率半径を大きくすると面積効率が減少し、同じ素
子容量を得るためのチップ面積が増加しコストが上昇す
る。また、図９において、素子終端部のｎ- 領域２の幅
Ｗを通常部より大きくすることも可能であるがｂ部で
は、空乏層の伸びが通常部より小さいため、この効果は
少ない。また、図１０（ａ）（図９のａ部）において、
ｎ+ カソード領域３よりも低濃度のｎ領域（ｎバッフ
ァ）を付加することで、空乏層端２０を通常部のカソー
ド側より多く素子終端部のカソード側に伸長させ、素子
終端部のカソード側の電界強度を若干緩和することが可
能であるがこれも効果は十分でない。また、図１０
（ｂ）（図９のｂ部）において、接続領域４（アノード
領域）よりも低濃度のｐ領域（ｐバッファ）を付加する
ことにより、空乏層端２０を通常部のアノード側より素
子終端部のアノード側に多く伸長させ、電界強度を若干
緩和することが可能であるがこれも効果は十分でない。
【０００８】この発明は、前記課題を解決するために、
ｎ- 領域２において、素子終端部のａ部では通常部のｃ
部よりも高濃度のｎ領域となるように不純物濃度を増加
させ、また逆に素子終端部のｂ部では通常部のｃ部より
も低濃度のｎ領域が形成されるように逆の導電形のｐ型
不純物を導入することで電界強度の緩和を図り、高電圧
を確保できる高耐圧横型半導体装置を提供することを目
的とする。
ｎ- 領域２において、素子終端部のａ部では通常部のｃ
部よりも高濃度のｎ領域となるように不純物濃度を増加
させ、また逆に素子終端部のｂ部では通常部のｃ部より
も低濃度のｎ領域が形成されるように逆の導電形のｐ型
不純物を導入することで電界強度の緩和を図り、高電圧
を確保できる高耐圧横型半導体装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、第１導電形の第１領域の表面層に選択的に形成され
た第２導電形の第２領域と、第２領域の表面層に選択的
に形成された第１導電形または第２導電形の高濃度の第
３領域とを備え、第２領域の表面と第１領域とを接続す
る第１導電形の高濃度の接続領域である第４領域を形成
し、第４領域と第２領域とが接する第２接合および第１
領域と第２領域とが接する第１接合とを逆バイアスする
電圧を印加した場合に、この第１接合と第２接合の近傍
の電界強度が破壊電界強度に達する以前に、第１接合か
ら第２領域に伸びた空乏層が第２領域の表面の極近傍に
到達することで、第２領域の不純物濃度を比較的高濃度
にしても高耐圧が得られる構造（所謂リサーフ構造）を
有する横型半導体素子において、素子終端部の第２領域
の不純物濃度と通常部（素子終端部以外の個所）の第２
領域の不純物濃度とをそれぞれ異なった値に設定するこ
とである。
に、第１導電形の第１領域の表面層に選択的に形成され
た第２導電形の第２領域と、第２領域の表面層に選択的
に形成された第１導電形または第２導電形の高濃度の第
３領域とを備え、第２領域の表面と第１領域とを接続す
る第１導電形の高濃度の接続領域である第４領域を形成
し、第４領域と第２領域とが接する第２接合および第１
領域と第２領域とが接する第１接合とを逆バイアスする
電圧を印加した場合に、この第１接合と第２接合の近傍
の電界強度が破壊電界強度に達する以前に、第１接合か
ら第２領域に伸びた空乏層が第２領域の表面の極近傍に
到達することで、第２領域の不純物濃度を比較的高濃度
にしても高耐圧が得られる構造（所謂リサーフ構造）を
有する横型半導体素子において、素子終端部の第２領域
の不純物濃度と通常部（素子終端部以外の個所）の第２
領域の不純物濃度とをそれぞれ異なった値に設定するこ
とである。
【００１０】また第２領域の表面部を、曲線領域である
素子終端部と直線領域である通常部とで構成するとよ
い。さらに第４領域の表面部の曲率半径が、第３領域の
表面部の曲率半径よりも大きい曲率半径を有し、素子終
端部の第２領域の不純物濃度を通常部の第２領域より高
濃度になるように設定すると効果的である。
素子終端部と直線領域である通常部とで構成するとよ
い。さらに第４領域の表面部の曲率半径が、第３領域の
表面部の曲率半径よりも大きい曲率半径を有し、素子終
端部の第２領域の不純物濃度を通常部の第２領域より高
濃度になるように設定すると効果的である。
【００１１】また第４領域の表面部の曲率半径が、第３
領域の表面部の曲率半径よりも小さい曲率半径を有し、
素子終端部の第２領域の不純物濃度を通常部の第２領域
より低濃度になるように設定すると効果的である。さら
に通常部の第２領域と同一の不純物濃度を有する素子終
端部の第２領域の表面層に、通常部の不純物濃度よりも
高濃度の第２導電形の第５領域を形成することで、素子
終端部の第５領域を含む第２領域の平均不純物濃度（第
２と第５領域の不純物濃度の平均値）を、通常部の第２
領域より高濃度にするとよい。
領域の表面部の曲率半径よりも小さい曲率半径を有し、
素子終端部の第２領域の不純物濃度を通常部の第２領域
より低濃度になるように設定すると効果的である。さら
に通常部の第２領域と同一の不純物濃度を有する素子終
端部の第２領域の表面層に、通常部の不純物濃度よりも
高濃度の第２導電形の第５領域を形成することで、素子
終端部の第５領域を含む第２領域の平均不純物濃度（第
２と第５領域の不純物濃度の平均値）を、通常部の第２
領域より高濃度にするとよい。
【００１２】また通常部の第２領域と同一の不純物濃度
を有する素子終端部の第２領域の表面層に、第１導電形
不純物を導入し、正味の不純物濃度（第２導電形不純物
濃度から第１導電形不純物濃度を差し引いた値）が、通
常部よりも低濃度の第２導電形の第５領域を形成するこ
とで、素子終端部の第５領域を含む第２領域の平均不純
物濃度（第２と第５領域の不純物量の総量を第２と第５
領域の合計の体積で割った値）を、通常部の第２領域よ
り低濃度とするとよい。
を有する素子終端部の第２領域の表面層に、第１導電形
不純物を導入し、正味の不純物濃度（第２導電形不純物
濃度から第１導電形不純物濃度を差し引いた値）が、通
常部よりも低濃度の第２導電形の第５領域を形成するこ
とで、素子終端部の第５領域を含む第２領域の平均不純
物濃度（第２と第５領域の不純物量の総量を第２と第５
領域の合計の体積で割った値）を、通常部の第２領域よ
り低濃度とするとよい。
【００１３】第５領域を形成するための拡散マスクの窓
（拡散窓）を素子終端部全面または局部的に複数個形成
するとよい。
（拡散窓）を素子終端部全面または局部的に複数個形成
するとよい。
【００１４】
【作用】図９の素子終端部のａ部に相当するｎ- 領域に
通常部のｎ- 領域よりも高濃度のｎ領域を付加すること
により、素子終端部のｎ- 領域の全面が低い電圧で空乏
化することを防止でき、カソード側に強い電界強度の部
分が発生することを防止することができる。また、図９
の素子終端部のｂ部に相当するｎ- 領域に通常部のｎ-
領域よりも低濃度のｎ領域を付加することにより、素子
終端部のｎ- 領域の全面が低い電圧でも空乏化できるよ
うにすることで、アノード部に強い電界強度の部分が発
生することを防止することができる。
通常部のｎ- 領域よりも高濃度のｎ領域を付加すること
により、素子終端部のｎ- 領域の全面が低い電圧で空乏
化することを防止でき、カソード側に強い電界強度の部
分が発生することを防止することができる。また、図９
の素子終端部のｂ部に相当するｎ- 領域に通常部のｎ-
領域よりも低濃度のｎ領域を付加することにより、素子
終端部のｎ- 領域の全面が低い電圧でも空乏化できるよ
うにすることで、アノード部に強い電界強度の部分が発
生することを防止することができる。
【００１５】
【実施例】図１はこの発明の第１実施例をダイオードに
適用した要部断面図で、図９のａ部に相当する素子終端
部の断面図を示す。ｐ- 基板１の表面層にｎ- 領域２を
選択的に形成し、ｎ- 領域２の表面層に選択的にｎ+ カ
ソード領域３を形成し、ｎ - 領域２の表面とｐ- 基板１
とを接続するｐ+ の接続領域４を形成し、ｎ- 領域２の
表面層に接続領域３と接して、ｎ+ カソード領域４とは
分離されて、ｎ領域７が形成される。また接続領域４上
にアノード電極５、ｎ+ カソード領域３上にカソード電
極６が形成される。接続領域４とｎ- 領域２とが接する
第２接合３２およびｐ- 基板１とｎ- 領域２とが接する
第１接合３１とを逆バイアスする電圧を印加した場合
に、この第１接合３１と第２接合３２の近傍の電界強度
が絶縁破壊電界強度に達する以前に、第１接合３１から
ｎ- 領域２内およびさらにｎ領域７内に伸びた空乏層端
２０が、ｎ領域７およびｎ- 領域２の表面付近に到達す
るように、ｎ領域７の不純物濃度を比較的高濃度に調整
する。このｎ領域７はｐ-基板１に到達していなくとも
到達していても良い。即ち素子終端部のｎ- 領域２とｎ
領域７のｎ形不純物量の総量をその体積で割った平均の
不純物濃度が素子終端部の曲率半径の大きさに応じて通
常部のｎ- 領域２のｎ形不純物濃度に比べて増加させる
ことにより、通常部と同程度に空乏層が伸長するように
設計すれば良い。
適用した要部断面図で、図９のａ部に相当する素子終端
部の断面図を示す。ｐ- 基板１の表面層にｎ- 領域２を
選択的に形成し、ｎ- 領域２の表面層に選択的にｎ+ カ
ソード領域３を形成し、ｎ - 領域２の表面とｐ- 基板１
とを接続するｐ+ の接続領域４を形成し、ｎ- 領域２の
表面層に接続領域３と接して、ｎ+ カソード領域４とは
分離されて、ｎ領域７が形成される。また接続領域４上
にアノード電極５、ｎ+ カソード領域３上にカソード電
極６が形成される。接続領域４とｎ- 領域２とが接する
第２接合３２およびｐ- 基板１とｎ- 領域２とが接する
第１接合３１とを逆バイアスする電圧を印加した場合
に、この第１接合３１と第２接合３２の近傍の電界強度
が絶縁破壊電界強度に達する以前に、第１接合３１から
ｎ- 領域２内およびさらにｎ領域７内に伸びた空乏層端
２０が、ｎ領域７およびｎ- 領域２の表面付近に到達す
るように、ｎ領域７の不純物濃度を比較的高濃度に調整
する。このｎ領域７はｐ-基板１に到達していなくとも
到達していても良い。即ち素子終端部のｎ- 領域２とｎ
領域７のｎ形不純物量の総量をその体積で割った平均の
不純物濃度が素子終端部の曲率半径の大きさに応じて通
常部のｎ- 領域２のｎ形不純物濃度に比べて増加させる
ことにより、通常部と同程度に空乏層が伸長するように
設計すれば良い。
【００１６】図２はこの発明の第２実施例をダイオード
に適用した要部断面図で、図９のｂ部に相当する素子終
端部の断面図を示す。図１のｎ領域７に相当する領域を
ｎ-領域２のｎ形不純物量より少ない量のｎ--領域８で
形成する。第１接合３１および第２接合３２とを逆バイ
アスする電圧を印加した場合に、この第１接合３１と第
２接合３２の近傍の電界強度が絶縁破壊電界強度に達す
る以前に、第１接合３１からｎ- 領域２およびｎ--領域
８に伸びた空乏層端２０がｎ--領域８およびｎ - 領域２
の表面付近に到達するように、ｎ--領域８の不純物濃度
を比較的低濃度に調整する。このｎ--領域８はｐ- 基板
１に到達していなくとも到達していても良い。即ち素子
終端部のｎ- 領域２とｎ--領域８のｎ形不純物量の総量
をその体積で割った平均の不純物濃度が素子終端部の曲
率半径の大きさに応じて通常部のｎ- 領域２のｎ形不純
物濃度に比べて減少させることにより通常部と同程度に
空乏層端２０が伸長するように設計すれば良い。だだ
し、このｎ--領域８は例えば逆導電型（ｐ形）不純物を
導入することで形成するため、ｎ--領域８の不純物量は
元のｎ形不純物量から、導入されたｐ形不純物量を差し
引いた残りの不純物量をいう。
に適用した要部断面図で、図９のｂ部に相当する素子終
端部の断面図を示す。図１のｎ領域７に相当する領域を
ｎ-領域２のｎ形不純物量より少ない量のｎ--領域８で
形成する。第１接合３１および第２接合３２とを逆バイ
アスする電圧を印加した場合に、この第１接合３１と第
２接合３２の近傍の電界強度が絶縁破壊電界強度に達す
る以前に、第１接合３１からｎ- 領域２およびｎ--領域
８に伸びた空乏層端２０がｎ--領域８およびｎ - 領域２
の表面付近に到達するように、ｎ--領域８の不純物濃度
を比較的低濃度に調整する。このｎ--領域８はｐ- 基板
１に到達していなくとも到達していても良い。即ち素子
終端部のｎ- 領域２とｎ--領域８のｎ形不純物量の総量
をその体積で割った平均の不純物濃度が素子終端部の曲
率半径の大きさに応じて通常部のｎ- 領域２のｎ形不純
物濃度に比べて減少させることにより通常部と同程度に
空乏層端２０が伸長するように設計すれば良い。だだ
し、このｎ--領域８は例えば逆導電型（ｐ形）不純物を
導入することで形成するため、ｎ--領域８の不純物量は
元のｎ形不純物量から、導入されたｐ形不純物量を差し
引いた残りの不純物量をいう。
【００１７】図３はこの発明の第３実施例を横型ＩＧＢ
Ｔに適用した場合の要部断面図で、図９のａ部に相当す
る個所の要部断面図を示す。ｐ- 基板１上にｎ- 領域２
が形成され、ｎ- 領域２に表面からｐ- 基板１に接する
ｐ+ 領域である接続領域４を形成し、さらにｐウェル領
域１０を形成し、この接続領域４とｐウェル領域１０の
表面層にｐ++コンタクト領域１１とｎ+ エミッタ領域９
とを形成し、ｎ+ エミッタ領域９とｎ- 領域２とに挟ま
れたｐウェル領域１０の表面上に絶縁膜を挟んでゲート
電極１８が形成され、ｐ++コンタクト領域１１とｎ+ エ
ミッタ領域９との表面にエミッタ電極１２が形成され
る。またこれらの領域と離れて、ｎ- 領域２の表面層に
選択的にｎバッファ領域１４およびｎバッファ領域１４
の表面層にｐ+ コレクタ領域１３が形成され、その上に
コレクタ電極１５が形成される。さらにゲート電極１
８、エミッタ電極１２およびコレクタ電極１５とそれぞ
れ接触するゲート端子Ｇ、エミッタ端子Ｅおよびコレク
タ端子Ｃが形成される。また、ｐウェル領域１０とｎバ
ッファ領域１４とに挟まれたｎ- 領域２の表面層に拡散
窓１６を有する拡散マスク１７を介してｎ形不純物が拡
散され、ｎ領域７が形成される。図１と異なる点は、ｎ
領域７とｎ- 領域２との不純物濃度の平均の不純物濃度
を増加させるために、ｎ形不純物を多数の局部的に窓明
けされた拡散窓１６から拡散する。横型ＩＧＢＴでは、
通常、ｐ+ コレクタ領域１３（ダイオードの場合のカソ
ード部に相当）のパンチスルーを防止するｎバッファ領
域１４が存在するため、これと同一の工程で上記の平均
のｎ形不純物濃度を増加させるための領域を形成しよう
とすると、ｎバッファ領域１４の不純物濃度は大きすぎ
る。そのためこの実施例のように多数の局部的な拡散窓
１６から不純物を導入することによって、工程を増やさ
ずに、平均の不純物濃度を最適な値に調整できる。
Ｔに適用した場合の要部断面図で、図９のａ部に相当す
る個所の要部断面図を示す。ｐ- 基板１上にｎ- 領域２
が形成され、ｎ- 領域２に表面からｐ- 基板１に接する
ｐ+ 領域である接続領域４を形成し、さらにｐウェル領
域１０を形成し、この接続領域４とｐウェル領域１０の
表面層にｐ++コンタクト領域１１とｎ+ エミッタ領域９
とを形成し、ｎ+ エミッタ領域９とｎ- 領域２とに挟ま
れたｐウェル領域１０の表面上に絶縁膜を挟んでゲート
電極１８が形成され、ｐ++コンタクト領域１１とｎ+ エ
ミッタ領域９との表面にエミッタ電極１２が形成され
る。またこれらの領域と離れて、ｎ- 領域２の表面層に
選択的にｎバッファ領域１４およびｎバッファ領域１４
の表面層にｐ+ コレクタ領域１３が形成され、その上に
コレクタ電極１５が形成される。さらにゲート電極１
８、エミッタ電極１２およびコレクタ電極１５とそれぞ
れ接触するゲート端子Ｇ、エミッタ端子Ｅおよびコレク
タ端子Ｃが形成される。また、ｐウェル領域１０とｎバ
ッファ領域１４とに挟まれたｎ- 領域２の表面層に拡散
窓１６を有する拡散マスク１７を介してｎ形不純物が拡
散され、ｎ領域７が形成される。図１と異なる点は、ｎ
領域７とｎ- 領域２との不純物濃度の平均の不純物濃度
を増加させるために、ｎ形不純物を多数の局部的に窓明
けされた拡散窓１６から拡散する。横型ＩＧＢＴでは、
通常、ｐ+ コレクタ領域１３（ダイオードの場合のカソ
ード部に相当）のパンチスルーを防止するｎバッファ領
域１４が存在するため、これと同一の工程で上記の平均
のｎ形不純物濃度を増加させるための領域を形成しよう
とすると、ｎバッファ領域１４の不純物濃度は大きすぎ
る。そのためこの実施例のように多数の局部的な拡散窓
１６から不純物を導入することによって、工程を増やさ
ずに、平均の不純物濃度を最適な値に調整できる。
【００１８】図４はこの発明の第４実施例を横型ＩＧＢ
Ｔに適用した場合の要部断面図で、図９のｂ部に相当す
る個所の要部断面図を示す。図２と異なる点は、素子終
端部のｎ- 領域２とｎ--領域８を合わせた領域の平均の
不純物濃度を減少させるために、ｐ形不純物をｎ- 領域
２の表面層に多数の局部的に窓明けされた拡散窓１６か
ら拡散し、ｎ--領域８を形成する点である。横型ＩＧＢ
Ｔでは、通常、ｐウェル領域１０が存在し、これと同一
の工程で上記の平均のｎ形不純物濃度を減少させるため
のｎ--領域８を形成しようとすると、ｐウェル領域１０
の不純物濃度は大きすぎ、ｐ転してしまう。そのため、
この実施例のように多数の局部的な拡散窓１６からｐ形
不純物を導入することによって、工程を増やさずに、平
均の不純物濃度を最適な値に調整する。この拡散窓１６
を狭めて小さな幅、例えば１μｍ程度にすることで、ｎ
- 領域２に拡散するｐ形不純物の表面濃度をｎ- 領域２
の表面濃度より低下させることができ、ｎ- 領域２をｐ
転させずにｎ--領域８を形成できる。
Ｔに適用した場合の要部断面図で、図９のｂ部に相当す
る個所の要部断面図を示す。図２と異なる点は、素子終
端部のｎ- 領域２とｎ--領域８を合わせた領域の平均の
不純物濃度を減少させるために、ｐ形不純物をｎ- 領域
２の表面層に多数の局部的に窓明けされた拡散窓１６か
ら拡散し、ｎ--領域８を形成する点である。横型ＩＧＢ
Ｔでは、通常、ｐウェル領域１０が存在し、これと同一
の工程で上記の平均のｎ形不純物濃度を減少させるため
のｎ--領域８を形成しようとすると、ｐウェル領域１０
の不純物濃度は大きすぎ、ｐ転してしまう。そのため、
この実施例のように多数の局部的な拡散窓１６からｐ形
不純物を導入することによって、工程を増やさずに、平
均の不純物濃度を最適な値に調整する。この拡散窓１６
を狭めて小さな幅、例えば１μｍ程度にすることで、ｎ
- 領域２に拡散するｐ形不純物の表面濃度をｎ- 領域２
の表面濃度より低下させることができ、ｎ- 領域２をｐ
転させずにｎ--領域８を形成できる。
【００１９】尚、図３、図４でｎ領域７およびｎ--領域
８が波形に形成されているが、島状に個々に形成してい
てもよい。またｎ--領域８は場合によってはｐ転してｐ
--領域になっても構わない。また、図３、図４では便宜
上不純物導入のための拡散窓１６有する拡散マスク１７
を断面図に記入しているが、この拡散マスク１６は不純
物導入時のみ必要で最終段階まで残す必要はない。ま
た、この実施例では不純物の導入にｎバッファ領域１４
およびｐウエル領域１０に使用される不純物導入工程を
利用したが、他の適当な不純物の導入工程があればそれ
を利用してもよいことは言うまでもない。
８が波形に形成されているが、島状に個々に形成してい
てもよい。またｎ--領域８は場合によってはｐ転してｐ
--領域になっても構わない。また、図３、図４では便宜
上不純物導入のための拡散窓１６有する拡散マスク１７
を断面図に記入しているが、この拡散マスク１６は不純
物導入時のみ必要で最終段階まで残す必要はない。ま
た、この実施例では不純物の導入にｎバッファ領域１４
およびｐウエル領域１０に使用される不純物導入工程を
利用したが、他の適当な不純物の導入工程があればそれ
を利用してもよいことは言うまでもない。
【００２０】図５、図６は図３、図４で不純物を導入す
る拡散窓１６を示す平面図で、半円状パターン図と放射
状パターン図をそれぞれ示す。図５、図６において、ｎ
- 領域２の表面に酸化膜等に局部的に多数窓明けされた
拡散窓１６を有する拡散マスクが形成される。ここでは
拡散窓１６の位置のみ示し、拡散マスク自体は示してい
ない。またこの拡散窓１６の形状はこれ以外に例えば微
小円など多数配置するなど各種パターンが考えられるこ
とはいうまでもない。また図中の他の符号の説明は他図
と同様のため省略する。
る拡散窓１６を示す平面図で、半円状パターン図と放射
状パターン図をそれぞれ示す。図５、図６において、ｎ
- 領域２の表面に酸化膜等に局部的に多数窓明けされた
拡散窓１６を有する拡散マスクが形成される。ここでは
拡散窓１６の位置のみ示し、拡散マスク自体は示してい
ない。またこの拡散窓１６の形状はこれ以外に例えば微
小円など多数配置するなど各種パターンが考えられるこ
とはいうまでもない。また図中の他の符号の説明は他図
と同様のため省略する。
【００２１】尚、第１実施例と第２実施例を同時に適用
し、また第３実施例と第４実施例を同時に適用して素子
を製作する場合が多いが、素子構造によってはこれらの
実施例を単独に適用する場合もある。例えば、曲率半径
などの大小により、より支配的な素子終端部にのみそれ
に合う実施例を適用するなどである。また、これらの実
施例をダイオードおよびＩＧＢＴに適用した例を述べた
が、ＭＯＳＦＥＴ，ＭＯＳゲートサイリスタなど多くの
素子に対して適用できることも言うまでもない。
し、また第３実施例と第４実施例を同時に適用して素子
を製作する場合が多いが、素子構造によってはこれらの
実施例を単独に適用する場合もある。例えば、曲率半径
などの大小により、より支配的な素子終端部にのみそれ
に合う実施例を適用するなどである。また、これらの実
施例をダイオードおよびＩＧＢＴに適用した例を述べた
が、ＭＯＳＦＥＴ，ＭＯＳゲートサイリスタなど多くの
素子に対して適用できることも言うまでもない。
【００２２】
【発明の効果】この発明によれば、素子終端部のｎ- 領
域の平均の不純物濃度を、通常部の不純物濃度と異なっ
た値に、最適化することで、この部分の電界集中を防止
し、素子耐圧の向上が図れる。また面積効率を上げるた
め、曲率半径の小さな素子終端部を多数有する大容量の
横型半導体素子でも高耐圧化が図れる。さらに、既存の
工程を利用してｎ- 領域の平均の不純物濃度を最適化す
ることができるため、製造コストの増大なしに高耐圧化
できる。
域の平均の不純物濃度を、通常部の不純物濃度と異なっ
た値に、最適化することで、この部分の電界集中を防止
し、素子耐圧の向上が図れる。また面積効率を上げるた
め、曲率半径の小さな素子終端部を多数有する大容量の
横型半導体素子でも高耐圧化が図れる。さらに、既存の
工程を利用してｎ- 領域の平均の不純物濃度を最適化す
ることができるため、製造コストの増大なしに高耐圧化
できる。
【図１】この発明の第１実施例をダイオードに適用した
要部断面図で、図９のａ部に相当する素子終端部の断面
図
要部断面図で、図９のａ部に相当する素子終端部の断面
図
【図２】この発明の第２実施例をダイオードに適用した
要部断面図で、図９のｂ部に相当する素子終端部の断面
図
要部断面図で、図９のｂ部に相当する素子終端部の断面
図
【図３】この発明の第３実施例を横型ＩＧＢＴに適用し
た場合の要部断面図で図９のａ部に相当する個所の要部
断面図
た場合の要部断面図で図９のａ部に相当する個所の要部
断面図
【図４】この発明の第４実施例を横型ＩＧＢＴに適用し
た場合の要部断面図で図９のｂ部に相当する個所の要部
断面図
た場合の要部断面図で図９のｂ部に相当する個所の要部
断面図
【図５】第３実施例、第４実施例で不純物を導入する拡
散窓１６を示す半円状パターン図
散窓１６を示す半円状パターン図
【図６】第３実施例、第４実施例で不純物を導入する拡
散窓１６を示す放射状パターン図
散窓１６を示す放射状パターン図
【図７】従来の高耐圧横型半導体素子（ダイオード）の
断面図
断面図
【図８】図４の素子断面図と空乏層の拡がり図および電
界強度分布図
界強度分布図
【図９】大容量素子の平面図
【図１０】素子断面図、空乏層の拡がり図および電界強
度分布図を示し、（ａ）は図９のａ部、（ｂ）は図９の
ｂ部、（ｃ）は図９のｃ部についてそれぞれを示した図
度分布図を示し、（ａ）は図９のａ部、（ｂ）は図９の
ｂ部、（ｃ）は図９のｃ部についてそれぞれを示した図
１ ｐ- 基板 ２ ｎ- 領域 ３ ｎ+ カソード領域 ４ 接続領域（ｐ+ 領域） ５ アノード電極 ６ カソード電極 ７ ｎ領域 ８ ｎ--領域 ９ ｎ+ エミッタ領域 １０ ｐウェル領域 １１ ｐ++コンタクト領域 １２ ｎ+ エミッタ電極 １３ ｐ+ コレクタ領域 １４ ｎバッファ領域 １５ コレクタ電極 １６ 拡散窓 １７ 拡散マスク １８ ゲート電極 ２０ 空乏層端 ２５ アノードパッド ２６ カソードパッド ３１ 第１接合 ３２ 第２接合 ３３ 第３接合 Ｇ ゲート端子 Ｅ エミッタ端子 Ｃ コレクタ端子 Ｗ ｎ- 領域表面の幅
Claims (7)
- 【請求項１】第１導電形の第１領域の表面層に選択的に
形成された第２導電形の第２領域と、第２領域の表面層
に選択的に形成された第１導電形または第２導電形の高
濃度の第３領域とを備え、第２領域の表面と第１領域と
を接続する第１導電形の高濃度の接続領域である第４領
域を形成し、第４領域と第２領域とが接する第２接合お
よび第１領域と第２領域とが接する第１接合とを逆バイ
アスする電圧を印加した場合に、この第１接合と第２接
合の近傍の電界強度が破壊電界強度に達する以前に、第
１接合から第２領域に伸びた空乏層が第２領域の表面も
しくは表面の極近傍に到達することで、第２領域の不純
物濃度を比較的高濃度にしても高耐圧が得られる構造
（所謂リサーフ構造）を有する横型半導体素子におい
て、素子終端部の第２領域の不純物濃度と素子終端部以
外の個所（以下、通常部という）の第２領域の不純物濃
度とがそれぞれ異なった値に設定されることを特徴とす
る高耐圧横型半導体素子。 - 【請求項２】第２領域の表面部が曲線領域である素子終
端部と直線領域である通常部とからなることを特徴とす
る請求項１記載の高耐圧横型半導体素子。 - 【請求項３】第４領域の表面部の曲率半径が、第３領域
の表面部の曲率半径よりも大きい曲率半径し、素子終端
部の第２領域の不純物濃度が通常部の第２領域の不純物
濃度より高濃度になるように設定されることを特徴とす
る請求項１記載の高耐圧横型半導体素子。 - 【請求項４】第４領域の表面部の曲率半径が、第３領域
の表面部の曲率半径よりも小さい曲率半径を有し、素子
終端部の第２領域の不純物濃度が通常部の第２領域の不
純物濃度より低濃度になるように設定されることを特徴
とする請求項１記載の高耐圧横型半導体素子。 - 【請求項５】通常部の第２領域と同一の不純物濃度を有
する素子終端部の第２領域の表面層に、通常部の不純物
濃度よりも高濃度の第２導電形の第５領域を形成するこ
とで、素子終端部の第５領域を含む第２領域の平均不純
物濃度（第２と第５領域の不純物濃度の平均値）が、通
常部の第２領域より高濃度となることを特徴とする請求
項３記載の高耐圧横型半導体素子。 - 【請求項６】通常部の第２領域と同一の不純物濃度を有
する素子終端部の第２領域の表面層に、第１導電形不純
物を導入し、正味の不純物濃度（第２導電形不純物濃度
から第１導電形不純物濃度を差し引いた値）が、通常部
よりも低濃度の第２導電形の第５領域を形成すること
で、素子終端部の第５領域を含む第２領域の平均不純物
濃度（第２と第５領域の不純物量の総量を第２と第５領
域の合計の体積で割った値）が、通常部の第２領域より
低濃度となることを特徴とする請求項４記載の高耐圧横
型半導体素子。 - 【請求項７】第５領域を形成するための拡散マスクの窓
（拡散窓）が素子終端部全面に形成されるか、または局
部的に複数個形成されることを特徴とする請求項５また
は６記載の高耐圧横型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11417295A JP3456054B2 (ja) | 1995-05-12 | 1995-05-12 | 高耐圧横型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11417295A JP3456054B2 (ja) | 1995-05-12 | 1995-05-12 | 高耐圧横型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316451A true JPH08316451A (ja) | 1996-11-29 |
| JP3456054B2 JP3456054B2 (ja) | 2003-10-14 |
Family
ID=14630985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11417295A Expired - Lifetime JP3456054B2 (ja) | 1995-05-12 | 1995-05-12 | 高耐圧横型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3456054B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
| JP2001352064A (ja) * | 2000-06-07 | 2001-12-21 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| CN104659078A (zh) * | 2013-11-21 | 2015-05-27 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| WO2023002763A1 (ja) * | 2021-07-21 | 2023-01-26 | ローム株式会社 | 半導体装置 |
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| JP5776143B2 (ja) | 2010-07-06 | 2015-09-09 | サンケン電気株式会社 | 半導体装置 |
| JP5783328B2 (ja) | 2012-05-28 | 2015-09-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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1995
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|---|---|---|---|---|
| JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
| JP2001352064A (ja) * | 2000-06-07 | 2001-12-21 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| CN104659078A (zh) * | 2013-11-21 | 2015-05-27 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| JP2015103562A (ja) * | 2013-11-21 | 2015-06-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2023002763A1 (ja) * | 2021-07-21 | 2023-01-26 | ローム株式会社 | 半導体装置 |
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| JP3456054B2 (ja) | 2003-10-14 |
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