JP4782912B2 - 半導体デバイスのエッジパシベーション用の二つの傾斜を有する接合終端拡張 - Google Patents
半導体デバイスのエッジパシベーション用の二つの傾斜を有する接合終端拡張 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000002161 passivation Methods 0.000 title description 7
- 239000002019 doping agent Substances 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 230000007423 decrease Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000005094 computer simulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明はシリコン半導体デバイスに関し、特に、改良したエッジパシベーションを有するデバイスに関する。
【０００２】
【従来の技術】
米国特許第５，７１２，５０２号の明細書は、活性エリアと、当該活性エリアの下で垂直方向への延在が最大になる空乏ゾーンと、当該空乏ゾーンの垂直方向における最大拡張よりも側方拡張が大きい接合終端と、を具える半導体デバイスを開示している。
【０００３】
米国特許第４，９２７，７７２号の明細書は、傾斜マルチプルゾーン接合終端拡張（ＪＴＥ：Junction Termination Extension）領域と傾斜マルチプルゾーンＰ＋領域とを形成可能にする２つのマスクを用いた高電圧半導体デバイスの製造方法を開示している。
【０００４】
米国特許第４，６６７，３９３号の明細書は、イオン注入・拡散によって形成される段階的に連続したＪＴＥゾーンを有し、エミッタ及びチャネル停止領域及びメタルエミッタ、ベース及びコレクタコンタクトの形成に先行して一連のマスク開口を介してドーパント濃度を減少させて拡散する高電圧半導体デバイスの製造方法について開示している。
【０００５】
米国特許第４，６４８，１７４号の明細書は、逆ブロッキング接合に近接したマルチプルゾーン接合終端領域を具える半導体の製造方法を開示している。
【０００６】
【発明が解決しようとする課題】
デバイスの領域が内部構造から外部構造へ遷移させる箇所であるデバイスエッジを保護することは、ＭＯＳＦＥＴｓ、ＩＧＢＴｓ、ＭＣＴｓ、バイポーラトランジスタ、サイリスタ及びダイオードなどの高電圧半導体デバイスの設計において最も重要な点である。エッジの保護、すなわちエッジのパシベーション構造によって、デバイス表面上においてシリコン基体内で占めるより広い領域へ印加された電圧を分布させ、それによってデバイス表面の電界を十分に低くして、シリコン基体外側が弓なりになったり、あるいは当該表面に近傍の基体内になだれ降伏が生じることを防止する。
【０００７】
一般的なプレーナ拡散技術によってＰ−Ｎ接合ダイオードを製造する際、酸化ウインドウを介してドーパントを拡散することによってシリンダ状の接合が形成される。接合のエッジ部分は湾曲しているため、理想的な平面接合よりも大きな電界が生じる。この結果、シリンダ状の接合ダイオードの降伏電圧は理想的な平面接合ダイオードよりも実質的に低くなる。
【０００８】
接合終端拡張（ＪＴＥ：Junction Termination Extension）は、シリンダ接合ダイオードにおける電界の不純物濃度を減少させるためのエッジパシベーション技術である。表面に印加された電圧をサポートするため、ＪＴＥは空乏領域を利用する。この空乏領域は、単位面積あたりのドーパント電荷が十分に低く、なだれ降伏のオンセットの前に当該領域を介して電界が全面的に、あるいはほぼ全面的に広がる。このような領域の単位面積あたりの最適ドーパント濃度は、１平方センチメータあたり１×１０１２から１×１０１３のオーダーであり、これはなだれ降伏のオンセットの前に空乏領域が含有可能な単位面積あたりの最大電荷にほぼ等しい。濃度が低すぎると、電圧を十分にサポートできないほどに当該領域が電界において低く空乏化してしまい、濃度が高すぎると、空乏領域が薄くなって十分な電圧をサポートすることができなくなってしまう。ＪＴＥは、例えばV.A.K. Temple, 「接合終端拡張、ｐ−ｎ接合におけるなだれ降伏電圧の増加と表面電界の制御に関する新技術(Junction termination extension, a new technique for increasing avalanche breakdown voltage and controlling surface electric field in p-n junction)」,アメリカ電気・電子通信学会IEEE International Electron Devices Meeting Digest, 1977, Abstract 20.4, pp 423-426において説明されている。
【０００９】
図１において、空乏領域のドーパント濃度は一定に図示されており、図２において、活性領域から離れるにしたがって不連続に段階的に減っていくように示されている。図３におけるＪＴＥ構造は、ドーパント濃度が緩やかな傾斜で減少することを除いては、図２の構造と同様である。図２及び図３に示すように、段階的に又は緩い傾斜で減少する濃度は、図１の一定濃度の場合よりもドーパント濃度の変化が多彩である。
【００１０】
本発明は、パワー半導体デバイスの活性領域−ＪＴＥ接合における電界を小さくする改良方法を見い出して、それによって高い目標である降伏電圧を増加させることを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、重くドープしたシリコン基体と、前記基体上に設けられ第１導電型にドープした上側層とを具え、前記上側層が上側表面と活性領域を具え、当該活性領域は第１導電型と逆の第２導電型のウエル領域と接合終端延長（ＪＥＴ）空乏領域を具えるエッジパッシベーションゾーンを具え、この空乏領域は前記ウエルから離れて延在する部分と前記ウエルの下に延在する部分を具えるシリコン半導体ダイであって、前記空乏領域のドーパント濃度が変化し、当該ドーパント濃度が前記空乏領域の上側層の上側表面において前記ウエル領域と接合する箇所の実質的に直下で最大になり、前記空乏領域における前記ドーパント濃度が前記最大地点から横方向において両側に減少していき、前記ウエル領域から離れて延在する部分及び前記ウエル領域の下に延在する部分の両方において少なくなることを特徴とする。
【００１２】
好適には、本発明は、シリコン半導体ダイに関し、当該ダイが、重くドープしたシリコン基体と、当該基体上に設けられた第１の導電型のドープしたシリコンを具える上側層と、を具えることを特徴とする。上側層は、前記第１の導電型と逆の第２の導電型のウェル領域と、接合終端拡張（ＪＴＥ）空乏領域を具えるエッジパシベーションゾーンを具え、前記空乏領域は、前記ウェル領域から離れ、かつその下に延在する部分を具える。この空乏領域のドーパント濃度は変化し、ドーパント濃度は空乏領域の上側層の上側表面におけるウェル領域との接合の実質的に真下にある点で最大となる。空乏領域のドーパント濃度は、その最大点から両側方向において減少し、ウェル領域から離れ、かつその下に延在する両部分でより減少する。
【００１３】
【発明の実施の形態】
以下に本発明の実施の形態を添付の図面を参照して説明する。図１は、従来の半導体ダイ１００を示す図であり、Ｎ−にドープした上側層１０１は、Ｐ−型にドープした活性領域ウェル１０２とＰ−型にドープした空乏領域１０３とを具える。空乏領域１０３のドーパント濃度レベルは一定である。層１０１、ウェル１０２及び空乏領域１０３における導電型はそれぞれＮ型、Ｐ型、Ｐ型であるが、それぞれ逆のＰ型、Ｎ型、Ｎ型であってもよい。
【００１４】
図１はまた、活性領域１０２と空乏領域１０３の上にそれぞれ横たわるメタルコンタクト１０４と誘電層１０５とを示している。同様に、図２から図５に示すダイ２００〜５００もメタルコンタクト１０４と誘電層１０５を具えている。
【００１５】
図２及び図３は、従来の半導体ダイ２００と３００を示しており、それぞれ空乏領域２０３と３０３に加えて、Ｎ−ドープした上側層１０１とＰ−ドープしたウェル１０２とを具えている。空乏領域２０３と３０３は、活性領域から離れるにしたがってドーパント濃度が減少している。ダイ２００の空乏領域２０３は不連続な段階２０４で減少するが、ダイ３００における空乏領域３０３は実質的に緩やかな傾斜３０４で減少している。
【００１６】
電界の減少を最適にするためには、デバイスの活性エリアの接合よりも空乏領域がいくらか深くなければならない。しかしながら、活性エリアとＪＴＥの深さの違いによって、これらが交差する領域に高電界領域が生じ、結果として接合が湾曲し、部分的に降伏電圧を減少させることになる。
【００１７】
図４は、共にＰ−型にドープした活性領域ウェル１０２と空乏領域４０３とを有するＮ−型にドープした上側層１０１を具える半導体ダイ４００を示している。従来のものと同様、図４に示すダイ４００の導電型はＰ型とＮ型、Ｎ型とＰ型というように逆にすることもできる。上側層１０１の上側表面にある活性領域ウェル１０２と空乏領域４０３の接合の実質的に真下にある最大ドーパント濃度４０４の地点から、ドーパント濃度は、ウェル１０２から離れて延びる方向において緩やかな傾斜４０５と、ウェル１０２の下に延びる第２の緩やかな傾斜４０６を形成する。
【００１８】
図５は本発明の第２の実施形態を示しており、共にＰ−型にドープした活性領域ウェル１０２と空乏領域５０３とを有するＮ−ドープした上側層１０１を具える半導体ダイ５００を示す。従来のものと同様に、図５に示すダイ５００は導電型はＰ型とＮ型、Ｎ型とＰ型というように逆にすることもできる。上側層１０１の上側表面にある活性領域ウェル１０２と空乏領域５０３の接合の実質的に真下にある最大ドーパント濃度５０４の地点から、ドーパント濃度は、ウェル１０２から離れて延びる方向に不連続な段階を有する傾斜５０５と、ウェル１０２から離れて下に延びる不連続な段階を有する第２の傾斜５０６を形成する。
【００１９】
ダイ４００とダイ５００の空乏領域４０３と５０３はそれぞれ、米国特許第４，９２７，７７２号、４，６６７，３９３号及び第４，６４８，１７４号の明細書に開示された公知の手順でドーパントの量を変えて注入することによって形成することができる。空乏領域４０３と５０３は、米国特許第５，７１２，５０２号の明細書に開示されているように、エピタキシャル層を具える。
【００２０】
図６は、従来のダイ３００の電界のコンピュータシミュレーションを示しており、空乏領域が単一の緩やかな傾斜で減少している。ダイ３００において、接合６０１は急に湾曲しており、高電界６０２が活性エリア６０３に接近している。
【００２１】
図７は、本発明のダイ４００の電界のコンピュータシミュレーションを示しており、空乏領域が二つの緩やかな傾斜によって画定されている。ダイ４００において、接合７０１の湾曲は図６に示す接合６０１の湾曲よりも漸次的であり、高電界領域７０２は実質的に活性エリア７０３から取り除かれる。
【００２２】
シリコン半導体ダイは、重くドープしたシリコン基体と、当該基体上に設けられた第１の導電型にドープしたシリコンを具える上側層と、を具える。上側層は、前記第１の導電型とは逆の第２の導電型のウェル領域と、接合終端拡張（ＪＴＥ）空乏領域を具えるエッジパシベーションゾーンを具え、空乏領域は、ウェル領域から離れ、かつその下に延在する部分を具える。空乏領域はドーパント濃度が変化し、ドーパント濃度が空乏領域の上側層の上側表面におけるウェル領域との接合の実質的に真下にある点で最大となる。空乏領域のドーパント濃度は、その最大点から両側方向において減少し、ウェル領域から離れ、かつその下に延在する両部分でより減少する。
【図面の簡単な説明】
【図１】 図１は、従来の接合終端拡張を具えるシリコン半導体ダイを示す概略図である。
【図２】 図２は、従来の接合終端拡張を具えるシリコン半導体ダイを示す概略図である。
【図３】 図３は、従来の接合終端拡張を具えるシリコン半導体ダイを示す概略図である。
【図４】 図４は、本発明に係る二つの斜面接合終端拡張構造を具える半導体ダイを示す図である。
【図５】 図５は、本発明に係る二つの斜面接合終端拡張構造を具える半導体ダイを示す図である。
【図６】 図６は、従来の一つの傾斜接合終端構造についての電界のコンピュータシミュレーションを示す図である。
【図７】 図７は、本発明の二つの傾斜接合終端構造についての電界のコンピュータシミュレーションを示す図である。
【符号の説明】
１００、２００、３００、４００、５００ シリコン半導体ダイ
１０１ 上側層
１０２ ウェル領域
１０３、２０３、３０３、４０３、５０３ 空乏領域
１０４ メタルコンタクト
１０５ 誘電層
４０４、５０４ 最大点
４０５、５０５ 傾斜
４０６、５０６ 傾斜
６０１、７０１ 接合
６０２、７０２ 高電界
６０３、７０３ 活性エリア
【発明の属する技術分野】
本発明はシリコン半導体デバイスに関し、特に、改良したエッジパシベーションを有するデバイスに関する。
【０００２】
【従来の技術】
米国特許第５，７１２，５０２号の明細書は、活性エリアと、当該活性エリアの下で垂直方向への延在が最大になる空乏ゾーンと、当該空乏ゾーンの垂直方向における最大拡張よりも側方拡張が大きい接合終端と、を具える半導体デバイスを開示している。
【０００３】
米国特許第４，９２７，７７２号の明細書は、傾斜マルチプルゾーン接合終端拡張（ＪＴＥ：Junction Termination Extension）領域と傾斜マルチプルゾーンＰ＋領域とを形成可能にする２つのマスクを用いた高電圧半導体デバイスの製造方法を開示している。
【０００４】
米国特許第４，６６７，３９３号の明細書は、イオン注入・拡散によって形成される段階的に連続したＪＴＥゾーンを有し、エミッタ及びチャネル停止領域及びメタルエミッタ、ベース及びコレクタコンタクトの形成に先行して一連のマスク開口を介してドーパント濃度を減少させて拡散する高電圧半導体デバイスの製造方法について開示している。
【０００５】
米国特許第４，６４８，１７４号の明細書は、逆ブロッキング接合に近接したマルチプルゾーン接合終端領域を具える半導体の製造方法を開示している。
【０００６】
【発明が解決しようとする課題】
デバイスの領域が内部構造から外部構造へ遷移させる箇所であるデバイスエッジを保護することは、ＭＯＳＦＥＴｓ、ＩＧＢＴｓ、ＭＣＴｓ、バイポーラトランジスタ、サイリスタ及びダイオードなどの高電圧半導体デバイスの設計において最も重要な点である。エッジの保護、すなわちエッジのパシベーション構造によって、デバイス表面上においてシリコン基体内で占めるより広い領域へ印加された電圧を分布させ、それによってデバイス表面の電界を十分に低くして、シリコン基体外側が弓なりになったり、あるいは当該表面に近傍の基体内になだれ降伏が生じることを防止する。
【０００７】
一般的なプレーナ拡散技術によってＰ−Ｎ接合ダイオードを製造する際、酸化ウインドウを介してドーパントを拡散することによってシリンダ状の接合が形成される。接合のエッジ部分は湾曲しているため、理想的な平面接合よりも大きな電界が生じる。この結果、シリンダ状の接合ダイオードの降伏電圧は理想的な平面接合ダイオードよりも実質的に低くなる。
【０００８】
接合終端拡張（ＪＴＥ：Junction Termination Extension）は、シリンダ接合ダイオードにおける電界の不純物濃度を減少させるためのエッジパシベーション技術である。表面に印加された電圧をサポートするため、ＪＴＥは空乏領域を利用する。この空乏領域は、単位面積あたりのドーパント電荷が十分に低く、なだれ降伏のオンセットの前に当該領域を介して電界が全面的に、あるいはほぼ全面的に広がる。このような領域の単位面積あたりの最適ドーパント濃度は、１平方センチメータあたり１×１０１２から１×１０１３のオーダーであり、これはなだれ降伏のオンセットの前に空乏領域が含有可能な単位面積あたりの最大電荷にほぼ等しい。濃度が低すぎると、電圧を十分にサポートできないほどに当該領域が電界において低く空乏化してしまい、濃度が高すぎると、空乏領域が薄くなって十分な電圧をサポートすることができなくなってしまう。ＪＴＥは、例えばV.A.K. Temple, 「接合終端拡張、ｐ−ｎ接合におけるなだれ降伏電圧の増加と表面電界の制御に関する新技術(Junction termination extension, a new technique for increasing avalanche breakdown voltage and controlling surface electric field in p-n junction)」,アメリカ電気・電子通信学会IEEE International Electron Devices Meeting Digest, 1977, Abstract 20.4, pp 423-426において説明されている。
【０００９】
図１において、空乏領域のドーパント濃度は一定に図示されており、図２において、活性領域から離れるにしたがって不連続に段階的に減っていくように示されている。図３におけるＪＴＥ構造は、ドーパント濃度が緩やかな傾斜で減少することを除いては、図２の構造と同様である。図２及び図３に示すように、段階的に又は緩い傾斜で減少する濃度は、図１の一定濃度の場合よりもドーパント濃度の変化が多彩である。
【００１０】
本発明は、パワー半導体デバイスの活性領域−ＪＴＥ接合における電界を小さくする改良方法を見い出して、それによって高い目標である降伏電圧を増加させることを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、重くドープしたシリコン基体と、前記基体上に設けられ第１導電型にドープした上側層とを具え、前記上側層が上側表面と活性領域を具え、当該活性領域は第１導電型と逆の第２導電型のウエル領域と接合終端延長（ＪＥＴ）空乏領域を具えるエッジパッシベーションゾーンを具え、この空乏領域は前記ウエルから離れて延在する部分と前記ウエルの下に延在する部分を具えるシリコン半導体ダイであって、前記空乏領域のドーパント濃度が変化し、当該ドーパント濃度が前記空乏領域の上側層の上側表面において前記ウエル領域と接合する箇所の実質的に直下で最大になり、前記空乏領域における前記ドーパント濃度が前記最大地点から横方向において両側に減少していき、前記ウエル領域から離れて延在する部分及び前記ウエル領域の下に延在する部分の両方において少なくなることを特徴とする。
【００１２】
好適には、本発明は、シリコン半導体ダイに関し、当該ダイが、重くドープしたシリコン基体と、当該基体上に設けられた第１の導電型のドープしたシリコンを具える上側層と、を具えることを特徴とする。上側層は、前記第１の導電型と逆の第２の導電型のウェル領域と、接合終端拡張（ＪＴＥ）空乏領域を具えるエッジパシベーションゾーンを具え、前記空乏領域は、前記ウェル領域から離れ、かつその下に延在する部分を具える。この空乏領域のドーパント濃度は変化し、ドーパント濃度は空乏領域の上側層の上側表面におけるウェル領域との接合の実質的に真下にある点で最大となる。空乏領域のドーパント濃度は、その最大点から両側方向において減少し、ウェル領域から離れ、かつその下に延在する両部分でより減少する。
【００１３】
【発明の実施の形態】
以下に本発明の実施の形態を添付の図面を参照して説明する。図１は、従来の半導体ダイ１００を示す図であり、Ｎ−にドープした上側層１０１は、Ｐ−型にドープした活性領域ウェル１０２とＰ−型にドープした空乏領域１０３とを具える。空乏領域１０３のドーパント濃度レベルは一定である。層１０１、ウェル１０２及び空乏領域１０３における導電型はそれぞれＮ型、Ｐ型、Ｐ型であるが、それぞれ逆のＰ型、Ｎ型、Ｎ型であってもよい。
【００１４】
図１はまた、活性領域１０２と空乏領域１０３の上にそれぞれ横たわるメタルコンタクト１０４と誘電層１０５とを示している。同様に、図２から図５に示すダイ２００〜５００もメタルコンタクト１０４と誘電層１０５を具えている。
【００１５】
図２及び図３は、従来の半導体ダイ２００と３００を示しており、それぞれ空乏領域２０３と３０３に加えて、Ｎ−ドープした上側層１０１とＰ−ドープしたウェル１０２とを具えている。空乏領域２０３と３０３は、活性領域から離れるにしたがってドーパント濃度が減少している。ダイ２００の空乏領域２０３は不連続な段階２０４で減少するが、ダイ３００における空乏領域３０３は実質的に緩やかな傾斜３０４で減少している。
【００１６】
電界の減少を最適にするためには、デバイスの活性エリアの接合よりも空乏領域がいくらか深くなければならない。しかしながら、活性エリアとＪＴＥの深さの違いによって、これらが交差する領域に高電界領域が生じ、結果として接合が湾曲し、部分的に降伏電圧を減少させることになる。
【００１７】
図４は、共にＰ−型にドープした活性領域ウェル１０２と空乏領域４０３とを有するＮ−型にドープした上側層１０１を具える半導体ダイ４００を示している。従来のものと同様、図４に示すダイ４００の導電型はＰ型とＮ型、Ｎ型とＰ型というように逆にすることもできる。上側層１０１の上側表面にある活性領域ウェル１０２と空乏領域４０３の接合の実質的に真下にある最大ドーパント濃度４０４の地点から、ドーパント濃度は、ウェル１０２から離れて延びる方向において緩やかな傾斜４０５と、ウェル１０２の下に延びる第２の緩やかな傾斜４０６を形成する。
【００１８】
図５は本発明の第２の実施形態を示しており、共にＰ−型にドープした活性領域ウェル１０２と空乏領域５０３とを有するＮ−ドープした上側層１０１を具える半導体ダイ５００を示す。従来のものと同様に、図５に示すダイ５００は導電型はＰ型とＮ型、Ｎ型とＰ型というように逆にすることもできる。上側層１０１の上側表面にある活性領域ウェル１０２と空乏領域５０３の接合の実質的に真下にある最大ドーパント濃度５０４の地点から、ドーパント濃度は、ウェル１０２から離れて延びる方向に不連続な段階を有する傾斜５０５と、ウェル１０２から離れて下に延びる不連続な段階を有する第２の傾斜５０６を形成する。
【００１９】
ダイ４００とダイ５００の空乏領域４０３と５０３はそれぞれ、米国特許第４，９２７，７７２号、４，６６７，３９３号及び第４，６４８，１７４号の明細書に開示された公知の手順でドーパントの量を変えて注入することによって形成することができる。空乏領域４０３と５０３は、米国特許第５，７１２，５０２号の明細書に開示されているように、エピタキシャル層を具える。
【００２０】
図６は、従来のダイ３００の電界のコンピュータシミュレーションを示しており、空乏領域が単一の緩やかな傾斜で減少している。ダイ３００において、接合６０１は急に湾曲しており、高電界６０２が活性エリア６０３に接近している。
【００２１】
図７は、本発明のダイ４００の電界のコンピュータシミュレーションを示しており、空乏領域が二つの緩やかな傾斜によって画定されている。ダイ４００において、接合７０１の湾曲は図６に示す接合６０１の湾曲よりも漸次的であり、高電界領域７０２は実質的に活性エリア７０３から取り除かれる。
【００２２】
シリコン半導体ダイは、重くドープしたシリコン基体と、当該基体上に設けられた第１の導電型にドープしたシリコンを具える上側層と、を具える。上側層は、前記第１の導電型とは逆の第２の導電型のウェル領域と、接合終端拡張（ＪＴＥ）空乏領域を具えるエッジパシベーションゾーンを具え、空乏領域は、ウェル領域から離れ、かつその下に延在する部分を具える。空乏領域はドーパント濃度が変化し、ドーパント濃度が空乏領域の上側層の上側表面におけるウェル領域との接合の実質的に真下にある点で最大となる。空乏領域のドーパント濃度は、その最大点から両側方向において減少し、ウェル領域から離れ、かつその下に延在する両部分でより減少する。
【図面の簡単な説明】
【図１】 図１は、従来の接合終端拡張を具えるシリコン半導体ダイを示す概略図である。
【図２】 図２は、従来の接合終端拡張を具えるシリコン半導体ダイを示す概略図である。
【図３】 図３は、従来の接合終端拡張を具えるシリコン半導体ダイを示す概略図である。
【図４】 図４は、本発明に係る二つの斜面接合終端拡張構造を具える半導体ダイを示す図である。
【図５】 図５は、本発明に係る二つの斜面接合終端拡張構造を具える半導体ダイを示す図である。
【図６】 図６は、従来の一つの傾斜接合終端構造についての電界のコンピュータシミュレーションを示す図である。
【図７】 図７は、本発明の二つの傾斜接合終端構造についての電界のコンピュータシミュレーションを示す図である。
【符号の説明】
１００、２００、３００、４００、５００ シリコン半導体ダイ
１０１ 上側層
１０２ ウェル領域
１０３、２０３、３０３、４０３、５０３ 空乏領域
１０４ メタルコンタクト
１０５ 誘電層
４０４、５０４ 最大点
４０５、５０５ 傾斜
４０６、５０６ 傾斜
６０１、７０１ 接合
６０２、７０２ 高電界
６０３、７０３ 活性エリア
Claims (7)
- 重くドープしたシリコン基体と、
前記基体上に設けられ第１導電型にドープしたシリコンを具える上側層とを具え、
前記上側層が上側表面を有すると共に、前記第１の導電型とは逆の第２の導電型のウェル領域とを具える活性領域と、接合終端拡張（ＪＴＥ）空乏領域を有するエッジパシベーションゾーンを具え、前記空乏領域が、前記ウェル領域から離れて延在する第１空乏部分と、これとは反対の方向にかつ前記ウェル領域の下に延在する第２空乏部分とを具えるシリコン半導体ダイにおいて、
前記空乏部分が、前記空乏領域の前記上側層の前記上側表面における前記ウェル領域との接合の下に、共通の最大ドーパント濃度を有し、
前記第１および第２空乏部分における前記ドーパント濃度が、共通の最大点から両側方向に緩やかな傾斜で減少し、前記ドーパント濃度が、前記ウェル領域から離れて延在する第１空乏部分と前記ウェル領域の下に延在する第２空乏部分において少なくなっていくことを特徴とするシリコン半導体ダイ。 - 請求項１に記載のシリコン半導体ダイにおいて、前記上側層がエピタキシャル層であり、前記第１の導電型がＮ型でかつ前記第２の導電型がＰ型であり、又は前記第１の導電型がＰ型でかつ前記第２の導電型がＮ型であることを特徴とするシリコン半導体ダイ。
- 重くドープしたシリコン基体と、
前記基体上に設けられ第１導電型にドープしたシリコンを具える上側層とを具え、
前記上側層が上側表面を有すると共に、前記第１の導電型とは逆の第２の導電型のウェル領域とを具える活性領域と、接合終端拡張（ＪＴＥ）空乏領域を有するエッジパシベーションゾーンを具え、前記空乏領域が、前記ウェル領域から離れて延在する第１空乏部分と、前記ウェル領域の下に延在する第２空乏部分とを具えるシリコン半導体ダイにおいて、
前記空乏部分が、前記空乏領域の前記上側層の前記上側表面における前記ウェル領域との接合の下に、共通の最大ドーパント濃度を有し、
前記第１および第２空乏部分における前記ドーパント濃度が、不連続に段階状に減少することを特徴とするシリコン半導体ダイ。 - 請求項１に記載のシリコン半導体ダイにおいて、前記空乏領域の両方の空乏部分がイオン注入によって形成されていることを特徴とするシリコン半導体ダイ。
- 請求項４に記載のシリコン半導体ダイにおいて、前記イオン注入が２以上のドーパントレベルで行われ、前記空乏領域がエピタキシャル成長によって形成されることを特徴とするシリコン半導体ダイ。
- 請求項１に記載のシリコン半導体ダイにおいて、各空乏部分におけるドーパント濃度が、前記共通の最大点から直線的に減少することを特徴とするシリコン半導体ダイ。
- 請求項１に記載のシリコン半導体ダイにおいて、各空乏部分におけるドーパント濃度が、前記共通の最大点から一の方向にある割合で減少し、それとは反対の方向に異なる割合で減少することを特徴とするシリコン半導体ダイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/358625 | 1999-07-21 | ||
| US09/358,625 US6215168B1 (en) | 1999-07-21 | 1999-07-21 | Doubly graded junction termination extension for edge passivation of semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077347A JP2001077347A (ja) | 2001-03-23 |
| JP4782912B2 true JP4782912B2 (ja) | 2011-09-28 |
Family
ID=23410406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219475A Expired - Fee Related JP4782912B2 (ja) | 1999-07-21 | 2000-07-19 | 半導体デバイスのエッジパシベーション用の二つの傾斜を有する接合終端拡張 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6215168B1 (ja) |
| EP (1) | EP1071135A2 (ja) |
| JP (1) | JP4782912B2 (ja) |
| KR (1) | KR100707147B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472678B1 (en) | 2000-06-16 | 2002-10-29 | General Semiconductor, Inc. | Trench MOSFET with double-diffused body profile |
| US7033950B2 (en) * | 2001-12-19 | 2006-04-25 | Auburn University | Graded junction termination extensions for electronic devices |
| US7304363B1 (en) | 2004-11-26 | 2007-12-04 | United States Of America As Represented By The Secretary Of The Army | Interacting current spreader and junction extender to increase the voltage blocked in the off state of a high power semiconductor device |
| JP4186919B2 (ja) | 2004-12-07 | 2008-11-26 | 三菱電機株式会社 | 半導体装置 |
| DE102005004355B4 (de) * | 2005-01-31 | 2008-12-18 | Infineon Technologies Ag | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| US20060197153A1 (en) * | 2005-02-23 | 2006-09-07 | Chih-Feng Huang | Vertical transistor with field region structure |
| CN101258608B (zh) * | 2005-09-08 | 2010-05-19 | 三菱电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| US7541660B2 (en) * | 2006-04-20 | 2009-06-02 | Infineon Technologies Austria Ag | Power semiconductor device |
| US8564088B2 (en) * | 2008-08-19 | 2013-10-22 | Infineon Technologies Austria Ag | Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region |
| US7759186B2 (en) * | 2008-09-03 | 2010-07-20 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices |
| GB2466261A (en) * | 2008-12-17 | 2010-06-23 | Qinetiq Ltd | Semiconductor device and fabrication method |
| US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
| CN103155152B (zh) * | 2011-03-28 | 2015-07-01 | 丰田自动车株式会社 | 纵型半导体装置 |
| JP5701447B2 (ja) * | 2012-03-05 | 2015-04-15 | 三菱電機株式会社 | 半導体装置 |
| JP6020317B2 (ja) * | 2013-04-05 | 2016-11-02 | 三菱電機株式会社 | 半導体素子 |
| US9240444B2 (en) | 2014-05-26 | 2016-01-19 | Nuvoton Technology Corporation | High-voltage semiconductor device with a termination structure |
| US9899477B2 (en) | 2014-07-18 | 2018-02-20 | Infineon Technologies Americas Corp. | Edge termination structure having a termination charge region below a recessed field oxide region |
| US9620585B1 (en) | 2016-07-08 | 2017-04-11 | Semiconductor Components Industries, Llc | Termination for a stacked-gate super-junction MOSFET |
| US10236342B2 (en) | 2017-04-07 | 2019-03-19 | Semiconductor Components Industries, Llc | Electronic device including a termination structure |
| JP2019054170A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
| CN107910379A (zh) * | 2017-11-22 | 2018-04-13 | 北京燕东微电子有限公司 | 一种SiC结势垒肖特基二极管及其制作方法 |
| EP4179576A1 (en) | 2021-09-29 | 2023-05-17 | Dynex Semiconductor Limited | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214805B (it) * | 1984-08-21 | 1990-01-18 | Ates Componenti Elettron | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
| US4648174A (en) | 1985-02-05 | 1987-03-10 | General Electric Company | Method of making high breakdown voltage semiconductor device |
| US4927772A (en) | 1989-05-30 | 1990-05-22 | General Electric Company | Method of making high breakdown voltage semiconductor device |
| JP3185474B2 (ja) * | 1993-05-18 | 2001-07-09 | 株式会社日立製作所 | 半導体装置 |
| JPH07249737A (ja) * | 1994-03-11 | 1995-09-26 | Mitsubishi Electric Corp | プレーナ型半導体装置およびその製造方法 |
| TW286435B (ja) | 1994-07-27 | 1996-09-21 | Siemens Ag |
-
1999
- 1999-07-21 US US09/358,625 patent/US6215168B1/en not_active Expired - Lifetime
-
2000
- 2000-07-19 EP EP00402057A patent/EP1071135A2/en active Pending
- 2000-07-19 JP JP2000219475A patent/JP4782912B2/ja not_active Expired - Fee Related
- 2000-07-21 KR KR1020000042048A patent/KR100707147B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP1071135A2 (en) | 2001-01-24 |
| KR20010039740A (ko) | 2001-05-15 |
| KR100707147B1 (ko) | 2007-04-13 |
| US6215168B1 (en) | 2001-04-10 |
| JP2001077347A (ja) | 2001-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070717 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110419 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110422 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110708 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |