CN110875378A - 具有埋入式掺杂的隔离区域的裸片 - Google Patents

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Abstract

本发明涉及具有埋入式掺杂的隔离区域的裸片。实施例涉及一种在裸片的衬底中的连续埋入式掺杂的隔离区域。衬底包括包围该裸片的第一区的隔离环结构。连续埋入式掺杂的隔离区域是净第一导电类型且位于该第一区中。连续埋入式掺杂的隔离区域包括具有至少第一等级的净第一导电类型掺杂剂浓度的第一部分，第一部分位于该第一区的内部区域中且延伸到该隔离环结构的侧壁。第一部分在该第一区的拐角区的位置中不延伸到该隔离环结构的该侧壁。拐角区由该隔离环结构限定。在该拐角区中的该连续埋入式掺杂的隔离区域的第二部分具有低于该第一等级的第二等级的净第一导电类型掺杂剂浓度。裸片包括半导体装置，该半导体装置位于该第一区中且包括位于该连续埋入式掺杂的隔离区域上方的该第一区中的该衬底中的组件。

Description

具有埋入式掺杂的隔离区域的裸片
技术领域
本发明大体涉及具有埋入式掺杂的隔离区域的裸片。
背景技术
半导体装置包括在裸片的衬底的半导体材料中实施的组件。一些裸片包括位于由隔离环结构限定的区中的埋入式掺杂的隔离区域，以形成半导体槽，用于在该槽中具有组件的该等半导体装置的隔离。
发明内容
根据本发明的第一方面，提供一种裸片，包括：
衬底，其包括：
隔离环结构，其包围所述裸片的第一区；
净第一导电类型的连续埋入式掺杂的隔离区域，其位于所述第一区中，所述连续埋入式掺杂的隔离区域包括具有至少第一等级的净第一导电类型掺杂剂浓度的第一部分，所述第一部分位于所述第一区的内部区域中且延伸到所述隔离环结构的侧壁，其中所述第一部分在所述第一区的拐角区的位置中不延伸到所述隔离环结构的所述侧壁，所述拐角区由所述隔离环结构限定；
其中在所述拐角区中的所述连续埋入式掺杂的隔离区域的第二部分具有低于所述第一等级的第二等级的净第一导电类型掺杂剂浓度；
半导体装置，其位于所述第一区中且包括位于所述连续埋入式掺杂的隔离区域上方的所述第一区中的所述衬底中的组件。
在一个或多个实施例中，所述裸片进一步其中所述第二等级低于所述第一等级至少10倍。
在一个或多个实施例中，所述第一部分包括在植入操作期间用所述第一导电类型掺杂剂植入的区域，其中所述第二部分在所述植入操作期间不用所述第一导电类型掺杂剂植入。
在一个或多个实施例中，所述第一部分和所述第二部分各包括在第二植入操作期间用所述第一导电类型掺杂剂植入的区域，其中所述植入操作的所述第一导电类型掺杂剂的剂量大于所述第二植入操作的所述第一导电类型掺杂剂的剂量。
在一个或多个实施例中，所述植入操作的所述剂量是所述第二植入操作的所述剂量的至少10倍大。
在一个或多个实施例中，所述连续埋入式掺杂的隔离区域至少部分位于所述衬底的第一层中，其中所述半导体装置的所述组件位于所述第一层上的第二层中，所述第二层是外延层。
在一个或多个实施例中，所述第一部分包括在植入操作期间用所述第一导电类型掺杂剂植入的区域，所述第一区域位于所述第一层中且不在所述第二层中。
在一个或多个实施例中，所述隔离环结构延伸到所述衬底内到比所述连续埋入式掺杂的隔离区域的最深部分大的深度。
在一个或多个实施例中，所述第一区特征为矩形区，其中所述第一部分在所述第一区的第二拐角区的位置、第三拐角区的位置和第四拐角区的位置中不延伸到所述隔离环结构的所述侧壁；
所述第二拐角区、所述第三拐角区和所述第四拐角区由所述隔离环结构限定；
所述第二拐角区中的所述连续埋入式掺杂的隔离区域的第三部分具有低于所述第一等级的净第一导电类型掺杂剂浓度；
所述第三拐角区中的所述连续埋入式掺杂的隔离区域的第四部分具有低于所述第一等级的净第一导电类型掺杂剂浓度；
所述第四拐角区中的所述连续埋入式掺杂的隔离区域的第五部分具有低于所述第一等级的净第一导电类型掺杂剂浓度。
根据本发明的第二方面，提供一种形成半导体装置的方法，所述方法包括：
将第一导电类型掺杂剂植入到晶片的第一区的第一区域内，所述第一区域包括位于所述晶片的平面中的一部分，所述第一区包括第一拐角区和不在所述第一区的拐角区中的至少一个边缘侧，其中所述第一区域位于所述至少一个边缘侧中的边缘侧处且在所述第一区的内部区中但不位于所述第一拐角区中；
在所述晶片中形成环隔离结构，所述环隔离结构限定所述第一区，所述环隔离结构延伸到所述晶片内至少到所述第一区域的深度；
在所述第一区域上方的所述第一区中的所述晶片中形成半导体装置的组件；
在形成所述组件后，将所述晶片单分成裸片，所述裸片包括所述半导体装置；
其中在所述单分后，在所述平面中的所述边缘侧处的所述第一区域具有第一等级的净第一导电类型掺杂剂浓度，且在所述平面中的所述第一拐角区具有小于所述第一等级的第二等级的净第一导电类型掺杂剂浓度。
在一个或多个实施例中，所述第一等级为所述第二等级的至少10倍大。
在一个或多个实施例中，所述方法进一步包括：
将第一导电类型掺杂剂植入到晶片的所述第一区的第二区域内，所述第二区域包括位于所述平面中的所述第一拐角区中的一部分；
其中将第一导电类型掺杂剂植入到第一区域内包括植入处于第一剂量的第一导电类型掺杂剂，且所述将第一导电类型掺杂剂植入到所述第二区域内包括植入处于第二剂量的第一导电类型掺杂剂，其中所述第一剂量大于所述第二剂量。
在一个或多个实施例中，所述第一剂量为所述第二剂量的至少10倍大。
在一个或多个实施例中，所述第二区域位于所述边缘侧和所述内部区处，且位于所述第一拐角区中。
在一个或多个实施例中，所述第一区域位于所述晶片的第一层中，其中所述方法进一步包括在所述第一层上形成半导体材料的外延层，其中所述组件形成于所述外延层中。
在一个或多个实施例中，所述第一层掺杂有第二导电类型掺杂剂，其中所述第二导电类型为与所述第一导电类型相反的导电类型，其中所述外延层原位掺杂有所述第二导电类型的掺杂剂。
在一个或多个实施例中，所述方法进一步包括：
退火所述晶片使得来自所述外延层和所述第一区域的第一类型导电掺杂剂扩散到所述平面中的所述第一拐角区内，其中在所述退火后所述第一拐角区具有所述第二等级的净第一导电类型掺杂剂浓度。
在一个或多个实施例中，所述第一区包括第二边缘侧，其中所述边缘侧在所述第一拐角区处延伸到所述第二边缘侧，
所述第一区域具有从所述边缘侧延伸到所述第二边缘侧的在所述第一拐角区处的边缘，其中所述边缘特征为关于邻近所述第一区域的所述边缘侧和邻近所述第一区域的第二边缘侧的直度是相对直的。
在一个或多个实施例中，所述第一区包括第二边缘侧，其中所述边缘侧在所述第一拐角区处延伸到所述第二边缘侧；
所述第一区域具有从所述边缘侧延伸到所述第二边缘侧的在所述第一拐角区处的边缘，其中所述边缘特征为关于邻近所述第一区域的所述边缘侧和邻近所述第一区域的第二边缘侧的直度是弯曲的。
在一个或多个实施例中，所述第一区特征为矩形区，其中所述第一区域在所述第一区的第二拐角区的位置、第三拐角区的位置和第四拐角区的位置中不延伸到所述隔离环的所述侧壁。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
通过参考附图，可以更好地理解本发明，并且使其众多目标、特征和优点对所属领域的技术人员显而易见。
图1是根据本发明的一个实施例的晶片的部分剖视侧视图。
图2是根据本发明的一个实施例的晶片的第二部分剖视侧视图。
图3是根据本发明的一个实施例的晶片的部分剖视俯视图。
图4-6是根据本发明的一个实施例的在半导体装置的制造期间的各个阶段的晶片的部分横截面侧视图。
图7-8是根据本发明的另一实施例的在半导体装置的制造期间的各个阶段的晶片的部分横截面侧视图。
图9是示出在击穿期间的拐角区中的碰撞电离的现有技术裸片的部分剖视俯视图。
图10是示出在拐角区中的碰撞电离的按照本发明的一个实施例的裸片的部分剖视俯视图。
图11是根据本发明的一个实施例的晶片的部分剖视俯视图。
图12是根据本发明的另一实施例的晶片的部分剖视俯视图。
除非另外指出，否则在不同图式中使用相同附图标记指示相同的物件。图未必按比例绘制。
具体实施方式
下文阐述用于进行本发明的模式的详细描述。描述打算说明本发明且不应被视为限制性的。
如本文中所公开，一种半导体裸片包括位于该裸片的第一区的衬底中的净第一导电类型的连续埋入式掺杂的隔离区域。该第一区由该衬底中的环隔离结构限定且由其包围。该连续埋入式掺杂的隔离区域包括位于该第一区的内部区中且在该第一区的边缘侧处的第一部分。该第一部分具有至少第一等级的净第一导电类型掺杂浓度。该连续埋入式掺杂的隔离区域具有位于该第一区的拐角区中的第二部分。该第二部分具有处于低于该第一等级的第二等级下的净第一导电类型掺杂浓度。在一个实施例中，该减小的净第一导电类型掺杂浓度可辅助改善该拐角区中的击穿电压特性。
图1是根据本发明的一个实施例的晶片的部分剖视侧视图。晶片101包括衬底107，其包括衬底层104、外延层123和外延层115。外延层123和115是通过外延工艺在晶片101上生长。层104、123和115由半导体材料(例如，硅、硅锗、碳化硅、氮化镓、III-V半导体材料)制成。在示出的实施例中，外延层123和115在形成时具有净P型导电原位掺杂。衬底107包括隔离环结构109，其限定并包围晶片101的区106。在示出的实施例中，环结构109包括位于介电材料111(例如，氧化硅)中的导电性材料113(例如，多晶硅)。
位于层115中的区106内的是半导体装置的组件(晶体管103和105)。在示出的实施例中，半导体装置是LDMOS晶体管，其具有源极、漏极、漂移区域、隔离结构和位于层115中的通道区域。在其它实施例中，区106可包括用于其它类型的半导体装置(例如，其它类型的晶体管、二极管、电阻器等)的组件。
位于区106中的是连续埋入式掺杂的隔离区域108，其在示出的实施例中包括部分119、117和121。连续埋入式掺杂的隔离区域108与隔离环结构109一起作用以形成半导体“槽”，其中在操作期间，位于其中的半导体装置(晶体管103、105)可以与在槽外的装置(未示出)隔离(例如，从电和/或噪声观点看来)。
区域108的部分119和121位于层123中的区106(图3)的拐角区中。部分117位于层123的区106的内部区中。在示出的实施例中，区域108具有净N型掺杂浓度。部分119和121具有比部分117轻的净N型掺杂浓度。此较轻的净N型掺杂浓度可以允许在槽中的装置的操作期间在区106的拐角区处发展的电场的减小。高电场的位置是减小半导体装置的击穿电压的减小的击穿电压的位置。因此，减小在这些位置处的峰值电场可升高这些区的击穿电压。
如图1中所示出，晶片101包括位于区106中的衬底107的顶部的隔离结构137。在示出的实施例中，装置(晶体管103和105)与隔离环结构109由隔离结构137分开。在示出的实施例中，隔离结构137从环结构109延伸出大于部分119和121从环结构109延伸出的距离的距离。在一些实施例中，隔离结构137是浅沟槽隔离结构，且隔离结构109是深沟槽隔离结构。
在图1中(和在后续图中)的物体的相对尺寸是出于示出的目的而示出，且在其它实施例中可不同。举例而言，在图1中，层115示出为比层123厚。然而，在其它实施例中，层123将比层115厚。并且在其它实施例中，环结构109的环段的宽度关于区106的宽度可比图1中所示出薄得多。
图2是在与图1的横截面图不同的位置处的晶片101的部分横截面图。见示出图1和2的视图的位置的图3，图2的视图示出为更朝向区106的中间部分且不示出区106的拐角区。在这个位置，部分117延伸到环结构109的内部侧壁。但在示出的实施例中，在图1和图2的横截面图中，隔离结构137从隔离环结构109延伸出相同距离，在其它实施例中，隔离结构137的边缘在图2的横截面中可以比在图1的横截面的情况下位置更靠近环结构109，其中图2的横截面不包括部分119和121。因此，在图2的横截面中比在图1中可以有更多的半导体装置位于其中。
图3是在区域108的顶部的平面处的晶片101的部分剖视俯视图。图3示出由环结构109限定的区106。如图3中所示出，区域108的部分119和121分别位于拐角区301和303中。区域108亦包括分别位于区106的拐角区305和307中的部分304和308。
在示出的实施例中，如由环结构109限定的区106具有矩形形状，其具有90度圆角。然而，在其它实施例中，区106可具有包括不同数目个拐角和/或具有不同角度的拐角的其它形状。
图4-6阐述根据本发明的一个实施例的在具有埋入式掺杂的隔离区域的裸片的制造期间的晶片401的各种部分横截面侧视图。在示出的实施例中，晶片401包括衬底层403和在层403上外延地生长的外延层405。在一个实施例中，层403和405各自由硅制成。在示出的实施例中，层403具有在1014cm-3-1019cm-3之范围中的净P型掺杂浓度，且层405具有在1014cm-3-1017cm-3的范围中的净P型掺杂浓度，但在其它实施例中，这些可具有其它浓度。在一个实施例中，层405具有在3μm-10μm的范围中的厚度，但在其它实施例中，可具有其它厚度。
区域407是通过将N型导电掺杂剂(例如，磷、砷、锑)选择性地植入到层405内来形成。在一个实施例中，经图案化掩模(未示出)形成于晶片401上，其中通过开口将N型掺杂剂离子选择性地植入到层405内。在一个实施例中，区域407是通过具有在5×1011cm-2到5×1013cm-2的范围中的剂量且处于300Kev-2000Kev的范围中的能量下的磷植入物来形成，但在其它实施例中，该等掺杂剂可按其它剂量和其它能量植入。在一些实施例中，形成区域407之植入物可为到晶片401的所有区内的毯覆式植入物。还在其它实施例中，晶片401可不包括外延层405，其中区域407将形成于衬底层403中。
图5示出在第二选择性植入区域501形成于层405中后的晶片401的相同部分横截面图。形成区域501的植入物处于N型掺杂剂的较高剂量下。在一个实施例中，使用在1013cm-2到1015cm-2的范围中的剂量下和在30Kev-300Kev的范围中的能量下的锑制造该植入物，但在其它实施例中，其可处于其它剂量或其它能量下。在一些实施例中，用于植入区域501的剂量是用于植入区域407的剂量的至少10倍之大。在其它实施例中，用于植入区域501的剂量可比植入区域407的剂量大在10-100的范围中的倍数，但在其它实施例中可具有其它倍数。一般而言，区域501重叠区域407，除了图5的横截面中的区域407的部分503和505之外。
图6示出在(例如，硅的)外延半导体层601形成于层405上后的晶片401的相同部分剖视侧视图。在一个实施例中，层601具有在4μm-6μm的范围中的厚度，但在其它实施例中，可具有其它厚度。在一个实施例中，层601原位掺杂有在1014cm-3-1016cm-3的范围中的浓度的P型掺杂剂(例如，硼)，但在其它实施例中，可按其它浓度掺杂。
在层601的形成后，环隔离结构603形成于晶片401中。在一个实施例中，结构603是通过使沟槽形成到晶片401内达指定深度来形成。在一个实施例中，深度为11μm，但在其它实施例中，可具有其它深度。然后用介电材料、电介质和导电性材料(类似于结构109)、气隙或其组合填充沟槽。在示出的实施例中，结构603限定晶片401的区606，半导体槽605位于该区606中。
图4、5和6的剖视图位于后续形成的槽605的边缘区域处(类似于图1的视图的位置)。因而，部分503和505位于槽605的拐角区中。如果图4、5和6的视图不包括槽605的拐角区(类似于图2的视图的位置)，那么区域501和407将相互完全重叠，其中区域501延伸到在那些位置中的结构603的侧壁。
区域501和407形成埋入式掺杂的隔离区域，用于隔离槽605中的后续形成的半导体装置(未示出)。区域501的位置比位于区606的拐角区中的部分505和503更重地用N型掺杂剂掺杂。因此，槽605将在其拐角区处比如果在拐角区中的那些部分被更重地掺杂的情况具有更高的击穿电压。
虽然在示出的实施例中，区域501和407位于层405中，但在一些实施例中，晶片401可经受退火工艺，其中植入到区域501和407内的掺杂剂扩散到包括到层601内的其它区内。在此扩散后，区域501与部分503和507之间的净N型浓度差可不如在植入时清晰地定义。通过一些此类实施例，沿着在非拐角区处的区606中的侧壁的掩埋掺杂隔离层的净N型掺杂浓度将最终比在拐角区中有10倍之大(例如，10倍-100倍大)，然而，在其它实施例中，掺杂浓度等级可处于其它比率下。
在后续工艺中，半导体装置(例如，晶体管、二极管)将形成于槽605中。之后，互连层将形成于晶片401上以将槽605中的半导体装置(未示出)的组件与晶片401上的其它半导体装置连接和连接到外部端(例如，结合衬垫、柱——未示出)。晶片401然后单分成多个裸片，其中每一裸片包括类似于槽605的至少一个槽。之后，将裸片包装(例如，在封装物中)，其中其可以实施于电子系统(例如，计算机、蜂窝电话、电器、汽车等)中。
在其它实施例中，在拐角区处具有一较低净导电类型掺杂浓度等级的埋入式掺杂的隔离区域可通过其它方法形成。举例而言，返回参看图5，在一些实施例中，较低剂量植入物(形成区域407之植入物)将仅选择性地在区606的拐角区中制造(在图5中的部分503和505的位置处)。还在其它实施例中，参看图4，重N型掺杂剂植入物将在区域407中选择性地制造，跟着为在拐角区(图5中的部分503和505的位置)中的P型相对掺杂。作为用P型掺杂剂相对掺杂的结果，拐角区具有比区域407的其余处低的净N型导电掺杂浓度。在其它实施例中，将使重N型掺杂剂植入物到一个深度，并且将使轻N型掺杂剂植入物到不同的深度。举例来说，重掺杂区域可位于轻掺杂区域上，或反之亦然。
在再其它实施例中，将使用于形成埋入式掺杂的隔离区域的植入物深到在半导体槽下方的衬底内。在一些此类实施例中，在用于形成埋入式掺杂的隔离区域的植入物后，无外延层将形成于晶片401上。
图7和8阐述根据本发明的另一实施例的在具有埋入式掺杂的隔离区域的裸片的制造期间的晶片701的各种部分横截面侧视图。在一些实施例中，晶片701包括分别类似于层403和405的半导体衬底层703和外延P型半导体层705。在一些实施例中，区域702用在类似剂量下且在类似能量下的N型掺杂剂植入到区域501。
图8示出在外延半导体层801形成于晶片701上且隔离结构807形成于晶片701中后与图7相同的视图。在示出的实施例中，层801形成有处于1014cm-3-1017cm-3的范围中的浓度的原位N型掺杂剂(例如，磷、砷、锑)。在层801的形成后，环隔离结构807形成于晶片701中以限定区813。环结构807包括导电性材料811(例如，多晶硅)，并伴有介电材料809。导电性材料811接触衬底层703以在操作期间使衬底层703偏置。用P型掺杂剂(例如，硼)选择性地植入层801的在环结构807外的其它部分以形成P阱803和805。在一个实施例中，其它半导体装置将形成于这些阱中，该等其它半导体装置将由环结构807与区813中的装置隔离。
在层801的形成后，晶片701经受退火工艺，其中来自层801和区域702的N型掺杂剂扩散到在层801下方的拐角区815和817内以提供具有比在区域702中轻的净N型导电掺杂浓度的那些区。在区813的不在拐角区中的区中，区域702延伸到环结构807的侧壁。
图9是示出在操作期间的半导体槽的拐角区中的碰撞电离的现有技术裸片900的部分剖视俯视图。裸片900包括隔离环结构903，其包围具有位于其中的半导体装置(未示出)的区901。具有均质掺杂等级浓度的埋入式掺杂的隔离区域(未示出)位于区901中，且延伸到包括在区901的拐角区域中的结构903的侧壁。在操作期间，高电场可能出现于位置905处。由于这些高电场，较低击穿电压出现于这些位置处。
图10是示出在操作期间的拐角区中的碰撞电离的根据本发明的一个实施例的裸片1000的部分剖视俯视图。在示出的实施例中，裸片1000包括隔离环结构1003和位于区1001中的埋入式掺杂的隔离区域(未示出)。在示出的实施例中，埋入式掺杂的隔离区域在拐角区1005中具有比在内部区中或沿着在区1001的非拐角区处的环结构1003的侧壁轻的N型掺杂浓度。因为拐角区1005具有比区1001的其余处轻的净N型掺杂浓度，所以峰值电场区域移出到位置1007和1009，且关于图9的裸片，峰值电场区域的值减小。因此，在拐角区(1005)处的击穿电压比在裸片900的拐角区处高。在一些实施例中，取决于与区域的其余处相比在拐角区处的埋入式掺杂的隔离区域的掺杂浓度的差和在拐角区中的减小的掺杂浓度的区的大小，击穿电压可能增大50％。
图11是示出用于将埋入式掺杂的隔离区域的重掺杂部分(例如，部分117)植入到区1107内的掩模开口1105的延伸范围的晶片1101的部分剖视俯视图。在示出的实施例中，隔离环结构1103包围区1107，该区1107包括在埋入式掺杂的隔离区域(未示出)上方的半导体装置(未示出)位于其中的半导体槽。隔离环结构1103的拐角是圆的，具有在图11中示出的内部半径(“R”)。掩模开口边界1105在图11中示出的拐角处具有斜切边缘1109，其关于隔离环结构1103的直边缘(1111)相对直。埋入式掺杂的隔离区域的重植入的区域位于区1107中的左下方(相对于图11中示出的视图)，且延伸经过侧边缘1111的内部部分。如图11中所示出，斜切边缘1109提供将重掺杂区域从环结构1103的内部直部分侧壁(1111)的拉回1117。可以通过变化关于环结构拐角的半径(R)的拉回1117的量来调整击穿电压。在一个实施例中，拉回1117可以在从0-5μm的范围中，但在其它实施例中可能处于其它值下。在一些实施例中，半径R可在从0-5μm的范围中，但在其它实施例中可具有其它值。在半径为1.5μm的一个实施例中，大致3μm的拉回可以达成在拐角区中的击穿电压的大致16％增大。
图12是根据本发明的另一实施例的示出用于将埋入式掺杂的隔离区域的重掺杂部分(例如，部分117)植入到区1207内的掩模开口边缘1205的延伸范围的晶片1201的部分剖视俯视图。区1207由环结构1203包围。在示出的实施例中，掩模边缘1205在区1207的拐角区处关于环结构1203的直边缘(1213)是弯曲的。在示出的实施例中，在拐角区处的环结构1203的内部壁的半径(R)小于在拐角区处的边缘1205的半径(R')。在一个实施例中，R可在0-5μm的范围中，且R'可在0-15μm的范围中，但在其它实施例中，这些可具有其它值。在一个实施例中，R'是R的2-10倍大，但在其它实施例中可处于其它比率下。
图12还示出“断开”线1221，其定义关于可以将半导体装置邻近环结构的侧壁放置的靠近程度的设计规则。如可以在图12中示出，去除使用在拐角区域中的仅小的区，这是归因于区1207中的重掺杂埋入式隔离区域的后移。如果将使环结构的内部壁较大以减小环结构的拐角区(类似于边缘1205)，那么区1207中比在从拐角区后移重掺杂的埋入式隔离区域的实施例的情况下多的部分将不可用于半导体装置。
虽然埋入式掺杂的隔离区域在本文中描述为具有净N型浓度，但在其它实施例中，埋入式掺杂的隔离区域可具有净P型埋入式掺杂的隔离区域。
如本文中所公开，如果在具有与晶片的大体上平坦的主侧面垂直的方向的一条线上第一结构位于第二结构上，那么第一结构在第二结构“正上方”。举例来说，在图1中，晶体管103在部分117正上方。晶体管103不在部分121上正上方。如本文中所公开，如果在具有与晶片的大体上平坦的主侧面垂直的方向的一条线上第一结构位于第二结构下，那么第一结构在第二结构“正下方”。举例来说，在图1中，部分117在晶体管105正下方。部分119不在晶体管105正下方。如果在一条线上两个结构位于一个结构的相对侧上，那么在该条线上，一个结构“直接处于两个其它结构之间”。举例来说，在图1中，在图1的剖视侧视图中，部分117在一条线上直接位于结构部分119与117之间。部分117不在一条线上直接位于晶体管103与105之间。如果第一结构和第二结构位于一条线上，具有与晶片的大体平坦的主侧面平行的方向，那么第一结构“侧向紧邻”第二结构。举例来说，部分119与121相互侧向紧邻。如果两个结构在与晶片的大体平坦主侧面平行的一条线上位于一个结构的相对侧上，那么一个结构“侧向直接在两个其它结构之间”。举例来说，在图1中，部分117位置侧向直接在部分119与121之间。
关于本文中阐述的一个实施例具体示出或描述的特征可实施于本文中阐述的其它实施例中。
在一个实施例中，裸片包括衬底。衬底包括包围裸片的第一区的隔离环结构，和位于第一区中的净第一导电类型的连续埋入式掺杂的隔离区域。该连续埋入式掺杂的隔离区域包括具有至少第一等级的净第一导电类型掺杂剂浓度的第一部分，其位于该第一区的内部区域中且延伸到该隔离环结构的侧壁。该第一部分在该第一区的拐角区的位置中不延伸到该隔离环结构的该侧壁。该拐角区由该隔离环结构限定。在该拐角区中的该连续埋入式掺杂的隔离区域的第二部分具有低于该第一等级的第二等级的净第一导电类型掺杂剂浓度。该裸片包括半导体装置，其位于该第一区中且包括位于该连续埋入式掺杂的隔离区域上方的该第一区中的该衬底中的组件。
另一实施例包括一种形成半导体装置的方法。该方法包括将第一导电类型掺杂剂植入到晶片的第一区的第一区域。该第一区域包括位于该晶片的平面中的一部分。该第一区包括第一拐角区和不在该第一区的拐角区中的至少一个边缘侧。该第一区域位于该至少一个边缘侧中的边缘侧处，和该第一区的不位于该第一拐角区中的内部区中。该方法包括在该晶片中形成环隔离结构。该环隔离结构限定该第一区。该环隔离结构延伸到该晶片内，至少到该第一区域的深度。该方法包括在该第一区域上方的该第一区中的该晶片中形成半导体装置的组件，和在形成该组件后，将该晶片单分成裸片。该裸片包括该半导体装置。在该单分后，在该平面中的该边缘侧处的该第一区域具有第一等级的净第一导电类型掺杂剂浓度，且在该平面中的该第一拐角区具有小于该第一等级的第二等级的净第一导电类型掺杂剂浓度。
虽然已经示出和描述本发明的具体实施例，但本领域的技术人员将认识到，基于本文中的教示，可在不脱离本发明和其更广泛方面的情况下做出进一步改变和修改，且因此，所附权利要求书将把在本发明的真实精神和范围内的所有此类改变和修改涵盖在其范围内。

Claims (10)

1.一种裸片，其特征在于，包括：
衬底，其包括：
隔离环结构，其包围所述裸片的第一区；
净第一导电类型的连续埋入式掺杂的隔离区域，其位于所述第一区中，所述连续埋入式掺杂的隔离区域包括具有至少第一等级的净第一导电类型掺杂剂浓度的第一部分，所述第一部分位于所述第一区的内部区域中且延伸到所述隔离环结构的侧壁，其中所述第一部分在所述第一区的拐角区的位置中不延伸到所述隔离环结构的所述侧壁，所述拐角区由所述隔离环结构限定；
其中在所述拐角区中的所述连续埋入式掺杂的隔离区域的第二部分具有低于所述第一等级的第二等级的净第一导电类型掺杂剂浓度；
半导体装置，其位于所述第一区中且包括位于所述连续埋入式掺杂的隔离区域上方的所述第一区中的所述衬底中的组件。
2.根据权利要求1所述的裸片，其特征在于，进一步其中所述第二等级低于所述第一等级至少10倍。
3.根据权利要求1所述的裸片，其特征在于，所述第一部分包括在植入操作期间用所述第一导电类型掺杂剂植入的区域，其中所述第二部分在所述植入操作期间不用所述第一导电类型掺杂剂植入。
4.根据权利要求3所述的裸片，其特征在于，所述第一部分和所述第二部分各包括在第二植入操作期间用所述第一导电类型掺杂剂植入的区域，其中所述植入操作的所述第一导电类型掺杂剂的剂量大于所述第二植入操作的所述第一导电类型掺杂剂的剂量。
5.根据权利要求4所述的裸片，其特征在于，所述植入操作的所述剂量是所述第二植入操作的所述剂量的至少10倍大。
6.根据权利要求1所述的裸片，其特征在于：
所述连续埋入式掺杂的隔离区域至少部分位于所述衬底的第一层中，其中所述半导体装置的所述组件位于所述第一层上的第二层中，所述第二层是外延层。
7.根据权利要求6所述的裸片，其特征在于，所述第一部分包括在植入操作期间用所述第一导电类型掺杂剂植入的区域，所述第一区域位于所述第一层中且不在所述第二层中。
8.根据权利要求1所述的裸片，其特征在于，所述隔离环结构延伸到所述衬底内到比所述连续埋入式掺杂的隔离区域的最深部分大的深度。
9.根据权利要求1所述的裸片，其特征在于
所述第一区特征为矩形区，其中所述第一部分在所述第一区的第二拐角区的位置、第三拐角区的位置和第四拐角区的位置中不延伸到所述隔离环结构的所述侧壁；
所述第二拐角区、所述第三拐角区和所述第四拐角区由所述隔离环结构限定；
所述第二拐角区中的所述连续埋入式掺杂的隔离区域的第三部分具有低于所述第一等级的净第一导电类型掺杂剂浓度；
所述第三拐角区中的所述连续埋入式掺杂的隔离区域的第四部分具有低于所述第一等级的净第一导电类型掺杂剂浓度；
所述第四拐角区中的所述连续埋入式掺杂的隔离区域的第五部分具有低于所述第一等级的净第一导电类型掺杂剂浓度。
10.一种形成半导体装置的方法，其特征在于，所述方法包括：
将第一导电类型掺杂剂植入到晶片的第一区的第一区域内，所述第一区域包括位于所述晶片的平面中的一部分，所述第一区包括第一拐角区和不在所述第一区的拐角区中的至少一个边缘侧，其中所述第一区域位于所述至少一个边缘侧中的边缘侧处且在所述第一区的内部区中但不位于所述第一拐角区中；
在所述晶片中形成环隔离结构，所述环隔离结构限定所述第一区，所述环隔离结构延伸到所述晶片内至少到所述第一区域的深度；
在所述第一区域上方的所述第一区中的所述晶片中形成半导体装置的组件；
在形成所述组件后，将所述晶片单分成裸片，所述裸片包括所述半导体装置；
其中在所述单分后，在所述平面中的所述边缘侧处的所述第一区域具有第一等级的净第一导电类型掺杂剂浓度，且在所述平面中的所述第一拐角区具有小于所述第一等级的第二等级的净第一导电类型掺杂剂浓度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462639B2 (en) * 2019-12-26 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
EP4372792A1 (en) * 2022-11-16 2024-05-22 Infineon Technologies Dresden GmbH & Co . KG Semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225659B1 (en) * 1998-03-30 2001-05-01 Advanced Micro Devices, Inc. Trenched gate semiconductor device and method for low power applications
CN1776899A (zh) * 2004-11-16 2006-05-24 恩益禧电子股份有限公司 半导体器件
JP2012038949A (ja) * 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置およびその製造方法
US20140061858A1 (en) * 2012-09-06 2014-03-06 Freescale Semiconductor, Inc. Semiconductor Device with Diagonal Conduction Path
US20150097238A1 (en) * 2013-10-07 2015-04-09 Freescale Semiconductor, Inc. Mergeable Semiconductor Device with Improved Reliability
CN104659078A (zh) * 2013-11-21 2015-05-27 三菱电机株式会社 半导体装置及其制造方法
US20170069620A1 (en) * 2015-09-09 2017-03-09 Vanguard International Semiconductor Corporation Semiconductor device layout structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104086A (en) 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7772673B1 (en) 2007-03-16 2010-08-10 Newport Fab, Llc Deep trench isolation and method for forming same
US7781292B2 (en) 2007-04-30 2010-08-24 International Business Machines Corporation High power device isolation and integration
EP2009686B1 (en) * 2007-06-29 2010-02-17 Semiconductor Components Industries, LLC Deep trench isolation structures in integrated semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225659B1 (en) * 1998-03-30 2001-05-01 Advanced Micro Devices, Inc. Trenched gate semiconductor device and method for low power applications
CN1776899A (zh) * 2004-11-16 2006-05-24 恩益禧电子股份有限公司 半导体器件
JP2012038949A (ja) * 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置およびその製造方法
US20140061858A1 (en) * 2012-09-06 2014-03-06 Freescale Semiconductor, Inc. Semiconductor Device with Diagonal Conduction Path
US20150097238A1 (en) * 2013-10-07 2015-04-09 Freescale Semiconductor, Inc. Mergeable Semiconductor Device with Improved Reliability
CN104659078A (zh) * 2013-11-21 2015-05-27 三菱电机株式会社 半导体装置及其制造方法
US20170069620A1 (en) * 2015-09-09 2017-03-09 Vanguard International Semiconductor Corporation Semiconductor device layout structure

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