JP2005038911A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の半導体基板3を、上基板1と下基板11との間に挟まれた領域の周縁を囲むよう外周枠状に形成し、第1の半導体基板3の電位取り出し部31を隅部に形成し、電位取り出し部31を含めた第1の半導体基板3の隅部の面積を、他の半導体基板5,7,9の電位取り出し部36a,36b,40の面積以下に設定して、チップサイズを小型化する。上基板1の表面上などで導電層を形成し、この導電層を接地電位等の固定電圧に固定する。導電層等により、他の物質の近接や静電気等や電波障害等の外乱から各半導体基板をシールドする。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、加速度センサ、角速度センサ及び静電アクチュエータ等に使用される半導体装置に関する。
【0002】
【従来の技術】
従来、慣性力センサ、加速度センサ、角速度センサ及び静電アクチュエータ等において、例えば後述の特許文献1〜特許文献3のように、可動子と固定子とを近接して離間配置し、可動子が変位した際の固定子との間に生じる静電容量の変化を検出することが行われている。
【0003】
この場合の可動子としては、ガラス−シリコン−ガラスの3層構造にてシリコンマイクロ構造体を形成し、その各構成部の電位を一方のガラスのスルーホールから取り出した構成の半導体装置が使用される。
【0004】
【特許文献1】
特開平05−340961号公報
【特許文献2】
特開平10−104265号公報
【特許文献3】
特開平05−142252号公報
【0005】
【発明が解決しようとする課題】
従来、シリコンで形成された各構成部の電位の取り出しについては、一方のガラスにスルーホールを形成し、このスルーホールを通じて電極パッドを露出させ、この電極パッドに対してワイヤボンドしていた。
【0006】
しかしながら、このような電極取り出し構造では、スルーホールのサイズとしてボンディングツール(キャピラリ)が入る大きさが必要となり、チップサイズを小さくするのに限界がある、という問題があった。
【0007】
そこで、この発明の課題は、チップサイズの小型化が可能となる半導体装置を提供することにある。
【0008】
また、一般に、シリコンマイクロ構造体で形成された容量は0.5pF程度であるのに対して、慣性力や加速度等に応じた静電容量の変化量はその1/10程度であり、非常に小さな静電容量を検出する必要がある。一方、このシリコンマイクロ構造体に他の物質が近づくと、マイクロ構造体で形成された容量の電気力線が変化し、慣性力や加速度等とは無関係に静電容量の値が変化してしまう問題があった。さらに、静電気等の電荷の影響や電波障害等の外乱の影響についても同様に静電容量の変化が生じて同様の問題が発生する。したがって、慣性力や加速度等を精度良く測定することが困難となるおそれがあった。
【0009】
そこで、この発明の課題は、外乱の影響による静電容量の変化が少ない半導体装置を提供することにもある。
【0010】
【課題を解決するための手段】
上記課題を解決すべく、この発明は、複数のスルーホールが形成された上基板と、下基板と、前記上基板と前記下基板との間に挟まれて固定電極及び可変電極を形成するとともに、前記スルーホールに望んで電位を取り出すための電位取り出し部がそれぞれ形成された複数の半導体基板と前記各半導体基板の前記電位取り出し部からそれぞれ前記各スルーホールを通じて前記上基板に引き回された電位をボンディングワイヤに引き出すために前記上基板の表面に形成された複数のボンディングパッド部とを備え、複数の前記半導体基板のうちの一の半導体基板が、前記上基板と前記下基板との間に挟まれた領域の周縁を囲むよう外周枠状に形成され、複数の前記半導体基板のうちの他の半導体基板が、外周枠状に形成された前記一の半導体基板の内周で取り囲まれるように配置され、前記一の半導体基板の前記電位取り出し部が隅部に形成され、且つ当該電位取り出し部を含めた当該一の半導体基板の前記隅部の面積が、前記他の半導体基板の前記電位取り出し部の面積とほぼ同等またはそれ以下に設定される。
【0011】
また、前記上基板の表面上などで、接地電位を含む所定の固定電圧に固定されて他の物質の近接や静電気等や電波障害等の外乱から前記各半導体基板をシールドするための導電層等が形成される。
【0012】
【発明の実施の形態】
実施の形態1.
図1は後述の各実施の形態の基本的構成に関連する実施の形態1としての半導体装置(マイクロ構造体)を示す平面図、図2は同じくそのマイクロ構造体を示す側面視断面図、図3はマイクロ構造体の上基板を省略した状態を示す平面図、図4は図3のA−A断面図、図5は図3のB−B断面図である。
【0013】
このマイクロ構造体は、慣性力センサ、加速度センサ、角速度センサ及び静電アクチュエータ等に使用されるシリコンマイクロ構造体であって、図1〜図5の如く、上側のガラス板(以下「上基板」と称す)1と、シリコン体で構成される半導体基板3,5,7,9と、下側のガラス板(以下「下基板」と称す)11とが積層された3層構造からなり、その各構成部中の半導体基板3,5,7,9の電位を、上基板1の一部に穿設されたスルーホール13,15,17,19を通じて上基板1の表面上の各ボンディングパッド部21までそれぞれ引き回した構成とされている。
【0014】
上基板1及び下基板11は、同面積の板状のガラス体が使用され、この上基板1及び下基板11によって複数の半導体基板3,5,7,9を挟み込むように配置される。このうち、上基板1の所定の箇所には、上述のようにスルーホール13,15,17,19が穿設されている。かかるスルーホール13,15,17,19は、例えば上基板1に一直線状に設定された電位取り出し領域23に一列に形成される。
【0015】
半導体基板3,5,7,9のうち、第1の半導体基板3は、平面視四角形状のマイクロ構造体の4辺を囲むよう外周枠状に形成された外周枠部をなすものであり、接地(GND)電位に固定されており、且つ両ガラス板1,11に対して変位しない固定電極として形成される。このように、外周枠部となる第1の半導体基板3が固定電極とされることにより、側面方向の帯電を防止することができるものである。
【0016】
また、この第1の半導体基板3の一隅部であって、電位取り出し領域23に属する位置には、平面視して所定の面積を有する矩形等の電位取り出し部31が、平面視内側に突出するように形成されている。この電位取り出し部31の面積は、図3のように、後述の他の半導体基板5,7,9の電位取り出し部36a,36b,40とほぼ同面積に設定される。
【0017】
また、第2及び第3の半導体基板5,7は、いずれも第1の半導体基板3に対して非接触とされて、この外周枠状に形成された第1の半導体基板3の内周で取り囲まれるように配置されており、それぞれ両ガラス板1,11に対して固定される固定電極である。第2及び第3の半導体基板5,7は、外周枠部としての第1の半導体基板3の内側に沿って配線される基片33と、この基片33から平面視内側に向けられて第4の半導体基板9との間に発生する静電容量の変化に感応するための平面視略櫛歯状の固定側容量感応子35とが形成されている。そして、第2及び第3の半導体基板5,7の端部であって電位取り出し領域23に属する位置には、平面視して所定の面積を有する矩形等の電位取り出し部36a,36bが形成されている。
【0018】
さらに、第4の半導体基板9は、両ガラス板1,11に対して変位可能とされる可変電極であり、外周枠状に形成された第1の半導体基板3の内周で取り囲まれるように配置されており、平面視中央部に配置される幹線部37と、この幹線部37から平面視両側に突出して第2及び第3の半導体基板5,7の固定側容量感応子35との間に発生する静電容量の変化に感応するための可変側容量感応子39とが形成されている。そして、第4の半導体基板9の端部であって電位取り出し領域23に属する位置には、平面視して所定の面積を有する矩形等の電位取り出し部40が形成されている。
【0019】
ボンディングパッド部21は、図1の如く、電位取り出し領域23に隣接し且つ上基板1の平面視端部に設定された結線領域(電位取り出し部)41内において、4箇所に一列にそれぞれ配置されており、図1及び図2の如く、スルーホール13,15,17,19を埋めるように塗布形成された配線層43の一部45が上基板1で延設されてボンディングパッド部21に接続されることで、各スルーホール13,15,17,19の各直下の電位取り出し部31,36a,36b,40とボンディングパッド部21とが電気的に接続される。尚、ボンディングパッド部21と配線層43とは、同一の金属ペーストまたはハンダ等で同時に形成される。
【0020】
この実施の形態のマイクロ構造体は、上述のように各半導体基板3,5,7,9の各スルーホール13,15,17,19の各直下の電位取り出し部31,36a,36b,40から、配線層43にて上基板1上のボンディングパッド部21まで引き出しているので、図2の如く、上基板1の上面のボンディングパッド部21上でボンディングワイヤ47を結線することで、各半導体基板3,5,7,9に係る電気的な取り出しを行うことができる。尚、符号48はASIC等の半導体集積回路を示している。
【0021】
ここで、上記のように上基板1上のボンディングパッド部21にボンディングワイヤ47を結線した本実施の形態のマイクロ構造体(図2)と、ボンディングパッド部21を形成せずにスルーホール13,15,17,19直下の電位取り出し部31,36a,36b,40に直接ボンディングワイヤ47を結線する場合(図6及び図7)とを比較してみると、図6及び図7の場合はスルーホール13,15,17,19のサイズとしてボンディングワイヤ47を結線するためのボンディングツール(キャピラリ:図示省略)が入る大きさが必要となり、チップサイズを小さくするのに限界があるが、図2に示したこの実施の形態では、上基板1の上面でボンディングツール(キャピラリ)を操作してボンディングワイヤ47を結線できる。したがって、電位取り出し部31,36a,36b,40の径(図2中のL1)を図6及び図7の場合(L2)よりも小さく設定することができ、よってチップサイズを小型化することができる。
【0022】
即ち、第1の半導体基板3の電位取り出し部31がこの半導体装置(マイクロ構造体)の隅部に形成され、且つ当該電位取り出し部31を含めた当該第1の半導体基板3の隅部の面積が、他の半導体基板5,7,9の電位取り出し部36a,36b,40の面積とほぼ同等に設定されているので、チップサイズを小型化することができる。
【0023】
尚、この実施の形態では、電位取り出し部31を含めた当該第1の半導体基板3の隅部の面積が、他の半導体基板5,7,9の電位取り出し部36a,36b,40の面積とほぼ同等に設定されているが、このことは、隅部の面積の大小関係が同一であることを含む以外に、隅部の面積の大小関係が完全に同一であることを含む以外に、電位取り出し部31を含めた当該第1の半導体基板3の隅部の面積が、他の半導体基板5,7,9の電位取り出し部36a,36b,40の面積よりも若干だけ大きい場合も含む。
【0024】
また、電位取り出し部31を含めた当該第1の半導体基板3の隅部の面積が、他の半導体基板5,7,9の電位取り出し部36a,36b,40の面積よりも小さい場合も同等の効果が得られる。
【0025】
実施の形態2.
図8はこの発明の実施の形態2に係る半導体装置(マイクロ構造体)の上基板を省略した状態を示す平面図である。なお、図8では実施の形態1と同様の機能を有する要素については同一符号を付している。
【0026】
この実施の形態のマイクロ構造体は、図8の如く、その基本的な構成が実施の形態1のマイクロ構造体と共通しており、外周枠部となる第1の半導体基板(シリコン体)3の電位取り出し部31が、マイクロ構造体の一直線状に設定された電位取り出し領域23内の隅部に形成されている。
【0027】
ここで、実施の形態1では、この電位取り出し部31が、外周枠部である第1の半導体基板3の枠部から平面視内側に突出するように形成され、特にその突出した電位取り出し部31の面積が、図3のように、他の半導体基板(シリコン体)5,7,9の電位取り出し部36a,36b,40とほぼ同面積であったため、この電位取り出し部31を含めた第1の半導体基板3の隅部の面積は、他の半導体基板5,7,9の電位取り出し部31より大きくなっていた。
【0028】
これに対して、この実施の形態では、外周枠状に形成された外周枠部としての第1の半導体基板3から電位取り出し部31として内側に突出した部分の面積を、他の半導体基板5,7,9の電位取り出し部36a,36b,40より小さく設定し、これにより、電位取り出し部31を含めた第1の半導体基板3の隅部の面積を他の半導体基板5,7,9の電位取り出し部36a,36b,40とほぼ同面積に設定している。
【0029】
この図8のように、第1の半導体基板3の一隅部に電位取り出し部31を形成し、この電位取り出し部31を含めた第1の半導体基板3の一隅部の面積を、他の半導体基板5,7,9の電位取り出し部36a,36b,40とほぼ同面積に設定しているので、例えば図9のように第1の半導体基板3の隅部を除く中間位置に電位取り出し部31を形成する場合に比べて、チップサイズを小型化できる。
【0030】
具体的には、このマイクロ構造体の端部位置から2番目の電位取り出し領域までの距離L3(図8),L4(図9)を考える。図9においてはマイクロ構造体の隅部付近に第2の半導体基板5の電位取り出し部36aが位置しているため、この電位取り出し部36aと第1の半導体基板3とを離間配置する必要がある。このため、このマイクロ構造体の端部位置から2番目の電位取り出し部31を含めた長さはL4となる。これに対して、図8においては、第1の半導体基板3の一隅部に電位取り出し部31を引き込むように形成し、この電位取り出し部31を含めた第1の半導体基板3の一隅部の面積を、他の半導体基板5,7,9の電位取り出し部36a,36b,40とほぼ同面積に設定しているので、このマイクロ構造体の端部位置から2番目の電位取り出し部36aを含めた長さはL4より小さいL3となる。したがって、この実施の形態によると、実施の形態2よりもさらにチップサイズを小型化することができる。
【0031】
実施の形態3.
図10はこの発明の実施の形態3に係る半導体装置(マイクロ構造体)の上基板を省略した状態を示す平面図である。なお、図10では実施の形態1及び実施の形態2と同様の機能を有する要素については同一符号を付している。
【0032】
上述の実施の形態2では、外周枠部となる第1の半導体基板(シリコン体)3の電位取り出し部31を、マイクロ構造体の一直線状に設定された電位取り出し領域23内の隅部に形成されていたのに対して、この実施の形態3では、外周枠部となる第1の半導体基板3の電位取り出し部31を、他の半導体基板(シリコン体)5,7,9の電位取り出し部36a,36b,40に対して直線上の位置に配するのではなく、マイクロ構造体のダイシングライン上(即ちカッティングして分割するライン上)において任意の隅部に配設している。このように、第1の半導体基板3の電位取り出し部31をマイクロ構造体のダイシングライン上の隅部に跨って配設すると、ダイシングラインを切断したときには、第1の半導体基板3の電位取り出し部31はマイクロ構造体の周縁部に配設されることになる。これにより、半導体基板5,7,9が比較的密集している部分を避けて、その半導体基板5,7,9が密集していない領域に第1の半導体基板3の電位取り出し部31を配置できることから、全体として密度の平準化を行ってチップサイズを小さくできる。
【0033】
尚、かかる構成にすると、第1の半導体基板3の電位取り出し部31だけが、他の半導体基板5,7,9の電位取り出し部36a,36b,40よりも離れた位置に孤立して配置されるが、ボンディングワイヤ47を結線する複数のボンディングパッド部21は、その結線作業の自動化等の便宜を考慮すると、実施の形態1及び実施の形態2と同様に、図11のように一直線状に近接して配置することが望ましい。このため、孤立して配置された第1の半導体基板3の電位取り出し部31からそのボンディングパッド部21(21a)までの配線層49を、他の半導体基板5,7,9の電位取り出し部36a,36b,40からそのボンディングパッド部21までの配線層43よりも長く形成する。
【0034】
また、実施の形態2では、第1の半導体基板3の電位取り出し部31を含めた当該第1の半導体基板3の一隅部の面積を、他の半導体基板5,7,9の電位取り出し部36a,36b,40とほぼ同面積に設定していたのに対して、この実施の形態3では、電位取り出し部31をダイシングライン上に跨って設定することで、このダイシングラインを切断した後は、電位取り出し部31がマイクロ構造体の周縁部に配設されることになり、この電位取り出し部31を含めた当該第1の半導体基板3の一隅部の面積を、他の半導体基板5,7,9の電位取り出し部36a,36b,40より小さく設定できる。したがって、この実施の形態によると、実施の形態2よりもさらにチップサイズを小型化することができる。
【0035】
尚、第1の半導体基板3の電位取り出し部31の位置は、図10に示した位置に限られるものではない。例えば、図12のように、マイクロ構造体のダイシングライン上に跨る位置であって、実施の形態2で説明した第1の半導体基板3の電位取り出し部31に近い位置に配置し、ただし電位取り出し部31の面積を、第1の半導体基板3としての外周枠部の幅だけに限定してもよい。この場合、スルーホール13は、第1の半導体基板3のダイシングライン上の角端部に跨ってはみ出すように形成しても差し支えない。
【0036】
あるいは、図13の如く、第1の半導体基板3の電位取り出し部31の位置を、図10に示した位置に近いダイシングライン上に跨るような位置に配置し、スルーホール13を、第1の半導体基板3のダイシングラインの角端部に跨ってはみ出すように形成しても差し支えない。
【0037】
さらに、上基板1上の配線層43,49の形状は、図11に示した形状に限られるものではなく、例えば図14のように様々な形状に配線パターン化された配線層49にてボンディングパッド部21を所望の位置に配置することが可能であることは言うまでもない。
【0038】
実施の形態4.
図15はこの発明の実施の形態4に係る半導体装置(マイクロ構造体)を示す図である。なお、図15では実施の形態1〜実施の形態3と同様の機能を有する要素については同一符号を付している。
【0039】
この実施の形態のマイクロ構造体は、図15の如く、接地(GND)電位の第1の半導体基板(シリコン体)3からボンディングパッド部21まで引き出した配線層43を、上基板1の表面で、電位取り出し領域23及び結線領域(電位取り出し部)41以外の領域(以下「シールド領域」と称す)に導電層51を拡張し、上基板1上の導電層51の表面電位を接地電位に固定している。
【0040】
かかる導電層51を形成することにより、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【0041】
尚、各配線層43,49及び導電層51の形状は、図15に限定されるものではなく、例えば図16のようにパターン形成してもよい。
【0042】
また、導電層51の電位は接地(GND)電位に限られず、所定の固定電位に設定しておけばよい。
【0043】
実施の形態5.
図17はこの発明の実施の形態5に係るマイクロ構造体を使用した半導体装置を示す側面視断面図である。なお、図17では実施の形態1〜実施の形態4と同様の機能を有する要素については同一符号を付している。
【0044】
この実施の形態の半導体装置は、図17の如く、マイクロ構造体53の下基板11の下面を、所定の導電部材55を介してダイパッド57の上面に貼り付けた(ダイボンドした)ものである。
【0045】
導電部材55は、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはAu−Si共晶性の金属等が適用される。
【0046】
ダイパッド57は、所定の金属材料が使用された導電板である。このダイパッド57の電位は、接地電位または一定の電圧に固定される。具体的には、このダイパッド57の電位は、図18に示したようなインナーリード59を通じて外部リード61またはASIC等の半導体素子63等に接続される。
【0047】
尚、符号60はエポキシ樹脂等の絶縁性樹脂で形成された絶縁モールド体を示している。
【0048】
このようにすることで、マイクロ構造体53を絶縁体を用いてダイパッド57にダイボンドする場合に比べて、マイクロ構造体53の下面側において、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【0049】
また、図17の如く、隣接して配置される半導体素子63の裏面にも、同等の導電部材55でメタライズを施すことで、マイクロ構造体53の下基板11の下面のダイパッド57における電位を、半導体素子63の基板の下面の電位と同じにすることが可能となる。したがって、半導体素子63ともども、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【0050】
尚、図18では、ダイパッド57の電位をインナーリード59で外部に引き出していたが、その他に図19の如く、ダイパッド57の所定の位置にボンディングワイヤ65を結線し、このボンディングワイヤ65を通じてダイパッド57の電位を外部に引き出しても差し支えない。
【0051】
実施の形態6.
図20はこの発明の実施の形態6に係るマイクロ構造体を使用した半導体装置示す図である。なお、図20では実施の形態1〜実施の形態5と同様の機能を有する要素については同一符号を付している。
【0052】
この実施の形態の半導体装置は、信号処理回路用のASIC等の半導体素子71の上面にマイクロ構造体73を積層して搭載したスタック構造のものであって、半導体素子71のマイクロ構造体73を積層している表面領域に導電層75を形成し、この導電層75の上面に形成された導電部材77を介して、マイクロ構造体73をダイボンドしている。
【0053】
ここで、半導体素子71の導電層75の電位は、接地電位または一定の電圧に固定される。
【0054】
導電部材77は、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはAu−Si共晶性の金属等が適用される。
【0055】
かかる構成により、実施の形態5と同様に、マイクロ構造体73の下基板11側において、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【0056】
実施の形態7.
図21はこの発明の実施の形態7に係るマイクロ構造体を使用した半導体装置を示す図である。なお、図21では実施の形態1〜実施の形態6と同様の機能を有する要素については同一符号を付している。
【0057】
この実施の形態の半導体装置は、ダイパッド57上にマイクロ構造体83を搭載し、さらにマイクロ構造体83の上基板1の上面に、信号処理回路用のASIC等の半導体素子81を積層して搭載したもので、スタック構造とされ、マイクロ構造体83の上基板1が、半導体素子81に、導電部材85を介して貼り付けられている。この導電部材87は、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはAu−Si共晶性の金属等が適用される。
【0058】
そして、その半導体素子81の導電性の基板85の電位は、接地電位または一定の電圧に固定される。
【0059】
かかる構成により、マイクロ構造体83の下基板11の下面の電位を固定することが可能となり、実施の形態5と同様の効果を得ることができる。
【0060】
実施の形態8.
図22はこの発明の実施の形態8に係るマイクロ構造体を示す平面図、図23は図22のC−C断面図である。なお、図22及び図23では実施の形態1〜実施の形態7と同様の機能を有する要素については同一符号を付している。
【0061】
この実施の形態のマイクロ構造体は、実施の形態1〜実施の形態3と同様に、互いに併行に配された上基板1と下基板11との間に、それぞれ固定電極及び可変電極としての半導体基板(シリコン体)3,5,7,9が配されており、上基板1の一部にスルーホール13,15,17,19が形成され、このスルーホール13,15,17,19から上基板1の表面中に形成された配線層43を通じて、各半導体基板3,5,7,9の電位取り出し部31,36a,36b,41が上基板1上のボンディングパッド部21に電気的に接続されている。
【0062】
そして、このように配線層43が形成された状態の上基板1のさらに上層に、絶縁膜91が形成されている。この絶縁膜91は、低温下で積層形成可能な窒化膜またはポリイミド等が使用される。
【0063】
そして、接地(GND)電位に固定された第1の半導体基板3からスルーホール13を通じて引き出された配線層43の中間位置に対応する位置において、絶縁膜91に配線引き出し孔93が穿設されている。この配線引き出し孔93には、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはAu−Si共晶性の金属等が適用された導電体95が充填塗布形成され、この導電体95によって第1の半導体基板3の電位(接地電位)が絶縁膜91の上面側に引き出される。
【0064】
そして、絶縁膜91の上面には、上述の接地電位の導電体95に接続されて、他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止する導電層97が形成される。この導電層97は、配線層43の大部分を覆う所望のシールド領域に形成される。
【0065】
かかる構成により、配線層43も含めたマイクロ構造体の上方の電位を接地電位に固定することが可能となり、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【0066】
尚、この実施の形態では、第1の半導体基板3を接地電位としていることから、シールド領域に形成される導電層97も接地電位となっているが、第1の半導体基板3を接地電位以外の所定の固定電位に固定し、導電層97をその固定電位に固定しても、同様の効果を得ることは勿論である。
【0067】
実施の形態9.
図24はこの発明の実施の形態9に係るマイクロ構造体を使用した半導体装置を示す側面視断面図である。なお、図24では実施の形態5と同様の機能を有する要素については同一符号を付している。
【0068】
この実施の形態の半導体装置は、図24の如く、マイクロ構造体53の下基板11の裏面を、所定の導電部材55を介して導電性のダイパッド57の表面に貼り付けた点で、実施の形態5と共通している。
【0069】
導電部材55は、実施の形態5と同様、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはAu−Si共晶性の金属等が適用される。
【0070】
またダイパッド57も実施の形態5と同様に、所定の金属材料が使用された導電板であり、このダイパッド57の電位は、接地電位または一定の電圧に固定される。
【0071】
尚、図24中の符号63はASIC等の半導体素子を示している。
【0072】
そして、この実施の形態では、図24の如く、マイクロ構造体53が、図17に示した実施の形態5のマイクロ構造体53とは上下逆向きに設置されており、さらに、外部リード61と半導体素子63とを接続するためのボンディングワイヤ101等の全ての回路が、両部材63,101の下側同士をワイヤボンディングされるなどして形成されることで、全ての回路が所謂リバースベントにて実装されている。これにより、全ての回路、マイクロ構造体53及び半導体素子63の上方が、導電性のダイパッド57によってシールドされる。
【0073】
このように、接地電位または一定の電圧に固定されたダイパッド57により、上方向の他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止できる。
【0074】
また、この実施の形態では、この半導体装置102を実装する実装基板103の半導体装置102に対向する表面に、導電層105を形成し、この導電層105により、半導体装置102の下方をシールドしている。この導電層105により、下方向の他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止できる。
【0075】
これらのことから、上下両方向について他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止でき、高性能な製品を実現できる。
【0076】
【発明の効果】
この発明によれば、複数の半導体基板のうちの一の半導体基板が、上基板と下基板との間に挟まれた領域の周縁を囲むよう外周枠状に形成され、複数の半導体基板のうちの他の半導体基板が、外周枠状に形成された一の半導体基板の内周で取り囲まれるように配置され、一の半導体基板の電位取り出し部が隅部に形成され、且つ当該電位取り出し部を含めた当該一の半導体基板の隅部の面積が、他の半導体基板の電位取り出し部の面積とほぼ同等またはそれ以下に設定されているので、チップサイズを小型化することができる。
【0077】
また、上基板の表面上などにおいて、接地電位を含む所定の固定電圧に固定されて他の物質の近接や静電気等や電波障害等の外乱から各半導体基板をシールドするための導電層等が形成されるので、外乱の影響による静電容量の変化が少ない半導体装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に係るマイクロ構造体を示す平面図である。
【図2】この発明の実施の形態1に係るマイクロ構造体を示す側面視断面図である。
【図3】この発明の実施の形態1に係るマイクロ構造体の上基板を省略した状態を示す平面図である。
【図4】図3のA−A断面図である。
【図5】図3のB−B断面図である。
【図6】スルーホール直下の電位取り出し部に直接ボンディングワイヤを結線した例を示す側面視断面図である。
【図7】スルーホール直下の電位取り出し部に直接ボンディングワイヤを結線した例を示す平面図である。
【図8】この発明の実施の形態2に係るマイクロ構造体の上基板を省略した状態を示す平面図である。
【図9】他の例において上基板を省略した状態を示す平面図である。
【図10】この発明の実施の形態3に係るマイクロ構造体の上基板を省略した状態を示す平面図である。
【図11】この発明の実施の形態3に係るマイクロ構造体を示す平面図である。
【図12】この発明の実施の形態3に係る他の例のマイクロ構造体の上基板を省略した状態を示す平面図である。
【図13】この発明の実施の形態3に係る他の例のマイクロ構造体の上基板を省略した状態を示す平面図である。
【図14】この発明の実施の形態3に係る他の例のマイクロ構造体を示す平面図である。
【図15】この発明の実施の形態4に係るマイクロ構造体を示す平面図である。
【図16】この発明の実施の形態4に係るマイクロ構造体の他の例を示す平面図である。
【図17】この発明の実施の形態5に係る半導体装置を示す側面視断面図である。
【図18】この発明の実施の形態5に係る半導体装置を示す平面図である。
【図19】この発明の実施の形態5に係る半導体装置の他の例を示す平面図である。
【図20】この発明の実施の形態6に係る半導体装置を示す側面視断面図である。
【図21】この発明の実施の形態7に係る半導体装置を示す側面視断面図である。
【図22】この発明の実施の形態8に係るマイクロ構造体を示す平面図である。
【図23】この発明の実施の形態8に係るマイクロ構造体を示す側面視断面図である。
【図24】この発明の実施の形態9に係るマイクロ構造体を示す側面視断面図である。
【符号の説明】
1 上基板、3,5,7,9 半導体基板、11 下基板、13 スルーホール、21 ボンディングパッド部、31,36a,36b,41 電位取り出し部、43 配線層、47 ボンディングワイヤ、49 配線層、51 導電層、53 マイクロ構造体、55 導電部材、57 ダイパッド、59 インナーリード、61 マイクロ構造体、61 外部リード、63 半導体素子、65 ボンディングワイヤ、71 半導体素子、73 マイクロ構造体、75 導電層、77 導電部材、81 半導体素子、83 マイクロ構造体、85 基板、87導電部材、91 絶縁膜、95 導電体、97 導電層。
Claims (9)
- 複数のスルーホールが形成された上基板と、
下基板と、
前記上基板と前記下基板との間に挟まれて固定電極及び可変電極を形成するとともに、前記スルーホールに望んで電位を取り出すための電位取り出し部がそれぞれ形成された複数の半導体基板とを備え、
複数の前記半導体基板のうちの一の半導体基板が、前記上基板と前記下基板との間に挟まれた領域の周縁を囲むよう外周枠状に形成され、
複数の前記半導体基板のうちの他の半導体基板が、外周枠状に形成された前記一の半導体基板の内周で取り囲まれるように配置され、
前記一の半導体基板の前記電位取り出し部が隅部に形成され、且つ当該電位取り出し部を含めた当該一の半導体基板の前記隅部の面積が、前記他の半導体基板の前記電位取り出し部の面積とほぼ同等またはそれ以下に設定された、半導体装置。 - 請求項1に記載の半導体装置であって、
前記各半導体基板の前記電位取り出し部からそれぞれ前記各スルーホールを通じて前記上基板に引き回された電位をボンディングワイヤに引き出すために前記上基板の表面に形成された複数のボンディングパッド部をさらに備える、半導体装置。 - 請求項1または請求項2に記載の半導体装置であって、
前記電位取り出し部が周縁部上に配設された、半導体装置。 - 請求項1ないし請求項3のいずれかに記載の半導体装置であって、
前記上基板の表面上で、接地電位を含む所定の固定電圧に固定されて他の物質の近接や静電気等や電波障害等の外乱から前記各半導体基板をシールドするための導電層が形成された、半導体装置。 - 請求項1ないし請求項4のいずれかに記載の半導体装置であって、
前記一の半導体基板が、接地電位を含む所定の固定電位に固定された、半導体装置。 - 請求項4に記載の半導体装置であって、
前記一の半導体基板が、接地電位を含む所定の固定電位に固定され、
前記導電層が、前記一の半導体基板に接続されることで、前記固定電位に固定される、半導体装置。 - 請求項1ないし請求項6のいずれかに記載の半導体装置であって、
前記下基板の裏面が、所定の導電部材を介して導電性のダイパッド上にダイボンドされた、半導体装置。 - 請求項1ないし請求項7のいずれかに記載の半導体装置であって、
前記上基板の表面に、信号処理用の半導体素子が積層して搭載され、
前記上基板の表面に接合される前記半導体素子の基板が、接地電位を含む所定の固定電位に固定された、半導体装置。 - 請求項2に記載の半導体装置であって、
前記上基板の表面上に、前記各スルーホールから前記各ボンディングパッド部までを接続するよう配線された配線層と、
当該配線層が配線された前記上基板の表面上を覆う絶縁膜と、
前記絶縁膜の上層に形成され、接地電位を含む所定の固定電圧に固定されて、他の物質の近接や静電気等や電波障害等の外乱から前記各半導体基板及び前記配線層をシールドする導電層とをさらに備える半導体装置。
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100216 |