JP2005038911A - 半導体装置 - Google Patents

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semiconductor device
upper substrate
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Hiroshi Otani
浩 大谷
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

【課題】チップを小型化し、外乱の影響による静電容量の変化を少なくする。
【解決手段】第１の半導体基板３を、上基板１と下基板１１との間に挟まれた領域の周縁を囲むよう外周枠状に形成し、第１の半導体基板３の電位取り出し部３１を隅部に形成し、電位取り出し部３１を含めた第１の半導体基板３の隅部の面積を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０の面積以下に設定して、チップサイズを小型化する。上基板１の表面上などで導電層を形成し、この導電層を接地電位等の固定電圧に固定する。導電層等により、他の物質の近接や静電気等や電波障害等の外乱から各半導体基板をシールドする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、加速度センサ、角速度センサ及び静電アクチュエータ等に使用される半導体装置に関する。
【０００２】
【従来の技術】
従来、慣性力センサ、加速度センサ、角速度センサ及び静電アクチュエータ等において、例えば後述の特許文献１〜特許文献３のように、可動子と固定子とを近接して離間配置し、可動子が変位した際の固定子との間に生じる静電容量の変化を検出することが行われている。
【０００３】
この場合の可動子としては、ガラス−シリコン−ガラスの３層構造にてシリコンマイクロ構造体を形成し、その各構成部の電位を一方のガラスのスルーホールから取り出した構成の半導体装置が使用される。
【０００４】
【特許文献１】
特開平０５−３４０９６１号公報
【特許文献２】
特開平１０−１０４２６５号公報
【特許文献３】
特開平０５−１４２２５２号公報
【０００５】
【発明が解決しようとする課題】
従来、シリコンで形成された各構成部の電位の取り出しについては、一方のガラスにスルーホールを形成し、このスルーホールを通じて電極パッドを露出させ、この電極パッドに対してワイヤボンドしていた。
【０００６】
しかしながら、このような電極取り出し構造では、スルーホールのサイズとしてボンディングツール（キャピラリ）が入る大きさが必要となり、チップサイズを小さくするのに限界がある、という問題があった。
【０００７】
そこで、この発明の課題は、チップサイズの小型化が可能となる半導体装置を提供することにある。
【０００８】
また、一般に、シリコンマイクロ構造体で形成された容量は０．５ｐＦ程度であるのに対して、慣性力や加速度等に応じた静電容量の変化量はその１／１０程度であり、非常に小さな静電容量を検出する必要がある。一方、このシリコンマイクロ構造体に他の物質が近づくと、マイクロ構造体で形成された容量の電気力線が変化し、慣性力や加速度等とは無関係に静電容量の値が変化してしまう問題があった。さらに、静電気等の電荷の影響や電波障害等の外乱の影響についても同様に静電容量の変化が生じて同様の問題が発生する。したがって、慣性力や加速度等を精度良く測定することが困難となるおそれがあった。
【０００９】
そこで、この発明の課題は、外乱の影響による静電容量の変化が少ない半導体装置を提供することにもある。
【００１０】
【課題を解決するための手段】
上記課題を解決すべく、この発明は、複数のスルーホールが形成された上基板と、下基板と、前記上基板と前記下基板との間に挟まれて固定電極及び可変電極を形成するとともに、前記スルーホールに望んで電位を取り出すための電位取り出し部がそれぞれ形成された複数の半導体基板と前記各半導体基板の前記電位取り出し部からそれぞれ前記各スルーホールを通じて前記上基板に引き回された電位をボンディングワイヤに引き出すために前記上基板の表面に形成された複数のボンディングパッド部とを備え、複数の前記半導体基板のうちの一の半導体基板が、前記上基板と前記下基板との間に挟まれた領域の周縁を囲むよう外周枠状に形成され、複数の前記半導体基板のうちの他の半導体基板が、外周枠状に形成された前記一の半導体基板の内周で取り囲まれるように配置され、前記一の半導体基板の前記電位取り出し部が隅部に形成され、且つ当該電位取り出し部を含めた当該一の半導体基板の前記隅部の面積が、前記他の半導体基板の前記電位取り出し部の面積とほぼ同等またはそれ以下に設定される。
【００１１】
また、前記上基板の表面上などで、接地電位を含む所定の固定電圧に固定されて他の物質の近接や静電気等や電波障害等の外乱から前記各半導体基板をシールドするための導電層等が形成される。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は後述の各実施の形態の基本的構成に関連する実施の形態１としての半導体装置（マイクロ構造体）を示す平面図、図２は同じくそのマイクロ構造体を示す側面視断面図、図３はマイクロ構造体の上基板を省略した状態を示す平面図、図４は図３のＡ−Ａ断面図、図５は図３のＢ−Ｂ断面図である。
【００１３】
このマイクロ構造体は、慣性力センサ、加速度センサ、角速度センサ及び静電アクチュエータ等に使用されるシリコンマイクロ構造体であって、図１〜図５の如く、上側のガラス板（以下「上基板」と称す）１と、シリコン体で構成される半導体基板３，５，７，９と、下側のガラス板（以下「下基板」と称す）１１とが積層された３層構造からなり、その各構成部中の半導体基板３，５，７，９の電位を、上基板１の一部に穿設されたスルーホール１３，１５，１７，１９を通じて上基板１の表面上の各ボンディングパッド部２１までそれぞれ引き回した構成とされている。
【００１４】
上基板１及び下基板１１は、同面積の板状のガラス体が使用され、この上基板１及び下基板１１によって複数の半導体基板３，５，７，９を挟み込むように配置される。このうち、上基板１の所定の箇所には、上述のようにスルーホール１３，１５，１７，１９が穿設されている。かかるスルーホール１３，１５，１７，１９は、例えば上基板１に一直線状に設定された電位取り出し領域２３に一列に形成される。
【００１５】
半導体基板３，５，７，９のうち、第１の半導体基板３は、平面視四角形状のマイクロ構造体の４辺を囲むよう外周枠状に形成された外周枠部をなすものであり、接地（ＧＮＤ）電位に固定されており、且つ両ガラス板１，１１に対して変位しない固定電極として形成される。このように、外周枠部となる第１の半導体基板３が固定電極とされることにより、側面方向の帯電を防止することができるものである。
【００１６】
また、この第１の半導体基板３の一隅部であって、電位取り出し領域２３に属する位置には、平面視して所定の面積を有する矩形等の電位取り出し部３１が、平面視内側に突出するように形成されている。この電位取り出し部３１の面積は、図３のように、後述の他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０とほぼ同面積に設定される。
【００１７】
また、第２及び第３の半導体基板５，７は、いずれも第１の半導体基板３に対して非接触とされて、この外周枠状に形成された第１の半導体基板３の内周で取り囲まれるように配置されており、それぞれ両ガラス板１，１１に対して固定される固定電極である。第２及び第３の半導体基板５，７は、外周枠部としての第１の半導体基板３の内側に沿って配線される基片３３と、この基片３３から平面視内側に向けられて第４の半導体基板９との間に発生する静電容量の変化に感応するための平面視略櫛歯状の固定側容量感応子３５とが形成されている。そして、第２及び第３の半導体基板５，７の端部であって電位取り出し領域２３に属する位置には、平面視して所定の面積を有する矩形等の電位取り出し部３６ａ，３６ｂが形成されている。
【００１８】
さらに、第４の半導体基板９は、両ガラス板１，１１に対して変位可能とされる可変電極であり、外周枠状に形成された第１の半導体基板３の内周で取り囲まれるように配置されており、平面視中央部に配置される幹線部３７と、この幹線部３７から平面視両側に突出して第２及び第３の半導体基板５，７の固定側容量感応子３５との間に発生する静電容量の変化に感応するための可変側容量感応子３９とが形成されている。そして、第４の半導体基板９の端部であって電位取り出し領域２３に属する位置には、平面視して所定の面積を有する矩形等の電位取り出し部４０が形成されている。
【００１９】
ボンディングパッド部２１は、図１の如く、電位取り出し領域２３に隣接し且つ上基板１の平面視端部に設定された結線領域（電位取り出し部）４１内において、４箇所に一列にそれぞれ配置されており、図１及び図２の如く、スルーホール１３，１５，１７，１９を埋めるように塗布形成された配線層４３の一部４５が上基板１で延設されてボンディングパッド部２１に接続されることで、各スルーホール１３，１５，１７，１９の各直下の電位取り出し部３１，３６ａ，３６ｂ，４０とボンディングパッド部２１とが電気的に接続される。尚、ボンディングパッド部２１と配線層４３とは、同一の金属ペーストまたはハンダ等で同時に形成される。
【００２０】
この実施の形態のマイクロ構造体は、上述のように各半導体基板３，５，７，９の各スルーホール１３，１５，１７，１９の各直下の電位取り出し部３１，３６ａ，３６ｂ，４０から、配線層４３にて上基板１上のボンディングパッド部２１まで引き出しているので、図２の如く、上基板１の上面のボンディングパッド部２１上でボンディングワイヤ４７を結線することで、各半導体基板３，５，７，９に係る電気的な取り出しを行うことができる。尚、符号４８はＡＳＩＣ等の半導体集積回路を示している。
【００２１】
ここで、上記のように上基板１上のボンディングパッド部２１にボンディングワイヤ４７を結線した本実施の形態のマイクロ構造体（図２）と、ボンディングパッド部２１を形成せずにスルーホール１３，１５，１７，１９直下の電位取り出し部３１，３６ａ，３６ｂ，４０に直接ボンディングワイヤ４７を結線する場合（図６及び図７）とを比較してみると、図６及び図７の場合はスルーホール１３，１５，１７，１９のサイズとしてボンディングワイヤ４７を結線するためのボンディングツール（キャピラリ：図示省略）が入る大きさが必要となり、チップサイズを小さくするのに限界があるが、図２に示したこの実施の形態では、上基板１の上面でボンディングツール（キャピラリ）を操作してボンディングワイヤ４７を結線できる。したがって、電位取り出し部３１，３６ａ，３６ｂ，４０の径（図２中のＬ１）を図６及び図７の場合（Ｌ２）よりも小さく設定することができ、よってチップサイズを小型化することができる。
【００２２】
即ち、第１の半導体基板３の電位取り出し部３１がこの半導体装置（マイクロ構造体）の隅部に形成され、且つ当該電位取り出し部３１を含めた当該第１の半導体基板３の隅部の面積が、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０の面積とほぼ同等に設定されているので、チップサイズを小型化することができる。
【００２３】
尚、この実施の形態では、電位取り出し部３１を含めた当該第１の半導体基板３の隅部の面積が、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０の面積とほぼ同等に設定されているが、このことは、隅部の面積の大小関係が同一であることを含む以外に、隅部の面積の大小関係が完全に同一であることを含む以外に、電位取り出し部３１を含めた当該第１の半導体基板３の隅部の面積が、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０の面積よりも若干だけ大きい場合も含む。
【００２４】
また、電位取り出し部３１を含めた当該第１の半導体基板３の隅部の面積が、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０の面積よりも小さい場合も同等の効果が得られる。
【００２５】
実施の形態２．
図８はこの発明の実施の形態２に係る半導体装置（マイクロ構造体）の上基板を省略した状態を示す平面図である。なお、図８では実施の形態１と同様の機能を有する要素については同一符号を付している。
【００２６】
この実施の形態のマイクロ構造体は、図８の如く、その基本的な構成が実施の形態１のマイクロ構造体と共通しており、外周枠部となる第１の半導体基板（シリコン体）３の電位取り出し部３１が、マイクロ構造体の一直線状に設定された電位取り出し領域２３内の隅部に形成されている。
【００２７】
ここで、実施の形態１では、この電位取り出し部３１が、外周枠部である第１の半導体基板３の枠部から平面視内側に突出するように形成され、特にその突出した電位取り出し部３１の面積が、図３のように、他の半導体基板（シリコン体）５，７，９の電位取り出し部３６ａ，３６ｂ，４０とほぼ同面積であったため、この電位取り出し部３１を含めた第１の半導体基板３の隅部の面積は、他の半導体基板５，７，９の電位取り出し部３１より大きくなっていた。
【００２８】
これに対して、この実施の形態では、外周枠状に形成された外周枠部としての第１の半導体基板３から電位取り出し部３１として内側に突出した部分の面積を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０より小さく設定し、これにより、電位取り出し部３１を含めた第１の半導体基板３の隅部の面積を他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０とほぼ同面積に設定している。
【００２９】
この図８のように、第１の半導体基板３の一隅部に電位取り出し部３１を形成し、この電位取り出し部３１を含めた第１の半導体基板３の一隅部の面積を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０とほぼ同面積に設定しているので、例えば図９のように第１の半導体基板３の隅部を除く中間位置に電位取り出し部３１を形成する場合に比べて、チップサイズを小型化できる。
【００３０】
具体的には、このマイクロ構造体の端部位置から２番目の電位取り出し領域までの距離Ｌ３（図８），Ｌ４（図９）を考える。図９においてはマイクロ構造体の隅部付近に第２の半導体基板５の電位取り出し部３６ａが位置しているため、この電位取り出し部３６ａと第１の半導体基板３とを離間配置する必要がある。このため、このマイクロ構造体の端部位置から２番目の電位取り出し部３１を含めた長さはＬ４となる。これに対して、図８においては、第１の半導体基板３の一隅部に電位取り出し部３１を引き込むように形成し、この電位取り出し部３１を含めた第１の半導体基板３の一隅部の面積を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０とほぼ同面積に設定しているので、このマイクロ構造体の端部位置から２番目の電位取り出し部３６ａを含めた長さはＬ４より小さいＬ３となる。したがって、この実施の形態によると、実施の形態２よりもさらにチップサイズを小型化することができる。
【００３１】
実施の形態３．
図１０はこの発明の実施の形態３に係る半導体装置（マイクロ構造体）の上基板を省略した状態を示す平面図である。なお、図１０では実施の形態１及び実施の形態２と同様の機能を有する要素については同一符号を付している。
【００３２】
上述の実施の形態２では、外周枠部となる第１の半導体基板（シリコン体）３の電位取り出し部３１を、マイクロ構造体の一直線状に設定された電位取り出し領域２３内の隅部に形成されていたのに対して、この実施の形態３では、外周枠部となる第１の半導体基板３の電位取り出し部３１を、他の半導体基板（シリコン体）５，７，９の電位取り出し部３６ａ，３６ｂ，４０に対して直線上の位置に配するのではなく、マイクロ構造体のダイシングライン上（即ちカッティングして分割するライン上）において任意の隅部に配設している。このように、第１の半導体基板３の電位取り出し部３１をマイクロ構造体のダイシングライン上の隅部に跨って配設すると、ダイシングラインを切断したときには、第１の半導体基板３の電位取り出し部３１はマイクロ構造体の周縁部に配設されることになる。これにより、半導体基板５，７，９が比較的密集している部分を避けて、その半導体基板５，７，９が密集していない領域に第１の半導体基板３の電位取り出し部３１を配置できることから、全体として密度の平準化を行ってチップサイズを小さくできる。
【００３３】
尚、かかる構成にすると、第１の半導体基板３の電位取り出し部３１だけが、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０よりも離れた位置に孤立して配置されるが、ボンディングワイヤ４７を結線する複数のボンディングパッド部２１は、その結線作業の自動化等の便宜を考慮すると、実施の形態１及び実施の形態２と同様に、図１１のように一直線状に近接して配置することが望ましい。このため、孤立して配置された第１の半導体基板３の電位取り出し部３１からそのボンディングパッド部２１（２１ａ）までの配線層４９を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０からそのボンディングパッド部２１までの配線層４３よりも長く形成する。
【００３４】
また、実施の形態２では、第１の半導体基板３の電位取り出し部３１を含めた当該第１の半導体基板３の一隅部の面積を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０とほぼ同面積に設定していたのに対して、この実施の形態３では、電位取り出し部３１をダイシングライン上に跨って設定することで、このダイシングラインを切断した後は、電位取り出し部３１がマイクロ構造体の周縁部に配設されることになり、この電位取り出し部３１を含めた当該第１の半導体基板３の一隅部の面積を、他の半導体基板５，７，９の電位取り出し部３６ａ，３６ｂ，４０より小さく設定できる。したがって、この実施の形態によると、実施の形態２よりもさらにチップサイズを小型化することができる。
【００３５】
尚、第１の半導体基板３の電位取り出し部３１の位置は、図１０に示した位置に限られるものではない。例えば、図１２のように、マイクロ構造体のダイシングライン上に跨る位置であって、実施の形態２で説明した第１の半導体基板３の電位取り出し部３１に近い位置に配置し、ただし電位取り出し部３１の面積を、第１の半導体基板３としての外周枠部の幅だけに限定してもよい。この場合、スルーホール１３は、第１の半導体基板３のダイシングライン上の角端部に跨ってはみ出すように形成しても差し支えない。
【００３６】
あるいは、図１３の如く、第１の半導体基板３の電位取り出し部３１の位置を、図１０に示した位置に近いダイシングライン上に跨るような位置に配置し、スルーホール１３を、第１の半導体基板３のダイシングラインの角端部に跨ってはみ出すように形成しても差し支えない。
【００３７】
さらに、上基板１上の配線層４３，４９の形状は、図１１に示した形状に限られるものではなく、例えば図１４のように様々な形状に配線パターン化された配線層４９にてボンディングパッド部２１を所望の位置に配置することが可能であることは言うまでもない。
【００３８】
実施の形態４．
図１５はこの発明の実施の形態４に係る半導体装置（マイクロ構造体）を示す図である。なお、図１５では実施の形態１〜実施の形態３と同様の機能を有する要素については同一符号を付している。
【００３９】
この実施の形態のマイクロ構造体は、図１５の如く、接地（ＧＮＤ）電位の第１の半導体基板（シリコン体）３からボンディングパッド部２１まで引き出した配線層４３を、上基板１の表面で、電位取り出し領域２３及び結線領域（電位取り出し部）４１以外の領域（以下「シールド領域」と称す）に導電層５１を拡張し、上基板１上の導電層５１の表面電位を接地電位に固定している。
【００４０】
かかる導電層５１を形成することにより、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【００４１】
尚、各配線層４３，４９及び導電層５１の形状は、図１５に限定されるものではなく、例えば図１６のようにパターン形成してもよい。
【００４２】
また、導電層５１の電位は接地（ＧＮＤ）電位に限られず、所定の固定電位に設定しておけばよい。
【００４３】
実施の形態５．
図１７はこの発明の実施の形態５に係るマイクロ構造体を使用した半導体装置を示す側面視断面図である。なお、図１７では実施の形態１〜実施の形態４と同様の機能を有する要素については同一符号を付している。
【００４４】
この実施の形態の半導体装置は、図１７の如く、マイクロ構造体５３の下基板１１の下面を、所定の導電部材５５を介してダイパッド５７の上面に貼り付けた（ダイボンドした）ものである。
【００４５】
導電部材５５は、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはＡｕ−Ｓｉ共晶性の金属等が適用される。
【００４６】
ダイパッド５７は、所定の金属材料が使用された導電板である。このダイパッド５７の電位は、接地電位または一定の電圧に固定される。具体的には、このダイパッド５７の電位は、図１８に示したようなインナーリード５９を通じて外部リード６１またはＡＳＩＣ等の半導体素子６３等に接続される。
【００４７】
尚、符号６０はエポキシ樹脂等の絶縁性樹脂で形成された絶縁モールド体を示している。
【００４８】
このようにすることで、マイクロ構造体５３を絶縁体を用いてダイパッド５７にダイボンドする場合に比べて、マイクロ構造体５３の下面側において、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【００４９】
また、図１７の如く、隣接して配置される半導体素子６３の裏面にも、同等の導電部材５５でメタライズを施すことで、マイクロ構造体５３の下基板１１の下面のダイパッド５７における電位を、半導体素子６３の基板の下面の電位と同じにすることが可能となる。したがって、半導体素子６３ともども、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【００５０】
尚、図１８では、ダイパッド５７の電位をインナーリード５９で外部に引き出していたが、その他に図１９の如く、ダイパッド５７の所定の位置にボンディングワイヤ６５を結線し、このボンディングワイヤ６５を通じてダイパッド５７の電位を外部に引き出しても差し支えない。
【００５１】
実施の形態６．
図２０はこの発明の実施の形態６に係るマイクロ構造体を使用した半導体装置示す図である。なお、図２０では実施の形態１〜実施の形態５と同様の機能を有する要素については同一符号を付している。
【００５２】
この実施の形態の半導体装置は、信号処理回路用のＡＳＩＣ等の半導体素子７１の上面にマイクロ構造体７３を積層して搭載したスタック構造のものであって、半導体素子７１のマイクロ構造体７３を積層している表面領域に導電層７５を形成し、この導電層７５の上面に形成された導電部材７７を介して、マイクロ構造体７３をダイボンドしている。
【００５３】
ここで、半導体素子７１の導電層７５の電位は、接地電位または一定の電圧に固定される。
【００５４】
導電部材７７は、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはＡｕ−Ｓｉ共晶性の金属等が適用される。
【００５５】
かかる構成により、実施の形態５と同様に、マイクロ構造体７３の下基板１１側において、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【００５６】
実施の形態７．
図２１はこの発明の実施の形態７に係るマイクロ構造体を使用した半導体装置を示す図である。なお、図２１では実施の形態１〜実施の形態６と同様の機能を有する要素については同一符号を付している。
【００５７】
この実施の形態の半導体装置は、ダイパッド５７上にマイクロ構造体８３を搭載し、さらにマイクロ構造体８３の上基板１の上面に、信号処理回路用のＡＳＩＣ等の半導体素子８１を積層して搭載したもので、スタック構造とされ、マイクロ構造体８３の上基板１が、半導体素子８１に、導電部材８５を介して貼り付けられている。この導電部材８７は、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはＡｕ−Ｓｉ共晶性の金属等が適用される。
【００５８】
そして、その半導体素子８１の導電性の基板８５の電位は、接地電位または一定の電圧に固定される。
【００５９】
かかる構成により、マイクロ構造体８３の下基板１１の下面の電位を固定することが可能となり、実施の形態５と同様の効果を得ることができる。
【００６０】
実施の形態８．
図２２はこの発明の実施の形態８に係るマイクロ構造体を示す平面図、図２３は図２２のＣ−Ｃ断面図である。なお、図２２及び図２３では実施の形態１〜実施の形態７と同様の機能を有する要素については同一符号を付している。
【００６１】
この実施の形態のマイクロ構造体は、実施の形態１〜実施の形態３と同様に、互いに併行に配された上基板１と下基板１１との間に、それぞれ固定電極及び可変電極としての半導体基板（シリコン体）３，５，７，９が配されており、上基板１の一部にスルーホール１３，１５，１７，１９が形成され、このスルーホール１３，１５，１７，１９から上基板１の表面中に形成された配線層４３を通じて、各半導体基板３，５，７，９の電位取り出し部３１，３６ａ，３６ｂ，４１が上基板１上のボンディングパッド部２１に電気的に接続されている。
【００６２】
そして、このように配線層４３が形成された状態の上基板１のさらに上層に、絶縁膜９１が形成されている。この絶縁膜９１は、低温下で積層形成可能な窒化膜またはポリイミド等が使用される。
【００６３】
そして、接地（ＧＮＤ）電位に固定された第１の半導体基板３からスルーホール１３を通じて引き出された配線層４３の中間位置に対応する位置において、絶縁膜９１に配線引き出し孔９３が穿設されている。この配線引き出し孔９３には、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはＡｕ−Ｓｉ共晶性の金属等が適用された導電体９５が充填塗布形成され、この導電体９５によって第１の半導体基板３の電位（接地電位）が絶縁膜９１の上面側に引き出される。
【００６４】
そして、絶縁膜９１の上面には、上述の接地電位の導電体９５に接続されて、他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止する導電層９７が形成される。この導電層９７は、配線層４３の大部分を覆う所望のシールド領域に形成される。
【００６５】
かかる構成により、配線層４３も含めたマイクロ構造体の上方の電位を接地電位に固定することが可能となり、他の物質の近接、静電気等や電波障害等の外乱による容量変化が生じない高性能な製品を実現できる。
【００６６】
尚、この実施の形態では、第１の半導体基板３を接地電位としていることから、シールド領域に形成される導電層９７も接地電位となっているが、第１の半導体基板３を接地電位以外の所定の固定電位に固定し、導電層９７をその固定電位に固定しても、同様の効果を得ることは勿論である。
【００６７】
実施の形態９．
図２４はこの発明の実施の形態９に係るマイクロ構造体を使用した半導体装置を示す側面視断面図である。なお、図２４では実施の形態５と同様の機能を有する要素については同一符号を付している。
【００６８】
この実施の形態の半導体装置は、図２４の如く、マイクロ構造体５３の下基板１１の裏面を、所定の導電部材５５を介して導電性のダイパッド５７の表面に貼り付けた点で、実施の形態５と共通している。
【００６９】
導電部材５５は、実施の形態５と同様、銀等の金属がエポキシ樹脂等の樹脂材に混入された導電性樹脂、あるいは、ハンダまたはＡｕ−Ｓｉ共晶性の金属等が適用される。
【００７０】
またダイパッド５７も実施の形態５と同様に、所定の金属材料が使用された導電板であり、このダイパッド５７の電位は、接地電位または一定の電圧に固定される。
【００７１】
尚、図２４中の符号６３はＡＳＩＣ等の半導体素子を示している。
【００７２】
そして、この実施の形態では、図２４の如く、マイクロ構造体５３が、図１７に示した実施の形態５のマイクロ構造体５３とは上下逆向きに設置されており、さらに、外部リード６１と半導体素子６３とを接続するためのボンディングワイヤ１０１等の全ての回路が、両部材６３，１０１の下側同士をワイヤボンディングされるなどして形成されることで、全ての回路が所謂リバースベントにて実装されている。これにより、全ての回路、マイクロ構造体５３及び半導体素子６３の上方が、導電性のダイパッド５７によってシールドされる。
【００７３】
このように、接地電位または一定の電圧に固定されたダイパッド５７により、上方向の他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止できる。
【００７４】
また、この実施の形態では、この半導体装置１０２を実装する実装基板１０３の半導体装置１０２に対向する表面に、導電層１０５を形成し、この導電層１０５により、半導体装置１０２の下方をシールドしている。この導電層１０５により、下方向の他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止できる。
【００７５】
これらのことから、上下両方向について他の物質の近接、静電気等や電波障害等の外乱による容量変化を防止でき、高性能な製品を実現できる。
【００７６】
【発明の効果】
この発明によれば、複数の半導体基板のうちの一の半導体基板が、上基板と下基板との間に挟まれた領域の周縁を囲むよう外周枠状に形成され、複数の半導体基板のうちの他の半導体基板が、外周枠状に形成された一の半導体基板の内周で取り囲まれるように配置され、一の半導体基板の電位取り出し部が隅部に形成され、且つ当該電位取り出し部を含めた当該一の半導体基板の隅部の面積が、他の半導体基板の電位取り出し部の面積とほぼ同等またはそれ以下に設定されているので、チップサイズを小型化することができる。
【００７７】
また、上基板の表面上などにおいて、接地電位を含む所定の固定電圧に固定されて他の物質の近接や静電気等や電波障害等の外乱から各半導体基板をシールドするための導電層等が形成されるので、外乱の影響による静電容量の変化が少ない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るマイクロ構造体を示す平面図である。
【図２】この発明の実施の形態１に係るマイクロ構造体を示す側面視断面図である。
【図３】この発明の実施の形態１に係るマイクロ構造体の上基板を省略した状態を示す平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図３のＢ−Ｂ断面図である。
【図６】スルーホール直下の電位取り出し部に直接ボンディングワイヤを結線した例を示す側面視断面図である。
【図７】スルーホール直下の電位取り出し部に直接ボンディングワイヤを結線した例を示す平面図である。
【図８】この発明の実施の形態２に係るマイクロ構造体の上基板を省略した状態を示す平面図である。
【図９】他の例において上基板を省略した状態を示す平面図である。
【図１０】この発明の実施の形態３に係るマイクロ構造体の上基板を省略した状態を示す平面図である。
【図１１】この発明の実施の形態３に係るマイクロ構造体を示す平面図である。
【図１２】この発明の実施の形態３に係る他の例のマイクロ構造体の上基板を省略した状態を示す平面図である。
【図１３】この発明の実施の形態３に係る他の例のマイクロ構造体の上基板を省略した状態を示す平面図である。
【図１４】この発明の実施の形態３に係る他の例のマイクロ構造体を示す平面図である。
【図１５】この発明の実施の形態４に係るマイクロ構造体を示す平面図である。
【図１６】この発明の実施の形態４に係るマイクロ構造体の他の例を示す平面図である。
【図１７】この発明の実施の形態５に係る半導体装置を示す側面視断面図である。
【図１８】この発明の実施の形態５に係る半導体装置を示す平面図である。
【図１９】この発明の実施の形態５に係る半導体装置の他の例を示す平面図である。
【図２０】この発明の実施の形態６に係る半導体装置を示す側面視断面図である。
【図２１】この発明の実施の形態７に係る半導体装置を示す側面視断面図である。
【図２２】この発明の実施の形態８に係るマイクロ構造体を示す平面図である。
【図２３】この発明の実施の形態８に係るマイクロ構造体を示す側面視断面図である。
【図２４】この発明の実施の形態９に係るマイクロ構造体を示す側面視断面図である。
【符号の説明】
１ 上基板、３，５，７，９ 半導体基板、１１ 下基板、１３ スルーホール、２１ ボンディングパッド部、３１，３６ａ，３６ｂ，４１ 電位取り出し部、４３ 配線層、４７ ボンディングワイヤ、４９ 配線層、５１ 導電層、５３ マイクロ構造体、５５ 導電部材、５７ ダイパッド、５９ インナーリード、６１ マイクロ構造体、６１ 外部リード、６３ 半導体素子、６５ ボンディングワイヤ、７１ 半導体素子、７３ マイクロ構造体、７５ 導電層、７７ 導電部材、８１ 半導体素子、８３ マイクロ構造体、８５ 基板、８７導電部材、９１ 絶縁膜、９５ 導電体、９７ 導電層。

Claims (9)

  1. 複数のスルーホールが形成された上基板と、
    下基板と、
    前記上基板と前記下基板との間に挟まれて固定電極及び可変電極を形成するとともに、前記スルーホールに望んで電位を取り出すための電位取り出し部がそれぞれ形成された複数の半導体基板とを備え、
    複数の前記半導体基板のうちの一の半導体基板が、前記上基板と前記下基板との間に挟まれた領域の周縁を囲むよう外周枠状に形成され、
    複数の前記半導体基板のうちの他の半導体基板が、外周枠状に形成された前記一の半導体基板の内周で取り囲まれるように配置され、
    前記一の半導体基板の前記電位取り出し部が隅部に形成され、且つ当該電位取り出し部を含めた当該一の半導体基板の前記隅部の面積が、前記他の半導体基板の前記電位取り出し部の面積とほぼ同等またはそれ以下に設定された、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記各半導体基板の前記電位取り出し部からそれぞれ前記各スルーホールを通じて前記上基板に引き回された電位をボンディングワイヤに引き出すために前記上基板の表面に形成された複数のボンディングパッド部をさらに備える、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記電位取り出し部が周縁部上に配設された、半導体装置。
  4. 請求項１ないし請求項３のいずれかに記載の半導体装置であって、
    前記上基板の表面上で、接地電位を含む所定の固定電圧に固定されて他の物質の近接や静電気等や電波障害等の外乱から前記各半導体基板をシールドするための導電層が形成された、半導体装置。
  5. 請求項１ないし請求項４のいずれかに記載の半導体装置であって、
    前記一の半導体基板が、接地電位を含む所定の固定電位に固定された、半導体装置。
  6. 請求項４に記載の半導体装置であって、
    前記一の半導体基板が、接地電位を含む所定の固定電位に固定され、
    前記導電層が、前記一の半導体基板に接続されることで、前記固定電位に固定される、半導体装置。
  7. 請求項１ないし請求項６のいずれかに記載の半導体装置であって、
    前記下基板の裏面が、所定の導電部材を介して導電性のダイパッド上にダイボンドされた、半導体装置。
  8. 請求項１ないし請求項７のいずれかに記載の半導体装置であって、
    前記上基板の表面に、信号処理用の半導体素子が積層して搭載され、
    前記上基板の表面に接合される前記半導体素子の基板が、接地電位を含む所定の固定電位に固定された、半導体装置。
  9. 請求項２に記載の半導体装置であって、
    前記上基板の表面上に、前記各スルーホールから前記各ボンディングパッド部までを接続するよう配線された配線層と、
    当該配線層が配線された前記上基板の表面上を覆う絶縁膜と、
    前記絶縁膜の上層に形成され、接地電位を含む所定の固定電圧に固定されて、他の物質の近接や静電気等や電波障害等の外乱から前記各半導体基板及び前記配線層をシールドする導電層とをさらに備える半導体装置。
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