JP2008304218A - 加速度センサおよびその製造方法 - Google Patents

Abstract

【課題】検出精度を良好に維持しつつ小型化できる加速度センサおよびその製造方法を提供する。
【解決手段】第１および第２の半導体層ＳＬ１、ＳＬ２が絶縁層ＩＬ１を挟んで貼り合わされている。加速度センサ素子は第１の半導体層ＳＬ１に形成されている。加速度センサ素子を制御する制御素子ＥＤは第２の半導体層ＳＬ２に形成されている。貫通孔ＴＨが第２の半導体層ＳＬ２に形成されており、貫通孔ＴＨの壁面を覆うように絶縁層ＩＬ２が形成されている。貫通配線ＨＩは、加速度センサ素子と制御素子ＥＤとを電気的に接続するために貫通孔ＴＨ内に形成されている。
【選択図】図１

Description

本発明は、加速度センサおよびその製造方法に関するものである。

従来の加速度センサにおいては、加速度を検知する加速度センサ素子部と、加速度センサ素子部から出力される電気信号を所望の値に調整する制御回路部とが、別々のウエハプロセスで加工され、組立工程でパッケージに接着され、その後にワイヤボンドで互いに電気的に接続されていた。また加速度センサ素子と制御回路とは、たとえば特開２００５−１７２５４３号公報に示されたように互いに横置きで配置されていた。
特開２００５−１７２５４３号公報

上記公報に示された配置では、加速度センサ素子と制御回路との双方の面積以上のサイズがパッケージに必要となり、パッケージを小型化することが困難であるという問題があった。

また静電容量型の加速度センサの場合には、加速度を静電容量の変化として電気信号が出力されている。加速度センサと制御回路との電気的接続はワイヤボンドにて行なわれていた。このため、加速度センサと制御回路とを繋ぐワイヤボンドの距離が長くなると、そのワイヤ部分に余分な静電容量が生じ、検出精度が低下するという問題があった。

また製品要求を満たす検出精度を得るためには上記の余分な静電容量より十分大きな容量を加速度センサ素子で形成する必要があり、加速度センサ素子の面積が大きくなり小型化が困難であるという問題もあった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、検出精度を良好に維持しつつ小型化できる加速度センサおよびその製造方法を提供することである。

本発明の一の加速度センサは、第１の半導体層と、第１の絶縁層と、第２の半導体層と、加速度センサ素子と、制御素子と、第２の絶縁層と、導電層とを備えている。第１の絶縁層は、第１の半導体層上に形成されている。第２の半導体層は、第１の絶縁層上に形成されている。加速度センサ素子は、第１の半導体層に形成されている。制御素子は、第２の半導体層に形成されており、加速度センサ素子を制御するためのものである。加速度センサ素子と制御素子とを電気的に接続するための貫通孔が第２の半導体層に形成されている。第２の絶縁層は、貫通孔の壁面を覆うように形成されている。導電層は、加速度センサ素子と制御素子とを電気的に接続するために貫通孔内に形成されている。

本発明の他の加速度センサは、第１の半導体層と、絶縁層と、第２の半導体層と、加速度センサ素子と、制御素子と、蓋体と、導電層とを備えている。絶縁層は、第１の半導体層上に形成されている。第２の半導体層は、絶縁層上に形成されている。加速度センサ素子は、第１の半導体層に形成され、かつ電極を有している。制御素子は、第２の半導体層に形成されており、加速度センサ素子を制御するためのものである。蓋体は、加速度センサ素子を覆うように形成されている。加速度センサ素子の電極に達する貫通孔が蓋体に形成されている。導電層は、加速度センサ素子と電気的に接続するために貫通孔内に形成されている。

本発明の一の加速度センサの製造方法は、以下の工程を備えている。
第１の半導体層と第２の半導体層とを第１の絶縁層を挟んで貼り合せてなる基板が準備される。第２の半導体層に制御素子が形成される。第１の半導体層に制御素子により制御される加速度センサ素子が形成される。加速度センサ素子と制御素子とを電気的に接続するための貫通孔が第２の半導体層に形成される。貫通孔の壁面を覆うように第２の絶縁層が形成される。加速度センサ素子と制御素子とを電気的に接続するための導電層が貫通孔内に形成される。

本発明の他の加速度センサの製造方法は、以下の工程を備えている。
第１の半導体層に加速度センサ素子が形成される。第２の半導体層に加速度センサ素子を制御するための制御素子が形成され、第２の半導体層を貫通する貫通孔が形成される。加速度センサ素子が形成された第１の半導体層と制御素子が形成された第２の半導体層とが第１の絶縁層を挟んで貼り合せられる。貫通孔の壁面を覆うように第２の絶縁層が形成される。加速度センサ素子と制御素子とを電気的に接続するための導電層が貫通孔内に形成される。

本発明によれば、互いに積層された第１および第２の半導体層のそれぞれに加速度センサ素子と制御素子とが形成されている。このように加速度センサ素子と制御素子とを半導体層の厚み方向に重ねているため、横方向に並べた場合よりも平面占有面積を小さくすることができ、小型化が容易である。

また加速度センサ素子と制御素子とを半導体層の厚み方向に重ねているため、双方を互いに電気的に接続するための配線の長さを、加速度センサ素子と制御素子とを横方向に並べた場合よりも短くすることができる。よって、その配線部分に余分な静電容量が生じることを抑制でき、検出精度の向上を図ることができる。これにより製品要求を満たす検出精度を得ることが容易となるため、この点においても小型化が容易となる。

また貫通孔の壁面に第２の絶縁層が形成されているため、貫通孔内に形成される導電層と第２の半導体層との電気的接続を防止することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における加速度センサの構成を概略的に示す平面図である。図１（ａ）は加速度センサ素子の構成を示し、図１（ｂ）は貫通孔とボンディングパッドの配置を示し、図１（ｃ）は図１（ａ）と図１（ｂ）とを平面的に重ね合わせた構成を示している。また図２は図１（ｃ）のＩＩ−ＩＩ線に沿う概略断面図であり、図３は図２のＩＩＩ部を拡大して示す部分断面図である。図４は図２のＩＶ−ＩＶ線で示す位置から絶縁層ＩＬ１および第１の半導体層ＳＬ１を見た平面図である。

なお図１（ａ）は図２のＩａ−Ｉａ線で示す位置から第１の半導体層を見た平面図であり、図１（ｂ）は図２のＩｂ−Ｉｂ線で示す位置から第２の半導体層を見た平面図である。

図２を参照して、本実施の形態の加速度センサは、第１の半導体層ＳＬ１と、この第１の半導体層ＳＬ１上に形成された絶縁層ＩＬ１と、この絶縁層ＩＬ１上に形成された第２の半導体層ＳＬ２とを有する基板に形成されている。第１の半導体層ＳＬ１と第２の半導体層ＳＬ２との双方はたとえばシリコンよりなっており、絶縁層ＩＬ１はたとえば酸化シリコンよりなっている。第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とが絶縁層ＩＬ１を挟んで貼り合わされてなる基板はたとえばＳＯＩ（Silicon On Insulator）基板である。

加速度センサは、加速度センサ素子と、その加速度センサ素子を制御するための制御素子ＥＤとを有している。加速度センサ素子は、絶縁層ＩＬ１の一方側の第１の半導体層ＳＬ１に形成されており、制御素子ＥＤは、絶縁層ＩＬ１の他方側の第２の半導体層ＳＬ２に形成されている。

なお図２中において符号ＥＤの付された箇所は制御素子の形成領域を示しており、実際の制御素子の図示は省略されている。また制御素子は、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタなどを含んでいる。

図１（ａ）を参照して、加速度センサ素子は、加速度を検出するための質量体ＭＳと、質量体ＭＳを支持するために質量体ＭＳの両側に配置された支持部ＳＰ１と、質量体ＭＳを支持部ＳＰ１に対して移動可能に支持する梁部ＢＭと、固定電極ＦＥ１、ＦＥ２と、固定電極ＦＥ１、ＦＥ２の各々を支持する支持部ＳＰ２、ＳＰ３とを有している。

質量体ＭＳは、平面視において外方に張り出した複数の可動電極ＭＥを有している。複数の可動電極ＭＥの内、固定電極ＦＥ１側に張り出した複数の可動電極ＭＥの各々は固定電極ＦＥ１と対向しており、固定電極ＦＥ１との間で容量Ｃ１を形成している。また複数の可動電極ＭＥの内、固定電極ＦＥ２側に張り出した複数の可動電極ＭＥの各々は固定電極ＦＥ２と対向しており、固定電極ＦＥ２との間で容量Ｃ２を形成している。

この質量体ＭＳは、梁部ＢＭにより支持部ＳＰ１に支持されることにより、図２に示すように第２の半導体層ＳＬ２から浮いて中空に保持されている。一方、固定電極ＦＥ１、ＦＥ２の各々は、支持部ＳＰ２、ＳＰ３の各々により絶縁層ＩＬ１を介して第２の半導体層ＳＬ２に固定されている。これにより、質量体ＭＳは、固定電極ＦＥ１、ＦＥ２の各々に対して移動可能であり、その移動により容量Ｃ１、Ｃ２が変動するように構成されている。

両側の支持部ＳＰ１の内の一方の支持部ＳＰ１の第２の半導体層ＳＬ２側の表面は電極ＣＥ１を構成している。また支持部ＳＰ２、ＳＰ３の各々の第２の半導体層ＳＬ２側の表面は電極ＣＥ２、ＣＥ３を構成している。

平面視においてこれら加速度センサ素子の周囲を取り囲むように、第１の半導体層ＳＬ１からなる枠部ＦＲが形成されている。

図２を参照して、制御素子ＥＤは第２の半導体層ＳＬ２の第１の半導体層ＳＬ１側とは反対側の表面に形成されている。この制御素子ＥＤは、たとえばＣ−Ｖ変換回路、クロック回路、オフセット・感度調整回路、出力増幅回路などを有している。また制御素子ＥＤが形成された第２の半導体層ＳＬ２の表面には、図１（ｂ）に示すようにワイヤボンディング用の複数のパッドＢＰが形成されている。

図１（ｃ）および図２を参照して、第２の半導体層ＳＬ２および絶縁層ＩＬ１を貫通して電極ＣＥ１、ＣＥ２、ＣＥ３の各々に達する貫通孔ＴＨが形成されている。

図３を参照して、貫通孔ＴＨの壁面を覆うように絶縁層ＩＬ２が形成されている。また貫通孔ＴＨ内には、加速度センサ素子と制御素子ＥＤとを電気的に接続するための貫通配線ＨＩが貫通孔ＴＨごとに形成されている。つまり、これら複数の貫通配線ＨＩの各々は、電極ＣＥ１、ＣＥ２、ＣＥ３の各々に接するとともに、制御素子ＥＤに電気的に接続されている。また貫通配線ＨＩの各々は、制御素子ＥＤの形成領域上に延在し、その延在部分でパッドＢＰに接することによりパッドＢＰと電気的に接続されている。また貫通配線ＨＩの各々は、絶縁層ＩＬ２により第２の半導体層ＳＬ２とは電気的に絶縁されている。

なお図３において貫通配線ＨＩが制御素子ＥＤの形成領域に直接接するように示されているが、この制御素子ＥＤの形成領域にはＭＯＳトランジスタ、配線などを覆うように層間絶縁層が形成されているため、貫通配線ＨＩと第２の半導体層ＳＬ２とは電気的に絶縁されている。

図４を参照して、絶縁層ＩＬ１は、支持部ＳＰ１、ＳＰ２、ＳＰ３の各々と第２の半導体層ＳＬ２との間、および枠部ＦＲと第２の半導体層ＳＬ２との間に形成されている。言い換えれば、支持部ＳＰ１、ＳＰ２、ＳＰ３の各々と枠部ＦＲとが、絶縁層ＩＬ１を介して第２の半導体層ＳＬ２に接続されている。

次に、本実施の形態の加速度センサにおける電気的接続の状態と加速度測定の原理とについて説明する。

図５は、図１〜図４に示した加速度センサにおける加速度センサ素子と制御素子との電気的接続の様子を示す図である。図５を参照して、本実施の形態の加速度センサ素子は、静電容量式を採用しており、可動電極ＭＥと固定電極ＦＥ１との間の容量Ｃ１、および可動電極ＭＥと固定電極ＦＥ２との間の容量Ｃ２の変化により加速度を検知するものである。これらの容量Ｃ１、Ｃ２は電極ＣＥ１、ＣＥ２、ＣＥ３を介して制御素子に電気的に接続されている。また容量Ｃ１、Ｃ２および制御素子はパッドＢＰにより外部の電気要素と電気的に接続され得る。

上記において、加速度センサに加速度が作用すると、質量体ＭＳが固定電極ＦＥ１、ＦＥ２に対して変位する。それにより可動電極ＭＥと固定電極ＦＥ１、ＦＥ２の各々との距離が変動するため、それに応じて容量Ｃ１、Ｃ２も変化する。この容量Ｃ１、Ｃ２の変化が制御回路にて電圧に変換され、増幅などされてパッドＢＰから出力される。この出力値から、加速度センサに作用した加速度を知ることができる。

次に、本実施の形態の加速度センサの製造方法について説明する。
図６〜図１０は、本発明の実施の形態１における加速度センサの製造方法を工程順に示す概略断面図である。また図１１〜図１４は、図１０に続く製造方法を工程順に示す図であって、貫通孔部分を拡大して示す部分断面図である。

図６を参照して、たとえばシリコンよりなる半導体層ＳＬ１と、たとえばシリコンよりなる第２の半導体層ＳＬ２とが、たとえば酸化シリコンよりなる絶縁層ＩＬ１を挟んで貼り合せられる。これによりたとえばＳＯＩ基板が準備される。

図７を参照して、第２の半導体層ＳＬ２の第１の半導体層ＳＬ１側とは反対側の表面に制御素子ＥＤが形成される。

図８を参照して、第１の半導体層ＳＬ１の第２の半導体層ＳＬ２側とは反対側の表面上にフォトレジストＰＲ１が塗布された後、通常の写真製版技術により露光・現像される。これによりレジストパターンＰＲ１が形成される。

図９を参照して、レジストパターンＰＲ１をマスクとして第１の半導体層ＳＬ１にエッチングが施される。このエッチングは、絶縁層ＩＬ１の表面が露出するまで行なわれる。これにより、第１の半導体層ＳＬ１がパターニングされ、図１（ａ）に示すように質量体ＭＳ、固定電極ＦＥ１、ＦＥ２、支持部ＳＰ１、ＳＰ２、ＳＰ３、梁部ＢＭ、枠部ＦＲなどが第１の半導体層ＳＬ１から形成される。この後、レジストパターンＰＲ１がアッシングなどにより除去される。

図１０を参照して、絶縁層ＩＬ１を所定量除去するために、等方性のウエットエッチングが行なわれる。このエッチングにより、幅の細い絶縁層ＩＬ１の部分が除去され、図４に示されるように支持部ＳＰ１、ＳＰ２、ＳＰ３および枠部ＦＲの絶縁層ＩＬ１の部分の絶縁層ＩＬ１のみが残される。これにより質量体ＭＳが、第２の半導体層ＳＬ２から浮いて中空に保持された状態で梁部ＢＭにより支持部ＳＰ１に支持されることとなる。

図１１を参照して、第２の半導体層ＳＬ２の表面上にフォトレジストＰＲ２が塗布された後、通常の写真製版技術により露光・現像される。これにより電極ＣＥ１、ＣＥ２、ＣＥ３の上方に開口を有するレジストパターンＰＲ２が形成される。

図１２を参照して、レジストパターンＰＲ２をマスクとして第２の半導体層ＳＬ２に異方性のエッチングが施される。これにより、第２の半導体層ＳＬ２を貫通して絶縁層ＩＬ１に達する貫通孔ＴＨが形成される。

図１３を参照して、レジストパターンＰＲ２をマスクとして、貫通孔ＴＨから露出した絶縁層ＩＬ１に異方性のエッチングが施される。これにより、第２の半導体層ＳＬ２および絶縁層ＩＬ１を貫通して第１の半導体層ＳＬ１に達する貫通孔ＴＨが形成される。この後、レジストパターンＰＲ２が、たとえばアッシングなどにより除去される。

図１４を参照して、第２の半導体層ＳＬ２の表面上、貫通孔ＴＨの壁面上および貫通孔ＴＨから露出した第１の半導体層ＳＬ１の表面上に、たとえば酸化シリコンよりなる絶縁層ＩＬ２が形成される。この後、絶縁層ＩＬ２上にフォトレジスト（図示せず）が塗布され、通常の写真製版技術により露光・現像されてパターニングされる。このパターニングされたレジストパターンをマスクとして絶縁層ＩＬ２を選択的にエッチング除去することにより、貫通孔ＴＨの壁面を覆うとともに、第２の半導体層ＳＬ２の表面の一部を覆うように絶縁層ＩＬ２が残存される。

図３を参照して、導電層ＨＩが貫通孔ＴＨの壁面、電極ＣＥ１、ＣＥ２、ＣＥ３の表面、制御素子ＥＤの形成領域表面に形成される。この後、導電層ＨＩ上にフォトレジスト（図示せず）が塗布され、通常の写真製版技術により露光・現像されてパターニングされる。このパターニングされたレジストパターンをマスクとして導電層ＨＩが選択的にエッチング除去される。これにより、貫通孔ＴＨの壁面を覆うとともに電極ＣＥ１、ＣＥ２、ＣＥ３の各々に接し、かつ制御素子ＥＤの形成領域の一部表面上に位置する貫通配線ＨＩが導電層ＨＩから形成される。この後、この導電層ＨＩの各々に接するようにパッドＢＰが形成されて図１および図２に示す本実施の形態の加速度センサが製造される。

また上記のようにして製造された加速度センサには、図１５に示すようにたとえばシリコン、ガラスなどよりなる蓋体ＬＢが、加速度センサ素子を覆うように取付けられていてもよい。本実施の形態では、蓋体ＬＢは、スペーサＳＰを介して第１の半導体層ＳＬ１に取付けられている。このように蓋体ＬＢを取付けることにより、第２の半導体層ＳＬ２、枠部ＦＲおよび蓋体ＬＢにより加速度センサ素子を密閉することができる。

このため、この加速度センサに衝撃が加わった場合でも、可動部である質量体ＭＳが外部に直接接することがなくなる。また、この後の製造工程において薬液が加速度センサ素子に付着することも防止することができる。よって、後工程における取扱いが容易となる。また、加速度センサ素子が密閉されるため、後工程中において加速度センサ素子にゴミが進入することがなくなり、加速度センサの信頼性も向上する。

またスペーサＳＰが蓋体ＬＢと第１の半導体層ＳＬ１との間に配置されているため、蓋体ＬＢと可動部である質量体ＭＳとの間に隙間ＧＰ２が生じる。これにより、質量体ＭＳの移動に蓋体ＬＢが干渉することは防止される。

本実施の形態の加速度センサは、図１５に示すように蓋体ＬＢを取付けた状態で図１６に示すようにパッケージＰＫ内に収納されてもよい。このパッケージＰＫは配線を有しており、この配線はワイヤボンディングによるワイヤＢＷにより加速度センサのパッドＢＰと電気的に接続されている。また配線はパッケージＰＫ外部の電気要素と電気的に接続可能である。

本実施の形態によれば、加速度センサ素子が形成された第１の半導体層ＳＬ１と制御素子ＥＤが形成された第２の半導体層とが互いに貼り合わされている。このように加速度センサ素子と制御素子ＥＤとが第１および第２の半導体層ＳＬ１、ＳＬ２の厚み方向に重ね合わされているため、それらを横方向に並べた場合よりもパッケージＰＫの面積を小さくすることができ、小型化が容易である。

また加速度センサ素子と制御素子ＥＤとを第１および第２の半導体層ＳＬ１、ＳＬ２の厚み方向に重ねているため、双方を互いに電気的に接続するための配線の長さを、加速度センサ素子と制御素子ＥＤとを横方向に並べた場合よりも短くすることができる。具体的には、貫通孔ＴＨ内に形成された貫通配線ＨＩにより加速度センサ素子と制御素子ＥＤとが電気的に接続されている。このため、加速度センサ素子と制御素子ＥＤとを電気的に接続するための配線の長さを、第２の半導体層ＳＬ２および絶縁層ＩＬ１の厚みの和程度にすることができる。よって、その配線部分に余分な静電容量が生じることを抑制でき、検出精度の向上を図ることができる。これにより製品要求を満たす検出精度を得ることが容易となるため、この点においても小型化が容易となる。

またたとえばＳＯＩ基板のように第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とが絶縁層ＩＬ１を挟んで貼り合わされてなる基板に加速度センサ素子と制御素子とが形成される。この際、図９および図１０に示すように絶縁層ＩＬ１の一部を除去することで、質量体ＭＳと第２の半導体層ＳＬ２との間に隙間ＧＰ１を形成することができる。このように絶縁層ＩＬ１の厚みを制御することで隙間ＧＰ１の寸法を容易に制御することができる。

また貫通孔ＴＨの壁面に絶縁層ＩＬ２が形成されているため、貫通孔ＴＨ内に形成される貫通配線ＨＩと第２の半導体層ＳＬ２との電気的接続を防止することができる。

また特開平６−４２９８３号公報にはコンタクトポールをコンタクトホールに嵌め込む構成が開示されているが、この構成ではコンタクポールが折れやすい。またコンタクトポールを折れ難くするためにはコンタクトポールを太くする必要があるが、その場合、コンタクトポールとコンタクトホールとの占有面積が大きくなり、チップシュリンクが困難となる。またコンタクトポールをコンタクトホールに嵌め込む際に厳密な位置合せが必要となる。またコンタクトポールとコンタクトホールとの間に隙間が生じてコンタクトポールが腐食しやすい。またコンタクトホールとコンタクトポールとの長さ調整が難しい。

これに対して本実施の形態の加速度センサでは、貫通配線ＨＩが絶縁層ＩＬ２上に蒸着により密着して形成されるため、貫通配線ＨＩと絶縁層ＩＬ２との間に隙間は生じない。このため、貫通配線ＨＩが貫通孔ＴＨ内で腐食したり、折れたりすることを防止することができる。また貫通配線ＨＩの折れを防止できるため、貫通配線ＨＩを太くする必要がなく、チップシュリンクが容易である。また貫通孔ＴＨは電極ＣＥ１、ＣＥ２、ＣＥ３の各々に達するように形成されればよいため、厳密な位置合せは不要である。さらに貫通配線ＨＩが貫通孔ＴＨ内に蒸着により形成されるため、貫通配線ＨＩの長さ調整は不要である。

（実施の形態２）
図１７は、本発明の実施の形態２における加速度センサに蓋体を取付けた状態の構成を概略的に示す断面図である。また図１８は、図１７に示す蓋体を取付けた状態でパッケージ内に収納した様子を概略的に示す断面図である。

図１７および図１８を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、蓋体の形状および蓋体の取り付け方について異なっている。本実施の形態においては、蓋体ＬＢは第１の半導体層ＳＬ１にスペーサを介さないで直接接続されている。また蓋体ＬＢは、可動部である質量体ＭＳと対向する側の表面に凹部ＣＣを有している。これにより、蓋体ＬＢと質量体ＭＳとの間に隙間ＧＰ２が生じている。このため、質量体ＭＳの移動に蓋体ＬＢが干渉することは防止される。

なお、本実施の形態のこれ以外の構成および製造方法は上述した実施の形態１の構成および製造方法とほぼ同じであるため同一の要素については同一の符号を付し、それらの説明を省略する。

（実施の形態３）
図１９は、本発明の実施の形態３における加速度センサに蓋体を取付けた状態の構成を概略的に示す断面図である。また図２０は、図１９に示す蓋体を取付けた状態でパッケージ内に収納した様子を概略的に示す断面図である。

図１９および図２０を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、加速度センサ素子の形状および蓋体の取り付け方について異なっている。本実施の形態においては、蓋体ＬＢは第１の半導体層ＳＬ１にスペーサを介さないで直接接続されている。また加速度センサ素子の枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々の蓋体ＬＢ側の表面に対して質量体ＭＳ、可動電極ＭＥ、固定電極ＦＥ１、ＦＥ２および梁部ＢＭの各々の蓋体ＬＢ側の表面は蓋体ＬＢとは反対側に退行している。これにより、蓋体ＬＢと質量体ＭＳとの間に隙間ＧＰ２が生じている。このため、質量体ＭＳの移動に蓋体ＬＢが干渉することは防止される。

なお、本実施の形態のこれ以外の構成は上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。

次に、本実施の形態の加速度センサの製造方法について説明する。
図２１〜図２６は、本発明の実施の形態３における加速度センサの製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図６および図７に示す実施の形態１の工程と同様の工程を経る。この後、図２１を参照して、第１の半導体層ＳＬ１の第２の半導体層ＳＬ２側とは反対側の表面上にフォトレジストＰＲ３が塗布された後、通常の写真製版技術により露光・現像される。これによりレジストパターンＰＲ３が形成される。

図２２を参照して、レジストパターンＰＲ３をマスクとして第１の半導体層ＳＬ１の表面にエッチングが施される。これにより、第１の半導体層ＳＬ１の表面に凹部が形成される。この凹部は、後工程で質量体ＭＳ、可動電極ＭＥ、固定電極ＦＥ１、ＦＥ２および梁部ＢＭの各々を形成する領域に形成される。この後、フォトレジストＰＲ３は、たとえばアッシングなどにより除去される。

図２３を参照して、第１の半導体層ＳＬ１の第２の半導体層ＳＬ２側とは反対側の表面上にフォトレジストＰＲ１が塗布された後、通常の写真製版技術により露光・現像される。これによりレジストパターンＰＲ１が形成される。

図２４を参照して、レジストパターンＰＲ１をマスクとして第１の半導体層ＳＬ１にエッチングが施される。このエッチングは、絶縁層ＩＬ１の表面が露出するまで行なわれる。これにより、第１の半導体層ＳＬ１がパターニングされ、図１９および図２０に示すように質量体ＭＳ、固定電極ＦＥ１、ＦＥ２、支持部ＳＰ１、ＳＰ２、ＳＰ３、梁部ＢＭ、枠部ＦＲなどが第１の半導体層ＳＬ１から形成される。また枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々の蓋体取付側の表面に対して質量体ＭＳ、可動電極ＭＥ、固定電極ＦＥ１、ＦＥ２および梁部ＢＭの各々の蓋体取付側の表面は蓋体取付側とは反対側に退行する。この後、レジストパターンＰＲ１がアッシングなどにより除去される。

図２５を参照して、絶縁層ＩＬ１を所定量除去するために、等方性のウエットエッチングが行なわれる。このエッチングにより、幅の細い絶縁層ＩＬ１の部分が除去され、図４に示されるように支持部ＳＰ１、ＳＰ２、ＳＰ３および枠部ＦＲの絶縁層ＩＬ１の部分の絶縁層ＩＬ１のみが残される。これにより質量体ＭＳが梁部ＢＭにより支持部ＳＰ１に支持されることとなり、第２の半導体層ＳＬ２から浮いて中空に保持される。

この後、本実施の形態の製造方法は、図１１〜図１４および図３に示す実施の形態１と同様の工程を経る。これにより、貫通孔ＴＨ、貫通配線ＨＩおよびパッドＢＰが形成される。

図２６を参照して、枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々の蓋体ＬＢ側の表面に蓋体ＬＢが取付けられる。この際、枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々の表面に対して質量体ＭＳ、固定電極ＦＥ１、ＦＥ２および梁部ＢＭの各々の表面が蓋体ＬＢ側とは反対側に退行しているため、蓋体ＬＢと質量体ＭＳなどとの間には隙間ＧＰ２が生じる。これにより、図１９に示す本実施の形態の加速度センサが製造され、この加速度センサがパッケージＰＫ内に収納されて図２０に示す構成が得られる。

本実施の形態によれば、実施の形態１と同様の作用効果が得られる。
（実施の形態４）
上記の実施の形態１〜３においては、たとえばＳＯＩ基板のように第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とが絶縁層ＩＬ１を挟んで貼り合わされてなる基板が形成された後に加速度センサ素子と制御素子とが形成される場合について説明した。

これに対して本実施の形態では、図２７に示すように第１の半導体層ＳＬ１に加速度センサ素子が形成され、第２の半導体層ＳＬ２に制御素子ＥＤおよび貫通孔ＴＨが形成された後に、第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とが絶縁層ＩＬ１を挟んで貼り合わされる。この場合、貫通孔ＴＨの壁面を覆う絶縁層ＩＬ２は貼り合せ前に形成されていてもよく、貼り合せ後に形成されてもよい。また貫通孔ＴＨは貼り合せ後に形成されてもよい。また貫通配線ＨＩは貼り合せ後に形成される。また蓋体ＬＢは第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とを貼り合せる前に第１の半導体層ＳＬ１に取付けられてもよく、また第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とを貼り合せた後に第１の半導体層ＳＬ１に取付けられてもよい。

また図２７においては実施の形態１の構成に本実施の形態の製造方法を適用した場合について示したが、本実施の形態の製造方法は実施の形態２および３のいずれの構成も適用可能である。

（実施の形態５）
上記の実施の形態１〜４においては、第２の半導体層ＳＬ２に貫通孔ＴＨを設けた場合について説明したが、貫通孔は蓋体に形成されてもよい。以下、その構成について説明する。

図２８は、本発明の実施の形態５における加速度センサの構成を示す概略断面図である。図２８を参照して、本実施の形態の構成は、図１６に示す実施の形態１の構成と比較して、貫通孔ＴＨが第２の半導体層ＳＬ２ではなく蓋体ＬＢに形成されている点において異なっている。貫通孔ＴＨは、蓋体ＬＢおよびスペーサＳＰを貫通して電極ＣＥ１、ＣＥ２、ＣＥ３の各々に達するように形成されている。この貫通孔ＴＨの壁面および電極ＣＥ１、ＣＥ２、ＣＥ３の各々の表面に蒸着されて密着するように貫通配線ＨＩが形成されている。

加速度センサ素子および制御素子ＥＤがパッケージＰＫ内に配置されている。この状態で、貫通配線ＨＩは、パッケージＰＫに形成された配線ＣＬに接している。この配線ＣＬと加速度センサの第２の半導体層ＳＬ２の表面に形成されたパッド（図示せず）とはワイヤボンディングのワイヤＢＷにより電気的に接続されている。つまり、加速度センサ素子の容量Ｃ１、Ｃ２は、貫通配線ＨＩ、配線ＣＬ、ワイヤＢＷ、パッドなどを介して制御素子ＥＤに電気的に接続されている。また第２の半導体層ＳＬ２の表面に形成された他のパッドはパッケージＰＫに形成された配線（図示せず）にワイヤボンディングのワイヤＢＷにより電気的に接続されている。

また加速度センサとパッケージＰＫとの間には絶縁性のパッドＰＤが設けられていてもよい。

なお、本実施の形態の上記以外の構成については実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。

また図１８に示す実施の形態２の構成も図２９に示すように第２の半導体層ＳＬ２ではなく蓋体ＬＢに貫通孔ＴＨが設けられていてもよく、図２０に示す実施の形態３の構成も図３０に示すように第２の半導体層ＳＬ２ではなく蓋体ＬＢに貫通孔ＴＨが設けられていてもよい。

図２９の構成が図１８の構成と異なる点および図３０の構成が図２０の構成と異なる点は、図２８の構成で説明した内容とほぼ同じであるため、その説明を省略する。

図２８〜図３０の構成のいずれにおいても、たとえばＳＯＩ基板のように第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とが絶縁層ＩＬ１を挟んで貼り合わされてなる基板が形成された後に、加速度センサ素子と制御素子とが形成されてもよい。

また、図３１に示すように第１の半導体層ＳＬ１に加速度センサ素子が形成され、第２の半導体層ＳＬ２に制御素子ＥＤが形成された後に、第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とが絶縁層ＩＬ１を挟んで貼り合わされてもよい。この場合、蓋体ＬＢは第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とを貼り合せる前に第１の半導体層ＳＬ１に取付けられてもよく、また第１の半導体層ＳＬ１と第２の半導体層ＳＬ２とを貼り合せた後に第１の半導体層ＳＬ１に取付けられてもよい。

なお図３１においては図２８に示す構成について示したが、図２９および図３０のいずれの構成にも同様の製造方法を適用することができる。

本実施の形態によれば、加速度センサ素子と制御素子ＥＤとを第１および第２の半導体層ＳＬ１、ＳＬ２の厚み方向に重ねているため、双方を互いに電気的に接続するための配線の長さを、加速度センサ素子と制御素子ＥＤとを横方向に並べた場合よりも短くすることができる。具体的には、貫通孔ＴＨ内に形成された貫通配線ＨＩ、配線ＣＬ、ワイヤＢＷにより加速度センサ素子と制御素子ＥＤとが電気的に接続されている。よって、その配線部分に余分な静電容量が生じることを抑制でき、検出精度の向上を図ることができる。これにより製品要求を満たす検出精度を得ることが容易となるため、この点においても小型化が容易となる。

また上記以外にも実施の形態１と同様の作用効果を得ることができる。
（実施の形態６）
上記の実施の形態１〜３においては、加速度センサに蓋体ＬＢを取付けた状態でパッケージＰＫに収納した構成について説明したが、加速度センサに蓋体が取付けられない状態で加速度センサがパッケージ内に収納されてもよい。以下、その構成について説明する。

たとえば図３２に示すように、図１６の構成から蓋体ＬＢが省略されて、スペーサＳＰがパッケージＰＫに直接接続されてもよい。この場合、スペーサＳＰが配置されることにより、第２の半導体層ＳＬ２とパッケージＰＫとの間に隙間ＧＰ２が形成されるため、質量体ＭＳの移動に蓋体ＬＢが干渉することは防止される。

また図３３に示すように、図１８の構成から蓋体ＬＢが省略されて、枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々がパッケージＰＫに直接接続されてもよい。この場合、パッケージＰＫは、可動部である質量体ＭＳと対向する側の表面に凹部ＣＣを有している。これにより、パッケージＰＫと質量体ＭＳとの間に隙間ＧＰ２が形成されるため、質量体ＭＳの移動に蓋体ＬＢが干渉することは防止される。

また図３４に示すように、図２０の構成から蓋体ＬＢが省略されて、枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々がパッケージＰＫに直接接続されてもよい。この場合、枠部ＦＲおよび支持部ＳＰ１、ＳＰ２、ＳＰ３の各々の蓋体ＬＢ側の表面に対して質量体ＭＳ、固定電極ＦＥ１、ＦＥ２および梁部ＢＭの各々の蓋体ＬＢ側の表面は蓋体ＬＢとは反対側に退行している。これにより、蓋体ＬＢと質量体ＭＳとの間に隙間ＧＰ２が形成されるため、質量体ＭＳの移動に蓋体ＬＢが干渉することは防止される。

なお、図３２〜図３４の各々の上記以外の構成は図１６、図１８、図２０の各々の構成とほぼ同じであるため同一の要素については同一の符号を付し、それらの説明を省略する。

本発明の加速度センサは、たとえばカーナビゲーション、傾斜計、産業機器の振動計測、液晶プロジェクタなどに用いられる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、加速度センサ素子および制御素子を有する加速度センサおよびその製造方法に特に有利に適用され得る。

本発明の実施の形態１における加速度センサの構成を概略的に示す平面図であり、（ａ）は加速度センサ素子の構成を示し、（ｂ）は貫通孔とボンディングパッドの構成を示し、（ｃ）は（ａ）と（ｂ）とを平面的に重ね合わせた構成を示している。 図１のＩＩ−ＩＩ線に沿う概略断面図である。 図２のＩＩＩ部を拡大して示す部分断面図である。 図２のＩＶ−ＩＶ線で示す位置から絶縁層ＩＬ１および第１の半導体層ＳＬ１を見た平面図である。 図１〜図４に示した加速度センサにおける加速度センサ素子と制御素子との電気的接続の様子を示す図である。 本発明の実施の形態１における加速度センサの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における加速度センサの製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における加速度センサの製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における加速度センサの製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における加速度センサの製造方法の第５工程を示す概略断面図である。 図１０に続く製造方法の第６工程を示す、貫通孔部分を拡大して示す部分断面図である。 図１０に続く製造方法の第７工程を示す、貫通孔部分を拡大して示す部分断面図である。 図１０に続く製造方法の第８工程を示す、貫通孔部分を拡大して示す部分断面図である。 図１０に続く製造方法の第９工程を示す、貫通孔部分を拡大して示す部分断面図である。 本発明の実施の形態１における加速度センサに蓋体を取付けた状態の構成を概略的に示す断面図である。 図１５に示す蓋体を取付けた状態でパッケージ内に収納した様子を概略的に示す断面図である。 本発明の実施の形態２における加速度センサに蓋体を取付けた状態の構成を概略的に示す断面図である。 図１７に示す蓋体を取付けた状態でパッケージ内に収納した様子を概略的に示す断面図である。 本発明の実施の形態３における加速度センサに蓋体を取付けた状態の構成を概略的に示す断面図である。 図１９に示す蓋体を取付けた状態でパッケージ内に収納した様子を概略的に示す断面図である。 本発明の実施の形態３における加速度センサの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態３における加速度センサの製造方法の第２工程を示す概略断面図である。 本発明の実施の形態３における加速度センサの製造方法の第３工程を示す概略断面図である。 本発明の実施の形態３における加速度センサの製造方法の第４工程を示す概略断面図である。 本発明の実施の形態３における加速度センサの製造方法の第５工程を示す概略断面図である。 本発明の実施の形態３における加速度センサの製造方法の第６工程を示す概略断面図である。 図１５に示す構成において、加速度センサ素子と制御素子とを製造した後に第１の半導体層と第２の半導体層とを絶縁層を挟んで貼り合せる方法を説明するための断面図である。 図１６に示す構成において貫通孔を第２の半導体層に設けずに蓋体に設けた構成を概略的に示す断面図である。 図１８に示す構成において貫通孔を第２の半導体層に設けずに蓋体に設けた構成を概略的に示す断面図である。 図２０に示す構成において貫通孔を第２の半導体層に設けずに蓋体に設けた構成を概略的に示す断面図である。 図２８に示す構成において、加速度センサ素子と制御素子とを製造した後に第１の半導体層と第２の半導体層とを絶縁層を挟んで貼り合せる方法を説明するための断面図である。 図１６に示す構成から蓋体を省略した構成を概略的に示す断面図である。 図１８に示す構成から蓋体を省略した構成を概略的に示す断面図である。 図２０に示す構成から蓋体を省略した構成を概略的に示す断面図である。

符号の説明

ＢＭ 梁部、ＢＰ パッド、ＢＷ ワイヤ、ＣＣ 凹部、ＣＥ１，ＣＥ２，ＣＬ 配線、ＥＤ 制御素子、ＦＥ１，ＦＥ２ 固定電極、ＦＲ 枠部、ＧＰ１，ＧＰ２ 隙間、ＨＩ 貫通配線（導電層）、ＩＬ１，ＩＬ２ 絶縁層、ＬＢ 蓋体、ＭＥ 可動電極、ＭＳ 質量体、ＰＤ パッド、ＰＫ パッケージ、ＰＲ１，ＰＲ２，ＰＲ３ レジストパターン、ＳＬ１ 第１の半導体層、ＳＬ２ 第２の半導体層、ＳＰ スペーサ、ＳＰ１，ＳＰ２ 支持部、ＴＨ 貫通孔。

Claims (9)

1. 第１の半導体層と、
   前記第１の半導体層上に形成された第１の絶縁層と、
   前記第１の絶縁層上に形成された第２の半導体層と、
   前記第１の半導体層に形成された加速度センサ素子と、
   前記第２の半導体層に形成された、前記加速度センサ素子を制御するための制御素子とを備え、
   前記加速度センサ素子と前記制御素子とを電気的に接続するための貫通孔が前記第２の半導体層に形成されており、さらに
   前記貫通孔の壁面を覆うように形成された第２の絶縁層と、
   前記加速度センサ素子と前記制御素子とを電気的に接続するために前記貫通孔内に形成された導電層とを備えた、加速度センサ。
2. 前記加速度センサ素子を覆うように形成された蓋体をさらに備えた、請求項１に記載の加速度センサ。
3. 第１の半導体層と、
   前記第１の半導体層上に形成された絶縁層と、
   前記絶縁層上に形成された第２の半導体層と、
   前記第１の半導体層に形成され、かつ電極を有する加速度センサ素子と、
   前記第２の半導体層に形成された、前記加速度センサ素子を制御するための制御素子と、
   前記加速度センサ素子を覆うように形成された蓋体とを備え、
   前記加速度センサ素子の前記電極に達する貫通孔が前記蓋体に形成されており、さらに
   前記加速度センサ素子と電気的に接続するために前記貫通孔内に形成された導電層とを備えた、加速度センサ。
4. 前記加速度センサ素子が形成された前記第１の半導体層と前記蓋体との間に配置されたスペーサをさらに備えた、請求項２または３に記載の加速度センサ。
5. 前記蓋体の前記加速度センサ素子側の表面に凹部が設けられている、請求項２または３に記載の加速度センサ。
6. 前記加速度センサ素子は、支持部と、前記支持部に対して移動可能な質量体とを含み、
   前記支持部の前記蓋体側の表面に対して前記質量体の前記蓋体側の表面は前記蓋体とは反対側に退行している、請求項２または３に記載の加速度センサ。
7. 前記加速度センサ素子および前記制御素子を内部に収納し、かつ配線を有するパッケージをさらに備え、
   前記加速度センサ素子および前記制御素子は前記配線に電気的に接続されている、請求項１〜６のいずれかに記載の加速度センサ。
8. 第１の半導体層と第２の半導体層とを第１の絶縁層を挟んで貼り合せてなる基板を準備する工程と、
   前記第２の半導体層に制御素子を形成する工程と、
   前記第１の半導体層に前記制御素子により制御される加速度センサ素子を形成する工程と、
   前記加速度センサ素子と前記制御素子とを電気的に接続するための貫通孔を前記第２の半導体層に形成する工程と、
   前記貫通孔の壁面を覆うように第２の絶縁層を形成する工程と、
   前記加速度センサ素子と前記制御素子とを電気的に接続するための導電層を前記貫通孔内に形成する工程とを備えた、加速度センサの製造方法。
9. 第１の半導体層に加速度センサ素子を形成する工程と、
   第２の半導体層に前記加速度センサ素子を制御するための制御素子を形成し、前記第２の半導体層を貫通する貫通孔を形成する工程と、
   前記加速度センサ素子が形成された前記第１の半導体層と前記制御素子が形成された前記第２の半導体層とを第１の絶縁層を挟んで貼り合せる工程と、
   前記貫通孔の壁面を覆うように第２の絶縁層を形成する工程と、
   前記加速度センサ素子と前記制御素子とを電気的に接続するための導電層を前記貫通孔内に形成する工程とを備えた、加速度センサの製造方法。

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