JP2009068893A - 半導体装置 - Google Patents

Abstract

【課題】小型化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置５０は、ＭＥＭＳ技術を用いて形成されたシリコンからなるセンサ素子１０と、センサ素子１０を収納するパッケージ２０とを備えている。そして、センサ素子１０は、枠体部１１と、枠体部１１の内側に配置される重り部１２と、重り部１２を枠体部１１に揺動可能に支持する撓み部１３とを含んでいる。また、重り部１２の上面領域１ｄおよび枠体部１１の上面領域１ｅには、センサ素子１０と電気的に接続される集積回路１５（１５ａ、１５ｂ）が形成されている。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、センサ素子を備えた半導体装置に関する。

従来、加速度を検出する加速度センサ素子（センサ素子）を備えた半導体装置が知られている（たとえば、特許文献１参照）。

上記特許文献１には、加速度センサ素子とＩＣチップとが同じ保護ケース（パッケージ）内に収納された加速度センサ（半導体装置）が記載されている。この加速度センサでは、ＩＣチップは、加速度センサ素子の上面上に実装された状態で、保護ケース（パッケージ）内に収納されている。また、加速度センサ素子は、加速度に比例した直流電圧信号を出力する機能を有している。一方、ＩＣチップは、加速度センサ素子から出力された直流電圧信号を増幅して出力する機能を有している。なお、ＩＣチップと加速度センサ素子とは、ボンディングワイヤを介して、互いに電気的に接続されている。

このように、上記特許文献１に記載された従来の加速度センサでは、加速度センサ素子とともに、ＩＣチップも保護ケース内に収納されているので、加速度センサ素子から出力された直流電圧信号をＩＣチップで増幅して出力することが可能となる。

特開２００５−１２７７４５号公報

しかしながら、上記特許文献１に記載された従来の半導体装置では、加速度センサ素子とＩＣチップとが同じ保護ケース内に収納されることによって、保護ケースのサイズが大きくなるという不都合がある。これにより、加速度センサ（半導体装置）の小型化を図ることが困難になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、小型化を図ることが可能な半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、半導体プロセス技術を利用して形成されたシリコンからなるセンサ素子と、センサ素子を収納するパッケージとを備えている。そして、センサ素子は、支持枠と、支持枠の内側に配置される構造体と、構造体を支持枠に揺動可能に支持する梁部とを含み、少なくとも構造体の上面領域の一部には、センサ素子と電気的に接続される集積回路部が形成されている。

この一の局面による半導体装置では、上記のように、少なくとも構造体の上面領域の一部に、センサ素子と電気的に接続される集積回路部を形成することによって、この集積回路部でセンサ素子からの電気信号を処理して外部に出力することができる。すなわち、上記のように構成することによって、センサ素子からの電気信号を処理するＩＣチップなどをパッケージ内に設けることなく、センサ素子からの電気信号を処理して外部に出力することができる。これにより、ＩＣチップなどをパッケージ内に設けない構成にすることによって、ＩＣチップなどの収納スペースをパッケージ内に確保する必要がなくなるので、その分、半導体装置の小型化を図ることができる。

また、一の局面による半導体装置では、上記のように、センサ素子の支持枠の内側に配置される構造体の上面領域に集積回路部を形成することによって、集積回路部を形成するための領域を支持枠の外側に別途設ける場合と異なり、センサ素子に集積回路部を形成したとしても、センサ素子の平面積が大きくなるのを抑制することができる。このため、センサ素子の平面積が大きくなることに起因して、半導体装置の平面積が大きくなるという不都合が生じるのを抑制することができる。したがって、半導体装置の実装面積が大きくなるのを抑制することができるとともに、これによっても、半導体装置の小型化を図ることができる。

上記一の局面による半導体装置において、好ましくは、センサ素子の梁部にピエゾ抵抗素子が形成されることによって、センサ素子が、構造体の変位量に応じて加速度を検出するピエゾ抵抗型の加速度センサ素子に構成されている。このように構成すれば、小型化を図ることが可能なピエゾ抵抗型の加速度センサ（半導体装置）を容易に得ることができる。

上記一の局面による半導体装置において、構造体は、梁部を介して支持枠に支持される直方体状の第１構造体と、第１構造体に一体的に連結される直方体状の複数の第２構造体とを含み、集積回路部は、複数の第２構造体の少なくとも１つの上面領域に形成されていてもよい。

この場合において、好ましくは、集積回路部は、第１構造体の上面領域および複数の第２構造体の上面領域の各々に形成されている。このように構成すれば、集積回路部の形成領域を容易に確保することができるので、所定の機能を有する集積回路部を容易に形成することができる。

上記第２構造体を備える構成において、好ましくは、支持枠の上面領域には、電極端子部が設けられているとともに、複数の第２構造体の一部と支持枠とは、連結部によって連結されており、連結部は、支持枠の電極端子部と集積回路部とを電気的に接続するための接続経路として機能するように構成されている。このように構成すれば、集積回路部と支持枠の電極端子部とを容易に電気的に接続することができるので、集積回路部によって処理されたセンサ素子からの電気信号を電極端子部を介して容易に外部に出力することができる。これにより、容易に、ＩＣチップなどをパッケージ内に設けない構成にすることができるので、容易に、半導体装置を小型化することができる。

上記一の局面による半導体装置において、好ましくは、集積回路部は、構造体の上面領域に加えて、支持枠の上面領域にも形成されている。このように構成すれば、集積回路部の形成領域をより容易に確保することができるので、所定の機能を有する集積回路部をより容易に形成することができる。

上記一の局面による半導体装置において、集積回路部は、構造体の動きに基づいて検出される電気的な検出信号を増幅および補正して、物理量に比例した電圧として出力する機能を有するように構成されていてもよい。

以上のように、本発明によれば、小型化を図ることが可能な半導体装置を容易に得ることができる。

以下、本発明を具体化した実施形態を図面に基づいて詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の平面図である。図２は、本発明の第１実施形態による半導体装置を簡略化して示した断面図である。図３は、本発明の第１実施形態による半導体装置の分解斜視図である。図４〜図６は、本発明の第１実施形態による半導体装置の構造を説明するための図である。まず、図１〜図６を参照して、本発明の第１実施形態による半導体装置５０の構造について説明する。なお、図３ではボンディングワイヤなどの記載は省略している。

第１実施形態による半導体装置５０は、図１〜図３に示すように、センサ素子１０と、このセンサ素子１０を収納するパッケージ２０とを備えている。

センサ素子１０は、図５および図６に示すように、支持基板１ａ上に絶縁層１ｂおよびシリコン層１ｃが順次積層されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１を、半導体プロセス技術を応用した微細加工技術（ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術）を用いて加工することにより形成されている。なお、支持基板１ａは、たとえば、シリコン基板から構成されており、絶縁層１ｂは、たとえば、酸化シリコン（ＳｉＯ₂）から構成されている。

また、センサ素子１０は、３軸方向の加速度を検出可能なピエゾ抵抗型の加速度センサ素子に構成されている。具体的には、センサ素子１０は、図４〜図６に示すように、枠体部１１と、枠体部１１の内側に配置される重り部１２と、重り部１２の四方から所定の方向に延びるとともに、重り部１２を枠体部１１に揺動自在に支持する４つの撓み部１３とを備えている。なお、枠体部１１は、本発明の「支持枠」の一例であり、重り部１２は、本発明の「構造体」の一例である。また、撓み部１３は、本発明の「支持部」の一例である。

センサ素子１０の枠体部１１は、図４に示すように、平面的に見て、略矩形枠状に形成されており、中央部に略四角形状の開口部１１ａを有している。なお、枠体部１１は、図５に示すように、支持基板１ａ、絶縁層１ｂおよびシリコン層１ｃから構成されている。

また、センサ素子１０の重り部１２は、図４に示すように、枠体部１１の内側の開口部１１ａに配置されている。この重り部１２は、図４〜図６に示すように、４つの撓み部１３を介して枠体部１１に支持された直方体状のコア部１２ａ（図６参照）と、平面的に見て、コア部１２ａの四隅の各々に一体的に連結された直方体状の４つの付随部１２ｂ（図４および図５参照）とを含んでいる。また、付随部１２ｂの各々と枠体部１１および撓み部１３との間には、隙間が設けられている。この隙間は、加速度を受けて重り部１２が揺動した際に、付随部１２ｂが枠体部１１や撓み部１３と接触しない程度の大きさに構成されている。なお、コア部１２ａは、本発明の「第１構造体」の一例であり、付随部１２ｂは、本発明の「第２構造体」の一例である。また、重り部１２は、枠体部１１と同様、支持基板１ａ、絶縁層１ｂおよびシリコン層１ｃから構成されている。

また、４つの撓み部１３の各々は、ＳＯＩ基板１のシリコン層１ｃから構成されており、短冊状に形成されている。このため、図６に示すように、撓み部１３は、枠体部１１よりも厚みが小さくなっており、変形し易くなっている。また、撓み部１３の各々は、図４に示すように、一方端部が枠体部１１の内側面に一体的に連結されており、他方端部が重り部１２（コア部１２ａ）の内側面に一体的に連結されている。なお、４つの撓み部１３は、図４に示すように、Ｘ軸方向に延びるとともにコア部１２ａを挟む２つ１組の撓み部１３と、Ｙ軸方向に延びるとともにコア部１２ａを挟む２つ１組の撓み部１３とに分けられる。

また、４つの撓み部１３の各々の表面には、複数のピエゾ抵抗素子１４が形成されている。このピエゾ抵抗素子１４は、外力（応力）が加わると抵抗値が変化する素子であり、加速度を受けて重り部１２が揺動した際の撓み部１３の変位を抵抗値の変化として検出する。すなわち、ピエゾ抵抗型の加速度センサ素子であるセンサ素子１０では、加速度が加わるとその加速度によって重り部１２が揺動し、重り部１２を支持している撓み部１３が変形する。そして、撓み部１３が変形することによって、撓み部１３に形成されているピエゾ抵抗素子１４に応力が加わり、ピエゾ抵抗素子１４の抵抗値が変化する。この抵抗値の変化を電気信号として検出することにより、半導体装置５０に加わった加速度が検出される。

なお、上記した枠体部１１、重り部１２および撓み部１３は、ＳＯＩ基板１を加工することによって一体的に形成されている。

ここで、第１実施形態では、重り部１２の上面領域１ｄおよび枠体部１１の上面領域１ｅに、集積回路１５が形成されている。すなわち、コア部１２ａのシリコン層１ｃおよび４つの付随部１２ｂの各々のシリコン層１ｃに集積回路１５（１５ａ）が作り込まれているとともに、枠体部１１のシリコン層１ｃの所定領域にも集積回路１５（１５ｂ）が作り込まれている。この集積回路１５は、トランジスタなどの複数の回路素子から構成されている。なお、集積回路１５は、本発明の「集積回路部」の一例である。

また、第１実施形態では、集積回路１５は、センサ素子１０と電気的に接続されている。具体的には、集積回路１５は、ホイートストン・ブリッジ回路に構成されたピエゾ抵抗素子１４と図示しない配線層を介して電気的に接続されている。なお、ホイートストン・ブリッジ回路は、複数のピエゾ抵抗素子１４を、図示しない配線層を介して電気的に接続することにより構成することができる。また、集積回路１５は、センサ素子１０によって検出された電気信号を増幅・補正するとともに、加速度に比例した電圧として電気信号を外部に出力する機能を有するように構成されている。

また、第１実施形態では、枠体部１１上の所定領域に複数のパッド電極１６が形成されており、図示しない配線層を介して、集積回路１５と電気的に接続されている。このパッド電極１６は、集積回路１５によって増幅・補正された電機信号を外部に出力するための電極端子としての機能を有している。なお、上記した配線層（図示せず）は、所定の配線パターンを有しており、撓み部１３のシリコン層１ｃおよび枠体部１１のシリコン層１ｃなどに設けられている。なお、パッド電極１６は、本発明の「電極端子部」の一例である。

また、センサ素子１０を収納するパッケージ２０は、図２および図３に示すように、下部容器２１と上部蓋２２とから構成されている。下部容器２１は、たとえば、積層構造を有するセラミックス製の容器から構成されており、センサ素子１０を収納するためのキャビティ（空間部）２１ａを有している。また、下部容器２１の側壁のキャビティ２１ａ側には、下部容器２１の上面（上部蓋２２が接着される面）よりも低い段差面２３が形成されている。この段差面２３には、後述するボンディングワイヤ３０（図１および図２参照）を介して、センサ素子１０のパッド電極１６と電気的に接続されるパッド電極２４が形成されている。

一方、下部容器２１の下面には、図２に示すように、図示しない実装基板などにおける配線層と電気的に接続される電極端子２５が形成されている。なお、電極端子２５と上記したパッド電極２４とは、下部容器２１内部に形成された配線部２６を介して、互いに電気的に接続されている。

また、センサ素子１０は、下部容器２１のキャビティ２１ａの底面２７における中央部の領域に接着層２８を介して固着されている。また、下部容器２１のキャビティ２１ａの底面２７とセンサ素子１０との間には、接着層２８によって、約５０μｍ〜約１００μｍの高さを有する隙間部２９が形成されている。この隙間部２９は、センサ素子１０の重り部１２の動き代を確保するために設けられている。また、下部容器２１のキャビティ２１ａ内に収納されたセンサ素子１０におけるパッド電極１６（図１参照）は、ボンディングワイヤ３０を介して、下部容器２１のパッド電極２４と電気的に接続されている。なお、ボンディングワイヤ３０は、たとえば、Ａｕ（金）やＡｌ（アルミニウム）などの金属細線から構成されている。

また、下部容器２１のキャビティ２１ａは、上部蓋２２によって封止されている。この上部蓋２２は、エポキシ樹脂などの熱硬化性樹脂からなる接着層３１によって、下部容器２１のキャビティ２１ａを密閉するように下部容器２１の上面に固着されている。なお、上部蓋２２は、たとえば、４２アロイ合金やステンレスなどから構成されている。また、密閉されたパッケージ２０の内部は、たとえば窒素ガスやドライエアでパージされている。

第１実施形態では、上記のように、重り部１２の上面領域１ｄ（シリコン層１ｃ）に、それぞれ、センサ素子１０と電気的に接続される集積回路１５（１５ａ）を形成することによって、この集積回路１５でセンサ素子１０からの電気信号を処理して外部に出力することができる。すなわち、上記のように構成することによって、センサ素子１０からの電気信号を処理するＩＣチップなどをパッケージ２０内に設けることなく、センサ素子１０からの電気信号を処理して外部に出力することができる。これにより、ＩＣチップなどをパッケージ２０内に設けない構成にすることによって、ＩＣチップなどの収納スペースをパッケージ２０内に確保する必要がなくなるので、その分、半導体装置５０の小型化を図ることができる。

また、第１実施形態では、上記のように、センサ素子１０の枠体部１１の内側に配置される重り部１２の上面領域１ｄ（シリコン層１ｃ）に集積回路１５（１５ａ）を形成することによって、センサ素子１０に集積回路１５（１５ａ）を形成したとしても、センサ素子１０の平面積が大きくなるのを抑制することができる。このため、センサ素子１０の平面積が大きくなることに起因して、半導体装置５０の平面積が大きくなるという不都合が生じるのを抑制することができるので、半導体装置５０の実装面積が大きくなるのを抑制することができるとともに、これによっても、半導体装置５０の小型化を図ることができる。

また、第１実施形態では、上記のように、重り部１２の上面領域１ｄに加えて、枠体部１１の上面領域１ｅにも集積回路１５（１５ｂ）を形成することによって、集積回路１５の形成領域をより容易に確保することができるので、センサ素子１０からの電気的な検出信号を増幅および補正して、加速度に比例した電圧として出力する機能を有する集積回路１５をより容易に形成することができる。なお、集積回路１５ｂによっても、集積回路１５ａと同様、センサ素子１０からの電気信号を処理して外部に出力することができる。

図７〜図１０は、本発明の第１実施形態による半導体装置のセンサ素子の製造方法を説明するための図である。なお、図９および図１０は、図８の８０−８０線に沿った断面に対応する断面を示している。次に、図１、図５および図７〜図１０を参照して、第１実施形態による半導体装置５０のセンサ素子１０の製造方法について説明する。

まず、図７に示すように、シリコン基板からなる支持基板１ａの上面上に、ＳｉＯ₂からなる絶縁層１ｂおよびシリコン層１ｃを順次積層することによって、ＳＯＩ基板１を形成する。

次に、図８に示すように、ＳＯＩ基板１の上面（シリコン層１ｃ）に、集積回路１５、ピエゾ抵抗素子１４、パッド電極１６および配線層（図示せず）をそれぞれ形成する。具体的には、シリコン層１ｃに、フォトリソグラフィ技術、エッチング技術および不純物拡散技術などを用いてトランジスタなどの複数の回路素子を作り込むことにより、重り部１２（図１参照）に対応する領域および枠体部１１（図１参照）に対応する所定領域に集積回路１５を形成する。また、フォトリソグラフィ技術および不純物拡散技術などを用いて、撓み部１３に対応する所定領域にピエゾ抵抗素子１４を形成するとともに、ホイートストン・ブリッジ回路を構成するための配線層（図示せず）を形成する。また、蒸着法などを用いて、枠体部１１に対応する所定領域にパッド電極１６を形成する。さらに、不純物拡散技術などを用いて、集積回路１５とピエゾ抵抗素子１４とを電気的に接続する配線層（図示せず）および集積回路１５とパッド電極１６とを電気的に接続する配線層（図示せず）などを形成する。

次に、集積回路１５、ピエゾ抵抗素子１４および配線層（図示せず）などを保護した後、図９に示すように、ＳＯＩ基板１の上面側から絶縁層１ｂに達する深さまで、絶縁層１ｂをエッチングストップ層としてエッチングすることにより、シリコン層１ｃの所定領域を除去する。これにより、ＳＯＩ基板１におけるシリコン層１ｃがパターニングされて、枠体部１１（図５参照）に対応する部位、撓み部１３（図５参照）に対応する部位および重り部１２（図５参照）に対応する部位が残る。なお、上記したパターニングは、たとえば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いたドライエッチングにより行うことができる。その際、エッチング条件としては、絶縁層１ｂがエッチングストップ層として機能するような条件に設定する。

続いて、図１０に示すように、ＳＯＩ基板１の下面側から絶縁層１ｂに達する深さまで、絶縁層１ｂをエッチングストップ層としてエッチングすることにより、シリコン層１ｃの所定領域を除去する。これにより、ＳＯＩ基板１における支持基板１ａがパターニングされて、枠体部１１（図５参照）に対応する部位および重り部１２（図５参照）に対応する部位が残る。なお、上記したパターニングは、たとえば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いたドライエッチングにより行うことができる。その際、エッチング条件としては、絶縁層１ｂがエッチングストップ層として機能するような条件に設定する。

最後に、ＳＯＩ基板１の絶縁層１ｂを、枠体部１１および重り部１２に対応する領域以外の領域をエッチングにより除去することにより、図５に示した形状を得る。このようにして、図１に示した本発明の第１実施形態による半導体装置５０のセンサ素子１０が形成される。

（第２実施形態）
図１１は、本発明の第２実施形態による半導体装置の平面図である。図１２は、本発明の第２実施形態による半導体装置のセンサ素子の全体斜視図である。図１３は、本発明の第２実施形態による半導体装置のセンサ素子の平面図である。次に、図１１〜図１３を参照して、本発明の第２実施形態による半導体装置１００の構造について説明する。

この第２実施形態による半導体装置１００では、図１１〜図１３に示すように、センサ素子１１０の重り部１２（付随部１２ｂ）の一部が連結部１１１を介して、センサ素子１１０の枠体部１１と連結されている。具体的には、４つの付随部１２ｂのうちの１つの付随部１２ｂの角部が、連結部１１１によって、枠体部１１の内側面と一体的に連結されている。この連結部１１１は、シリコン層１ｃを含むように構成されている。

また、連結部１１１は、集積回路１５とパッド電極１６とを電気的に接続するための接続経路として機能するように構成されている。具体的には、重り部１２の上面領域１ｄには集積回路１５（１５ａ）が形成されているとともに、枠体部１１の所定領域および連結部１１１の所定領域には、所定の配線パターンを有する配線層１１２が形成されている。そして、この配線層１１２によって、集積回路１５とパッド電極１６とが電気的に接続されている。

また、上記した連結部１１１は、上記第１実施形態によるセンサ素子１１０の製造方法において、ＳＯＩ基板１のパターニングを変更することによって形成することができる。

なお、上記した第２実施形態の構成では、センサ素子１１０に連結部１１１を設けることによって重り部１２の所定方向への揺動動作が制限されるので、センサ素子１１０を、３軸方向以外の２軸方向または１軸方向の加速度を検出する加速度センサ素子として用いてもよい。この場合、パッド電極１６および２４の数を少なくすることができる。また、所定方向への揺動動作の制限された分だけ、集積回路１５によって補正することにより、３軸方向の加速度を検出する加速度センサ素子として用いることもできる。

第２実施形態による半導体装置１００のその他の構成は、上記第１実施形態と同様である。

第２実施形態では、上記のように、４つの付随部１２ｂのうちの１つの付随部１２ｂの角部を、連結部１１１により連結することによって、連結部１１１を、集積回路１５と枠体部１１のパッド電極１６とを電気的に接続するための接続経路として機能させることができる。このため、連結部１１１を介して、配線層１１２により、集積回路１５と枠体部１１のパッド電極１６とを容易に電気的に接続することができるので、集積回路１５によって処理されたセンサ素子１１０からの電気信号をパッド電極１６を介して容易に外部に出力することができる。これにより、容易に、ＩＣチップなどをパッケージ内に設けない構成にすることができるので、容易に、半導体装置１００を小型化することができる。

第２実施形態による半導体装置１００のその他の効果は、上記第１実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１および第２実施形態では、ピエゾ抵抗型の加速度センサ素子を備えた半導体装置に本発明を適用した例を示したが、本発明はこれに限らず、ピエゾ抵抗型以外の加速度センサ素子を備えた半導体装置に本発明を適用してもよい。

また、上記第１および第２実施形態では、重り部の上面領域のほぼ全面（コア部の上面領域および複数の付随部の上面領域の各々）に、集積回路を形成した例を示したが、本発明はこれに限らず、重り部の上面領域の一部に集積回路を形成するようにしてもよい。

また、上記第１および第２実施形態では、集積回路を、センサ素子によって検出された電気信号を増幅・補正するとともに、加速度に比例した電圧として電気信号を外部に出力する機能を有するように構成した例を示したが、本発明はこれに限らず、集積回路を、上記した機能とは異なる機能を有するように構成してもよい。また、集積回路を、上記した機能に加えて、他の機能を有するように構成してもよい。

また、上記第１実施形態では、集積回路を、重り部の上面領域に加えて、枠体部の上面領域にも形成した例を示したが、本発明はこれに限らず、枠体部の上面領域に集積回路を形成しない構成にしてもよい。

また、上記第１実施形態では、３軸方向の加速度を検出可能なセンサ素子を用いることによって、半導体装置を３軸加速度センサに構成した例を示したが、本発明はこれに限らず、３軸型方向以外の２軸方向または１軸方向の加速度を検出可能なセンサ素子を用いることによって、半導体装置を２軸加速度センサまたは１軸加速度センサに構成してもよい。

また、上記第２実施形態では、１つの付随部の一部が連結部によって枠体部と連結されたセンサ素子の構成について示したが、本発明はこれに限らず、センサ素子の重り部が揺動可能であれば、センサ素子の構成は、上記した構成以外の構成であってもよい。すなわち、たとえば、複数の付随部が連結部によって枠体部と連結された構成であってもよい。

本発明の第１実施形態による半導体装置の平面図である。 本発明の第１実施形態による半導体装置を簡略化して示した断面図である。 本発明の第１実施形態による半導体装置の分解斜視図である。 本発明の第１実施形態による半導体装置のセンサ素子の平面図である。 図４の６０−６０線に沿った断面図である。 図４の７０−７０線に沿った断面図である。 本発明の第１実施形態による半導体装置のセンサ素子の製造方法を説明するための断面図である。 本発明の第１実施形態による半導体装置のセンサ素子の製造方法を説明するための平面図である。 本発明の第１実施形態による半導体装置のセンサ素子の製造方法を説明するための断面図である。 本発明の第１実施形態による半導体装置のセンサ素子の製造方法を説明するための断面図である。 本発明の第２実施形態による半導体装置の平面図である。 本発明の第２実施形態による半導体装置のセンサ素子の全体斜視図である。 本発明の第２実施形態による半導体装置のセンサ素子の平面図である。

符号の説明

１ ＳＯＩ基板
１ａ 支持基板
１ｂ 絶縁層
１ｃ シリコン層
１ｄ、１ｅ 上面領域
１０、１１０ センサ素子
１１ 枠体部（支持枠）
１２ 重り部（構造体）
１２ａ コア部（第１構造体）
１２ｂ 付随部（第２構造体）
１３ 撓み部（梁部）
１４ ピエゾ抵抗素子
１５、１５ａ、１５ｂ 集積回路（集積回路部）
１６ パッド電極（電極端子部）
２０ パッケージ
２１ 下部容器
２１ａ キャビティ
２２ 上部蓋
３０ ボンディングワイヤ
５０、１００ 半導体装置
１１１ 連結部
１１２ 配線層

Claims (7)

1. 半導体プロセス技術を利用して形成されたシリコンからなるセンサ素子と、
   前記センサ素子を収納するパッケージとを備え、
   前記センサ素子は、支持枠と、前記支持枠の内側に配置される構造体と、前記構造体を前記支持枠に揺動可能に支持する梁部とを含み、
   少なくとも前記構造体の上面領域の一部には、前記センサ素子と電気的に接続される集積回路部が形成されていることを特徴とする、半導体装置。
2. 前記センサ素子の前記梁部に、ピエゾ抵抗素子が形成されることによって、前記センサ素子が、前記構造体の変位量に応じて加速度を検出するピエゾ抵抗型の加速度センサ素子に構成されていることを特徴とする、請求項１に記載の半導体装置。
3. 前記構造体は、前記梁部を介して前記支持枠に支持される直方体状の第１構造体と、前記第１構造体に一体的に連結される直方体状の複数の第２構造体とを含み、
   前記集積回路部は、前記複数の第２構造体の少なくとも１つの上面領域に形成されていることを特徴とする、請求項１または２に記載の半導体装置。
4. 前記集積回路部は、前記第１構造体の上面領域および前記複数の第２構造体の上面領域の各々に形成されていることを特徴とする、請求項３に記載の半導体装置。
5. 前記支持枠の上面領域には、電極端子部が設けられているとともに、前記複数の第２構造体の一部と前記支持枠とは、連結部によって連結されており、
   前記連結部は、前記支持枠の前記電極端子部と前記集積回路部とを電気的に接続するための接続経路として機能するように構成されていることを特徴とする、請求項３または４に記載の半導体装置。
6. 前記集積回路部は、前記構造体の上面領域に加えて、前記支持枠の上面領域にも形成されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記集積回路部は、前記構造体の動きに基づいて検出される電気的な検出信号を増幅および補正して、物理量に比例した電圧として出力する機能を有するように構成されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。

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