JP2006145410A

JP2006145410A - 物理量センサの実装構造

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Publication number: JP2006145410A
Application number: JP2004336898A
Authority: JP
Inventors: Hidekazu Furukubo; 英一古久保
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2004-11-22
Filing date: 2004-11-22
Publication date: 2006-06-08
Anticipated expiration: 2024-11-22
Also published as: JP4428210B2

Abstract

【課題】物理量を検知するセンサ素子と半導体素子とをパッケージ内に備えた物理量センサの実装構造において、センサ素子の保護キャップを特別に形成する必要をなくし、小型コンパクト化及び低コスト化を図る。
【解決手段】物理量を検知するセンサチップ３と、これに電気的に接続された半導体素子６とをパッケージ２内に備えた物理量センサの実装構造において、センサチップ３をパッケージ２内の凹部８に配置し、半導体素子６を凹部８に隣接する支持台１０に配置すると共に、過大な加速度によるセンサチップ３の可動部４１の過大変位を抑制できるように、センサチップ３の上方に、センサチップ３との間に空隙９をおいて半導体素子６を配置し小型化を得る。
【選択図】図１

Description

本発明は、物理的力学量を感知する例えば加速度センサやジャイロセンサのような物理量センサの実装構造に関する。

従来より、物理量センサとして自動車等に搭載され各種の車両の運動制御に利用される加速度センサがあり、一般に加速度センサとしては、静電容量型やピエゾ抵抗型の半導体センサ等が知られている。

従来の半導体加速度センサの実装構造を、図９（ａ）、（ｂ）に示す。両図において、加速度センサ１０１は、加速度検出素子である半導体形のセンサチップ１０３と、このセンサチップ１０３よりの加速度変化を電気信号として取り出す半導体集積回路１０７とを備え、センサチップ１０３と半導体集積回路１０７は、パッケージ１０２内において同一平面上に並べて実装されている。これらセンサチップ１０３と半導体集積回路１０７は、両者の各ボンディングパッド１０８、１１０ａ（以下、パッドと略す）を介して、ボンディングワイヤ１０９（以下、ワイヤと略す）により電気的に接続され、さらに、半導体集積回路１０７の出力側のパッド１１０ｂとパッケージ１０２内に設けた出力端子パッド１１２とは、ワイヤ１１１により接続され、パッケージ１０２は蓋１１３で封止されている。そして、半導体集積回路１０７において電気信号に変換、増幅された加速度のセンサ出力電気信号が、出力端子パッド１１２からスルーホール１１４の導線を経て外部出力端子１１５より出力される。

センサチップ１０３は、一般にシリコン等の半導体基板をエッチング等の半導体微細加工技術により加工することで形成され、半導体基板（例えば、半導体シリコン基板）の加工により重り部を持つ可動部１０４ａおよび撓み部１０４ｂ（ビーム部）等を形成したセンサ基板１０４をガラス基板１０５の上に載せ、両者を一体化して形成している。このセンサチップ１０３は、片持ち梁構造であり、加速度が印加されるとセンサ基板１０４の可動部１０４ａが変位して撓み部１０４ｂが撓み、撓み部１０４ｂに形成された検出素子（図示なし）により、抵抗値変化または静電容量変化として検出信号を得て、加速度信号を検出するものである。

ところが、このような可動部１０４ａを有するセンサチップ１０３においては、加速度の過入力による可動部１０４ａの過大変位に起因する可動部１０４ａの折れを防止するため、可動部１０４ａの上方に、樹脂やセラミック、シリコン、ガラス等による保護キャップ１０６（又はストッパ）の形成が不可欠であり、コストアップを招く要因となっていた。

また、センサチップ１０３と半導体集積回路１０７が同一平面上に平行に並べて配置されているので、加速度センンサ１０１を構成する実装面積が大きくなり、パッケージの大型化を招き、しかも半導体集積回路１０７の発熱の影響によりセンサチップ１０３と半導体集積回路１０７との間において温度分布に不均衡が発生し、センサ検出出力に影響を与えることがあった。

従来のその他の加速度センサの実装構造について図１０を参照して説明する。この加速度センサ１０１は、半導体集積回路１０７の上にセンサチップ１０３を重ねて接着剤１１６により直接接合し、二段に実装して小型化したものである。半導体集積回路１０７は接着剤１１７によりパッケージ１０２内の底面に固定されている。その他の構成は上述と同じである。

この加速度センサ１０１においても、上述と同様に、センサチップ１０３には過大変位抑制用の保護キャップ１０６（又は上部ストッパ）が必要であり、さらに、センサチップ１０３を半導体集積回路１０７の上に接着剤１１６で直接接合することにより、センサチップ１０３と半導体集積回路１０７が極めて接近した配置となり、両者間において寄生容量が発生し、センサ感度の精度を悪くするという問題があった。

さらに、従来より、加速度等の物理量の印加に伴い変位する可動部を設けたセンサ基板と電気信号のやりとりを行う回路基板とを備える物理量センサにおいて、回路基板がセンサ基板の一面と対向して可動部を覆いつつ可動部とは空隙部を介して配置され、空隙部の周囲にて、センサ基板と回路基板とが接合され、この接合部で空隙部を封止するものが知られている（例えば、特許文献１参照）。

しかしながら、このような構成においては、保護キャップは省略できるが、モールド材で封止するため、使用時の温度変化等による応力がこれら被封止部に対して印加されることになり、このために軟化材で一度モールドし、その上から樹脂モールドするという二重のモールドを必要とする等、工程が複雑でコスト的にもアップするという問題を有していた。
特開２００４−１７０３９０号公報

本発明は、上記の問題を解決するためになされたものであり、物理量を検知するセンサ素子と半導体素子とをパッケージ内に備えた物理量センサの実装構造において、センサ素子の保護キャップ、すなわち、ストッパを特別に形成することを不要とし、さらには、小型コンパクト及び低コスト化を図ることを目的とする。

上記目的を達成するために請求項１の発明は、物理量を検知するセンサ素子と、このセンサ素子と電気的に接続された半導体素子とをパッケージ内に備えた物理量センサの実装構造において、前記センサ素子は、前記パッケージ内凹部に配置され、前記半導体素子は、前記パッケージ内凹部に隣接する支持台に配置されると共に、過大な加速度による前記センサ素子の可動部の過大変位を抑制できるように、前記センサ素子の上方に、前記センサ素子との間に空間をおいて配置されたことを特徴とする物理量センサの実装構造。
するものである。

請求項２の発明は、請求項１に記載の発明において、前記センサ素子の１つのコーナ部を、前記半導体素子にオーバーラップさせて配置したものである。

請求項３の発明は、請求項１に記載の発明において、前記センサ素子と前記半導体素子との間で、ワイヤをダイレクトにボンディングできるように前記センサ素子と前記半導体素子にワイヤパッドを配置したものである。

請求項１の発明によれば、センサ素子の上方に半導体素子を配置することにより加速度センサの実装面積を小さくできると共に、半導体素子をセンサ素子の可動部のストッパとして用いることができ、かつセンサ素子の可動部の大部分が半導体素子により蓋われることより、過大変位を抑制するストッパ面積を広く取れるので、可動部の過大変位に対する抑制効果を大きくできる。このことにより、従来必要であった過大変位抑制用の保護キャップや上方ストッパを特別に形成する必要がなくなり、加速度センサの小型コンパクト化及び低コスト化が可能となる。

請求項２の発明によれば、センサ素子の一つのコーナだけ半導体素子とオーバーラップさせることにより、両方の素子において、オーバーラップしない面積が増えて、ワイヤボンディングのスペースが増加し、ボンディング位置設定の自由度が増し、特にボンディング数の多い半導体素子ではワイヤパッドの間隔を狭ピッチにする必要がなく、広いボンディング面積を保持でき、これによりボンディング作業が容易になり、高い信頼性を確保できる。また、半導体素子のセンサ素子に重なり合う部分の先端をセンサ素子の中心位置近くに設定することにより、可動部の最も振動の大きい部分を抑制できるので、大きな抑制効果を得ることができ、上記と同様に保護キャップや上方ストッパを特別に形成する必要がなくなる。そしてまた、半導体素子のセンサ素子へのオーバーラップが少ないことから両者間の寄生容量を削減でき、センサ検出精度を高めることができる。

請求項３の発明によれば、半導体素子とセンサ素子間で中継ワイヤパッドを介さずダイレクトにワイヤボンディングを行えるので、余分なワイヤやワイヤパッドを省け、センサ素子が静電容量型の場合には、寄生容量を低減できると共に、ピエゾ抵抗型の場合は、余分な抵抗成分が発生せず、いずれの場合も高いセンサ検出精度と信頼性を確保できる。

以下、本発明の一実施形態に係る物理量センサの実装構造について図１、図２を参照して説明する。図１、図２は本実施形態による加速度センサ１を示し、対応する部分には同一符号を付している。

加速度センサ１は、半導体の加速度検出素子である静電容量型のセンサチップ３（センサ素子）と、このセンサチップ３よりの加速度変化を電気信号として取り出すＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎｓｐｅｃｉｆｉｃＩＣ特定用途向け集積回路：半導体素子）６とを備え、センサチップ３は、パッケージ（例えば、セラミックパッケージ）２の内面部７の底面に設けられた凹部８に配置され、ＡＳＩＣ６は、このセンサチップ３の上方に、過大な加速度による可動部の過大変位を抑制できるように一定の空隙９（空間）をおいて、パッケージ２内の内面部７に設けた支持台１０に配置され、これらの配置されたパッケージ２は蓋１１により封止されている。

パッケージ２はセラミック基板２ａ、２ｂ、２ｃの多層配線基板で構成され、スルーホールは多層配線基板内の導電配線で接続されている。センサチップ３（センサ素子）は、シリコンの半導体基板からなるセンサ基板４と、このセンサ基板４の台座となるガラス基板５とから構成されている。また、このセンサ基板４には、半導体微細加工により、可動部４１、固定部４２、撓み部（ビーム部）４４、フレーム部４５が形成されている（詳細は後述の図４（ｂ）参照）。そして、センサチップ３は、加速度の印加により、センサ基板４の可動部４１と固定部４２に設けられた電極間の容量が変化することにより、加速度変化を容量変化として検出している。さらにこの容量変化は、ＡＳＩＣ６において電気信号に変換され、増幅される。なお、図３は加速度センサ１のパッケージの裏面を示す。

センサチップ３からの加速度の検出出力は、センサチップ３のボンディングワイヤパッド（以下、パッドと略す）１２ａ、１２ｂ、１２ｃ、１２ｄからボンディングワイヤ（以下、ワイヤと略す）１６ａ、１６ｂ、１６ｃ、１６ｄを介して支持台１０に設けた中継パッド１３ａ、１３ｂ、１３ｃ、１３ｄに接続される。そして、この検出出力は、これら中継パッドから、さらにワイヤ１７ａ、１７ｂ、１７ｃ、１７ｄを介してＡＳＩＣ６の各入力用パッド１４ａ、１４ｂ、１４ｃ、１４ｄに電気的に接続されることにより、ＡＳＩＣ６に入力される。ＡＳＩＣ６では、このセンサチップ３からの加速度の検出信号を電気信号に変換して増幅し、その出力信号はＡＳＩＣ６の出力用パッド１４ｐ、１４ｑからワイヤ１８ａ、１８ｂを介して、支持台１０上の出力パッド１５ａ、１５ｂに接続され、パッケージ２内のスルーホールの導体１９を通して外部出力端子２０から、センサ出力電気信号として取り出される。

上記センサチップ３におけるセンサ基板４の具体的構成について、図４（ａ）、（ｂ）を参照して説明する。フレーム部４５は、同図（ａ）に示すように縦横の寸法がほぼ等しい略正方形の扁平な枠状に形成されている。可動部（重り部）４１は略菱形に扁平な形状に形成され、その四辺にはそれぞれ櫛歯状の可動電極４１Ｘ，４１Ｙが形成されている。固定電極４２Ｘ，４２Ｙも可動電極４１Ｘ，４１Ｙと同様に櫛歯状に形成され、可動部４１の各辺とフレーム部４５との間に配置されて、各可動電極と互い違いに並んで対向している。なお、固定電極４２Ｘ，４２Ｙは固定電極４２Ｘ，４２Ｙよりも幅の太い電極支持部４３によって支持されている。可動部４１は、中央部で４つのビーム４４の一端と連結されている。ビーム４４の他端は、可動部４１の周囲を略４分の３周した位置において、フレーム部４５の内側角部に連結されている。パッド４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅはセンサ基板４とＡＳＩＣ６とを接続するためのボンディング位置の例を示し、４７ａ、４７ｂ及び４７ｃ、４７ｄはｙ及びｘ方向の電極のストッパである。なお、図４（ａ）において、黒く塗った部分が形成されたパターン部分を示し、白地の部分はパターンが存在しない部分を示す。

上記構成の加速度センサ１においては、加速度が印加されると、可動部４１がｘｙ平面内で変位し、ｘｙ軸方向の変化量に応じて固定電極４２Ｘと可動電極４１Ｘの間のギャップが変化して両者間の静電容量も変化し、同じくｙ方向の変化量に応じて固定電極４２Ｙと可動電極４１Ｙの間のギャップが変化して両者の静電容量も変化し、これら２つの静電容量の変化の大きさを測定することで印加された加速度の方向とその大きさが検出できる。

また、上記センサ基板４のパターン構成では、図４（ｂ）における上下方向、すなわち、ｚ軸方向の加速度にも可動部４１は振動する。従って、過大変位に対する可動部４１の保護が必要であり、本実施形態では、センサチップ３は、ＡＳＩＣ６の半導体基板で蓋われるので、このＡＳＩＣ６により可動部のｚ軸方向の過大変位に対する抑制が行われ、可動部４１が保護される。従って、可動部４１の保護キャップを不要にすることができる。

次に、本発明の第２の実施形態に係る物理量センサについて、図５、図６を参照して説明する。図５、図６は、本実施形態による加速度センサ１を示す。この加速度センサ１は、上記第１の実施形態のそれと基本的に同じ機能を持ち、上述実施形態の部材と同等部材には同一符号を付している。

加速度センサ１は、ＡＳＩＣ６（半導体素子）をセンサチップ３（センサ素子）の１つのコーナ部３ａにオーバーラップさせるように配置した点において、第１の実施形態における加速度センサと異なっており、特に、ＡＳＩＣ６をセンサチップ３の上部の、センサ基板４の可動部４１の中心位置近くまでオーバーラップして配置することにより、このＡＳＩＣ６を用いて、大きい加速度による可動部４１の過大変位に対する抑制を可能としている。

また、センサチップ３とＡＳＩＣ６とのオーバーラップをコーナ部３a部分のみと少なくしたことから、センサチップ３及びＡＳＩＣ６の双方において、パッケージ２により支持される部分が広く、双方の表面におけるワイヤボンディングの可能な領域が増加し、ボンディング位置設定の自由度が増すと共に、パッド数を多く作成できるので、出力端子数の多いＡＳＩＣ６でも、ボンディング間隔を狭間隔にする必要がないこと等から、加速度センサとして高い信頼性を得ることができる。さらに、センサチップ３へのオーバーラップが少ないことから寄生容量も削減でき、特に、センサ素子として静電容量型センサ素子を用いる場合には、センサ検出精度を高めることができる。

次に、本発明の第３の実施形態に係る物理量センサについて、図７、図８を参照して説明する。図７、図８は本実施形態による加速度センサ１を示し、センサチップ３（センサ素子）とＡＳＩＣ６（半導体素子）との間で、接続するワイヤをダイレクトにボンディングできるように、センサチップ３とＡＳＩＣ６の各パッド（ワイヤパッド）を最適に配置した点で上記実施形態と異なっている。この加速度センサ１は、上記第２の実施形態のそれと基本的に同じ機能を持ち、上述実施形態の部材と同等部材には同一符号を付している。

センサチップ３からの加速度の検出出力は、センサチップ３のパッド１２e、１２f（ワイヤパッド）からワイヤ２１、２２を介して直接、ＡＳＩＣ６上のパット１４e、１４ｆ（ワイヤパッド）に接続されている。

本実施形態の加速度センサ１においては、センサチップ３とＡＳＩＣ６とを中継パッドを経ず、直接ボンディングすることにより、中継パッドの削減とボンディング回数の削減ができ、さらに最短距離をボンディングすることにより接続ワイヤ長が短くなり、センサチップ３が静電容量型の場合は、寄生容量が低減でき、またピエゾ抵抗型の場合は、余分な抵抗成分の発生を防ぐことができ、いずれの場合も精度の高いセンサ信号の検出が可能となる。

以上述べたように、本発明による物理センサの実装構造によれば、加速度センサの実装面積を小さくできると共に、半導体素子をセンサ素子の可動部を蓋って配置することにより、半導体素子によるストッパ面積が広く取れ、これにより可動部の過大変位に対する抑制効果を大きくできる。従って、従来必要であった過大変位抑制用の保護キャップや上方ストッパを特別に形成する必要がなく、加速度センサの小型コンパクト化及び低コスト化が可能となる。

なお、本発明は、上記実施形態に限られるものではなく、様々な変形が可能である。センサ素子の一つのコーナだけを半導体素子とオーバーラップさせることにより、両方の素子において、オーバーラップしない面積が増えることにより、両素子とも、素子上のワイヤボンディングの可能な領域が増大し、ボンディング位置の自由度が増すと共に、パット数の多い素子でも、ボンディングパッドの間隔を狭間隔にする必要がなく、パッド面積を広く保持でき、ボンディング作業が容易になり、加速度センサとして高い信頼性を確保することができる。また、半導体素子の重なり合う部分の先端をセンサ素子の可動部の中心位置近くにもってくれば、可動部の最も振動の大きい部分を抑えられるので、高い抑制効果を得ることができ、保護キャップや上方ストッパを不要にできる。そしてまた、半導体素子のセンサ素子へのオーバーラップが少ないことから、両者間の寄生容量を削減でき、特に、センサ素子として静電容量型センサ素子を用いる場合には、センサ検出精度をより向上させることができる。

さらに、半導体素子とセンサ素子間で中継ワイヤパッドを介さず、ダイレクトに最短距離でワイヤボンディングを行えるようにすることにより、余分なワイヤや中継ワイヤパッドを省け、ボンディングの回数を削減できると共に、これにより、センサ素子が静電容量型の場合は、寄生容量を低減でき、ピエゾ抵抗型の場合は、余分な抵抗成分の発生を防ぐことができ、いずれの場合も精度の高いセンサ信号の検出が可能となり、加速度センサにおける高い検出精度と高い信頼性を確保することができる。

本発明の第１の実施形態に係る物理量センサの実装構造を示す平面図。図１におけるＡ−Ａ線断面図。上記実装構造の裏面平面図。（ａ）は上記実装構造のセンサ基板の平面図、（ｂ）は（ａ）におけるＢ−Ｂ線断面図。本発明の第２の実施形態に係る物理量センサの実装構造を示す平面図。図５におけるＣ−Ｃ線断面図。本発明の第３の実施形態に係る物理量センサの実装構造を示す平面図。図７におけるＤ−Ｄ線断面図。（ａ）は従来の物理量センサの実装構造を示す平面図、（ｂ）は（ａ）におけるＥ−Ｅ線断面図。上記とは別の従来の物理量センサの実装構造の断面図。

符号の説明

１加速度センサ（物理量センサ）
２パッケージ
３センサチップ（センサ素子）
３a コーナ部
４センサ基板
５ガラス基板
６ＡＳＩＣ（半導体素子）
８凹部
９空隙（空間）
１０支持台
１２e、１２ｆ、１４e、１４ｆボンディングワイヤパッド（ワイヤパッド）
２０、２１ボンディングワイヤ（ワイヤ）
４１可動部

Claims

物理量を検知するセンサ素子と、このセンサ素子と電気的に接続された半導体素子とをパッケージ内に備えた物理量センサの実装構造において、
前記センサ素子は、前記パッケージ内凹部に配置され、
前記半導体素子は、前記パッケージ内凹部に隣接する支持台に配置されると共に、過大な加速度による前記センサ素子の可動部の過大変位を抑制できるように、前記センサ素子の上方に、前記センサ素子との間に空間をおいて配置されたことを特徴とする物理量センサの実装構造。
前記センサ素子の１つのコーナ部を、前記半導体素子にオーバーラップさせて配置したことを特徴とする請求項１に記載の物理量センサの実装構造。
前記センサ素子と前記半導体素子との間で、ワイヤをダイレクトにボンディングできるように前記センサ素子と前記半導体素子にワイヤパッドを配置したことを特徴とする請求項１に記載の物理量センサの実装構造。