JP4706634B2 - 半導体センサおよびその製造方法 - Google Patents

Description

本発明は、半導体センサおよびその製造方法に関するものである。

従来より、検出対象である加速度や角速度などの力学的物理量の大きさを電気信号に変換して出力する物理量センサとして、シリコン基板のような半導体基板をマイクロマシニング技術により３次元加工することによって形成した半導体センサチップを備えた半導体センサが知られている。

この種の半導体センサとしては、例えば、図７に示すように、半導体センサチップ１および半導体センサチップ１の出力信号を信号処理する信号処理用ＩＣチップ２を、直方体状のセラミックパッケージ８に収納したものや、図示しないキャンパッケージに収納したものなどが提供されている。なお、信号処理用ＩＣチップ２には、半導体センサチップ１の出力信号を増幅する増幅回路、センサの感度やオフセット電圧およびそれらの温度特性を補正する温度補償回路、ノイズを除去するノイズ除去回路などが集積化されているので、検出対象である力学的物理量を高精度に検知することができる。また、セラミックパッケージ８は、半導体センサチップ１および信号処理用ＩＣチップ２を収納する凹所８１ａが一面に形成されたセラミック基板８１と、セラミック基板８１の一面側に覆着されるセラミックキャップ８２とで構成されている。

図７に示した構成の半導体センサは、半導体センサチップ１と信号処理用ＩＣチップ２とが同一平面上に実装されており、半導体センサチップ１の出力用のパッド（図示せず）と信号処理用ＩＣチップ２の入力用のパッド（図示せず）とが金属細線（例えば、Ａｕ細線、Ａｌ細線など）からなるボンディングワイヤＷ２を介して電気的に接続されている。また、上述の半導体センサでは、半導体センサチップ１の入力用のパッド（図示せず）および信号処理用ＩＣチップ２の出力用パッド（図示せず）がセラミックパッケージ８に一体に設けられた外部接続用のリード８３にそれぞれボンディングワイヤＷ１，Ｗ３を介して電気的に接続されており、外部制御できるようになっている。

また、従来から、セラミック基板の一面上に実装した信号処理用ＩＣチップ上に半導体センサチップを搭載するとともに、半導体センサチップと信号処理用ＩＣチップとをボンディングワイヤを介して電気的に接続し、各チップを覆うセラミックキャップをセラミック基板の一面側に覆着した構成の半導体センサも提案されている（例えば、特許文献１参照）。
特開平８−１１０３５１号公報（段落番号〔００１３〕，〔００１５〕，〔００１６〕，〔００２０〕、および、図１参照）

ところで、図７に示した構成の半導体センサは、セラミック基板８１に形成された凹所８１ａの内底面に半導体センサチップ１および信号処理用ＩＣチップ２を実装したものであって、半導体センサチップ１と信号処理用ＩＣチップ２とを２次元的に配置することができるので、半導体センサチップ１および信号処理用ＩＣチップ２それぞれのレイアウトの自由度が高い反面、センサ全体の体積が大きくなってしまい、センサ全体の小型化が難しかった。また、図７に示した構成の半導体センサは、製造時に、半導体センサチップ１および信号処理用ＩＣチップ２それぞれをセラミック基板８１に実装してワイヤボンディングを行った後、セラミック基板８１にセラミックキャップ８２を覆着する必要があるので、製造コストが比較的高くなっていた。

また、上記特許文献１に開示された半導体センサのようにセラミック基板の一面上に実装した信号処理用ＩＣチップ上に半導体センサチップを搭載するとともに、半導体センサチップと信号処理用ＩＣチップとをボンディングワイヤを介して電気的に接続し、各チップを覆うセラミックキャップをセラミック基板の一面側に覆着した構成のものでは、センサ全体の厚み寸法が大きくなってしまう。また、上記特許文献１に開示された半導体センサにおいても、製造時に信号処理用ＩＣチップをセラミック基板へ実装した後、信号処理用ＩＣチップ上へ半導体センサチップを搭載し、ワイヤボンディングを行ってから、セラミック基板へセラミックキャップを覆着する必要があるので、製造コストが比較的高くなってしまう。

本発明は上記事由に鑑みて為されたものであり、その目的は、力学的物理量を高精度に検知できる小型の半導体センサおよびその製造方法を提供することにある。

請求項１の発明は、力学的物理量を検出する半導体センサチップと、半導体センサチップの出力信号が入力されるとともに温度補償回路を備えた信号処理用ＩＣチップと、半導体センサチップを収納する凹所が形成されたパッケージチップとを備え、半導体センサチップが当該半導体センサチップのパッドが形成された主表面を信号処理用ＩＣチップの主表面に対向させた形で信号処理用ＩＣチップに実装されてなり、信号処理用ＩＣチップとパッケージチップとは、それぞれシリコン基板を用いて形成され、信号処理用ＩＣチップが当該信号処理用ＩＣチップのパッドの形成された主表面をパッケージチップに対向させた形で表面活性化接合法により気密的に接合されることで半導体センサチップが外気に曝されないようになっていることを特徴とする。

この発明によれば、従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、温度補償回路を備えた信号処理用ＩＣチップの厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ＩＣチップのチップサイズレベルとすることが可能となり、さらに、信号処理用ＩＣチップとパッケージチップとが、それぞれシリコン基板を用いて形成され、信号処理用ＩＣチップが当該信号処理用ＩＣチップのパッドの形成された主表面をパッケージチップに対向させた形で表面活性化接合法により気密的に接合されることで半導体センサチップが外気に曝されないようになっているので、力学的物理量を高精度に検知できるとともにセンサ全体の小型化を図ることができる。

請求項２の発明は、請求項１の発明において、前記パッケージチップは、前記信号処理用ＩＣチップ側の一面とは反対側の他面に外部接続用電極が形成され、前記信号処理用ＩＣチップの前記パッドと電気的に接続された電極端子と外部接続用電極とを電気的に接続する配線が厚み方向に貫設されてなることを特徴とする。

この発明によれば、前記パッケージチップの厚み方向に直交する面内におけるセンサ全体のサイズを前記信号処理用ＩＣチップのチップサイズと合わせることが可能となる。

請求項３の発明は、請求項１の発明において、前記信号処理用ＩＣチップは、裏面側に外部接続用電極が形成され、前記信号処理用ＩＣチップの前記パッドと外部接続用電極とを電気的に接続する配線が厚み方向に貫設されてなることを特徴とする。

この発明によれば、前記パッケージチップの厚み方向に直交する面内におけるセンサ全体のサイズを前記信号処理用ＩＣチップのチップサイズと合わせることが可能となる。

請求項４の発明は、請求項１ないし請求項３の発明において、前記信号処理用ＩＣチップのチップサイズを前記パッケージチップのチップサイズに合わせてなることを特徴とする。

この発明によれば、前記パッケージチップの厚み方向に直交する面内におけるセンサ全体のサイズを前記信号処理用ＩＣチップのチップサイズにより規定することができる。

請求項５の発明は、請求項４記載の半導体センサの製造方法であって、多数の信号処理用ＩＣチップを形成する第１のウェハにおける信号処理用ＩＣチップの配列ピッチと多数のパッケージチップを形成する第２のウェハにおけるパッケージチップの配列ピッチとを同一ピッチとし、多数の信号処理用ＩＣチップを形成した第１のウェハにおける各信号処理用ＩＣチップそれぞれに対して個々の半導体センサチップを実装する実装工程と、実装工程の後で第１のウェハと第２のウェハとを貼り合わせた貼り合わせウェハを形成する貼り合わせ工程と、貼り合わせウェハをそれぞれ半導体センサとなる個々のチップに分割する分割工程とを備えることを特徴とする。

この発明によれば、多数の信号処理用ＩＣチップを形成した第１のウェハにおける各信号処理用ＩＣチップそれぞれに対して個々の半導体センサチップを実装する実装工程を採用していることにより、個々に分割した信号処理用ＩＣチップそれぞれに対して半導体センサチップを実装する場合に比べて信号処理用ＩＣチップへの半導体センサチップの実装工程が容易になり、しかも、第１のウェハと第２のウェハとを貼り合わせた貼り合わせウェハを形成する貼り合わせ工程を採用していることにより、多数のパッケージチップそれぞれへの信号処理用ＩＣチップの実装がウェハレベルで一括して行われることになるから、製造コストを低減することができ、力学的物理量を高精度に検知できる小型の半導体センサを提供することができる。

請求項１ないし請求項４の発明では、力学的物理量を高精度に検知できるとともにセンサ全体の小型化を図ることができるという効果がある。

請求項５の発明では、力学的物理量を高精度に検知できる小型の半導体センサを提供することができるという効果がある。

（参考例）
本参考例では半導体センサの一例として、図１および図２に示す構成の半導体加速度センサＡを例示する。本参考例の半導体加速度センサＡは、シリコン基板をマイクロマシニング技術により３次元加工することにより形成され力学的物理量（本参考例では、加速度）を検出する半導体センサチップ１と、半導体センサチップ１の出力信号を信号処理する信号処理用ＩＣチップ２と、絶縁性を有するアルカリ系ガラス基板からなるパッケージ用のパッケージチップ３とを備えている。

半導体センサチップ１は、矩形枠状のフレーム部１１を備え、フレーム部１１の内側に配置された重り部１２がフレーム部１１よりも薄肉である４つの撓み部１３を介してフレーム部１１に連続一体に連結された構造を有している。重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状の主重り部１２ａと、半導体センサチップ１の主表面（図２（ａ）における上面）側から見て主重り部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付加重り部１２ｂとを有している。ここに、半導体センサチップ１は、各付加重り部１２ｂそれぞれの周囲に主重り部１２ａとの連結部位を除いてスリット１４が形成されており、４つの撓み部１３が主重り部１２ａを中心として十字状に配置されている。また、半導体センサチップ１は、３方向の加速度を検出する３軸加速度センサチップであって、重り部１２の変位により撓み部１３に生じる歪みによって抵抗率の変化する抵抗体としてのピエゾ抵抗（図示せず）が各撓み部１３の適宜位置に形成されており、これら複数のピエゾ抵抗が３つのブリッジ回路を有するように図示しない拡散層配線、金属配線などによって接続されている。また、半導体センサチップ１は、フレーム部１１の主表面に８個のパッド１５を備えており、上述の各ブリッジ回路それぞれの出力端子となるパッド１５は各ブリッジ回路ごとに設けてあるが、各ブリッジ回路の入力端子となるパッド１５は３つのブリッジ回路で共通化されている。

なお、半導体センサチップ１は、上述のようにシリコン基板を用いて形成してあるが、シリコン基板に限らず、例えば、厚み方向の中間部にシリコン酸化膜からなる埋込酸化膜を有する所謂ＳＯＩ（Silicon on Insulator）基板を用いて形成してもよい。また、半導体センサチップ１における重り部１２や撓み部１３の形状および数は特に限定するものではない。

パッケージチップ３は、板状（本参考例では、矩形板状）であって、厚み方向の一面（図２（ａ）における上面）の中央部に半導体センサチップ１を収納する凹所３ａが形成されている。また、パッケージチップ３は、厚み方向の両面にパッド３１，３２が形成されるとともに、厚み方向において重なるパッド３１，３２同士を電気的に接続する導電性材料（例えば、金属材料など）からなる配線（貫通配線）３３が貫設されており、厚み方向の他面（図２（ａ）における下面）のパッド３２上（図２（ａ）における下側）には金属材料からなるバンプ３４が形成されている。ここにおいて、配線３３は、パッケージチップ３に形成した貫通孔に導電性材料を埋め込むことにより形成されたものであり、信号処理用ＩＣチップ２を厚み方向の他面に形成されたパッド３２と電気的に接続するために設けてある。なお、本参考例では、パッケージチップ３の一面に形成された複数のパッド３１がそれぞれ電極端子を構成し、パッケージチップ３の他面に形成された複数のパッド３２がそれぞれ外部接続用電極を構成しているが、パッケージチップ３が絶縁性を有するアルカリ系ガラス基板により形成されているので、特別な構造を設けることなく外部接続用電極間を電気的に絶縁することができ、信頼性を高めることができる。

信号処理用ＩＣチップ２は、シリコン基板を用いて形成してあり、従来同様、半導体センサチップ１の出力信号を増幅する増幅回路、センサの感度やオフセット電圧およびそれらの温度特性を補正する温度補償回路、ノイズを除去するノイズ除去回路などが集積化されているが、これらの回路の回路構成および動作は周知なので図示および説明を省略する。なお、信号処理用ＩＣチップ２は、矩形板状に形成されている。

ところで、本参考例では、信号処理用ＩＣチップ２のチップサイズをパッケージチップ３における凹所３ａの開口面よりも大きく設定してある。また、本参考例では、信号処理用ＩＣチップ２がパッド２１の形成された主表面（図２（ａ）における下面）をパッケージチップ３の上記一面に対向させた形でパッケージチップ３に実装されており（フリップチップ実装されており）、信号処理用ＩＣチップ２のパッド２１とパッケージチップ３の上記一面のパッド３１とが電気的に接続されている。ここにおいて、信号処理用ＩＣチップ２とパッケージチップ３とは、陽極接合により気密的に接合されており、半導体センサチップ１が外気に曝されないようになっている。また、本参考例では、半導体センサチップ１がパッド１５の形成された主表面（図２（ａ）における上面）を信号処理用ＩＣチップ２の主表面に対向させた形で信号処理用ＩＣチップ２に実装されており（フリップチップ実装されており）、半導体センサチップ１のパッド１５と信号処理用ＩＣチップ２のパッド２１とが電気的に接続されている。なお、パッケージチップ３の凹所３ａの深さ寸法は、重り部１２の裏面と凹所３ａの内底面との間にパッケージチップ３の厚み方向への重り部１２の変位を可能とする隙間が形成されるように設定されている。

しかして、本参考例の半導体加速度センサＡでは、温度補償回路を備えた信号処理用ＩＣチップ２のチップサイズがパッケージチップ３の凹所３ａの開口面よりも大きく、信号処理用ＩＣチップ２がパッド２１の形成された主表面をパッケージチップ３の上記一面に対向させた形でパッケージチップ３に実装されるとともに、半導体センサチップ１がパッド１５の形成された主表面を信号処理用ＩＣチップ２の主表面に対向させた形で信号処理用ＩＣチップ２に実装されているので、センサ全体の厚み寸法をパッケージチップ３の厚み寸法と信号処理用ＩＣチップ２の厚み寸法との合計寸法によって規定することができて従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、パッケージチップ３の厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ＩＣチップ２のチップサイズレベルとすることが可能となるので、力学的物理量である加速度を高精度に検知できるとともに従来に比べてセンサ全体の小型化を図ることができる。また、パッケージチップ３は、厚み方向の他面に外部接続用電極たるパッド３２が形成されるとともに、信号処理用ＩＣチップ２とパッド３２とを電気的に接続する配線３３が厚み方向に貫設されているので、厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ＩＣチップ２のチップサイズと合わせることが可能となる。

以下、本参考例の半導体加速度センサＡの製造方法について図３を参照しながら説明する。

まず、シリコンウェハ１０にマイクロマシニング技術を利用して多数の半導体センサチップ１を形成するセンサ前工程（Ｓ１）、シリコンウェハ２０にシリコンプロセスを利用して多数の信号処理用ＩＣチップ２を形成するＩＣ前工程（Ｓ２）、アルカリ系ガラスからなるガラスウェハ３０に多数のパッケージチップ３を形成するパッケージ前工程（Ｓ３）を行う。ここにおいて、多数の信号処理用ＩＣチップ２を形成するシリコンウェハ２０における信号処理用ＩＣチップ２の配列ピッチと多数のパッケージチップ３を形成するガラスウェハ３０におけるパッケージチップ３の配列ピッチとを同一ピッチとしてある。なお、本参考例では、シリコンウェハ２０が第１のウェハを構成し、ガラスウェハ３０が第２のウェハを構成している。

上述の各前工程（Ｓ１〜Ｓ３）の時系列的な関係は特に限定しないが、センサ前工程（Ｓ１）が終了したシリコンウェハ１０については、ダイシングソー４により個々の半導体センサチップ１に分割する第１のダイシング工程（Ｓ４）を行う。

そして、第１のダイシング工程（Ｓ４）が終了した後、シリコンウェハ２０における各信号処理用ＩＣチップ２それぞれに対して個々の半導体センサチップ１を複数のパッド２１の一部がパッド１５と対向する形で実装する実装工程（Ｓ５）を行ってから、シリコンウェハ２０とガラスウェハ３０とを信号処理用ＩＣチップ２とパッケージチップ３とが重なるように他のパッド２１とパッド３１とを対向させた形で貼り合わせた貼り合わせウェハ４０を形成する貼り合わせ工程（Ｓ６）を行い、続いて、貼り合わせウェハ４０をダイシングソー４により半導体加速度センサＡとなる個々のチップに分割する分割工程（Ｓ７）を行うことにより、図１および図２に示した半導体加速度センサＡが得られる。なお、貼り合わせ工程（Ｓ６）では、シリコンウェハ２０とガラスウェハ３０とを陽極接合により接合している。

以上説明した製造方法では、多数の信号処理用ＩＣチップ２を形成するシリコンウェハ２０における信号処理用ＩＣチップ２の配列ピッチと多数のパッケージチップ３を形成するガラスウェハ３０におけるパッケージチップ３の配列ピッチとを同一ピッチとし、多数の信号処理用ＩＣチップ２を形成したシリコンウェハ２０における各信号処理用ＩＣチップ２それぞれに対して個々の半導体センサチップ１を実装する実装工程（Ｓ５）と、実装工程（Ｓ５）の後でシリコンウェハ２０とガラスウェハ３０とを貼り合わせた貼り合わせウェハ４０を形成する貼り合わせ工程（Ｓ６）と、貼り合わせウェハ４０をそれぞれ半導体加速度センサＡとなる個々のチップに分割する分割工程（Ｓ７）とを備えているので、多数の信号処理用ＩＣチップ２を形成したシリコンウェハ２０における各信号処理用ＩＣチップ２それぞれに対して個々の半導体センサチップ１を実装する実装工程（Ｓ５）を採用していることにより、個々に分割した信号処理用ＩＣチップ２それぞれに対して半導体センサチップ１を実装する場合に比べて信号処理用ＩＣチップ２への半導体センサチップ１の実装工程が容易になり、しかも、シリコンウェハ２０とガラスウェハ３０とを貼り合わせた貼り合わせウェハ４０を形成する貼り合わせ工程（Ｓ６）を採用していることにより、多数のパッケージチップ３それぞれへの信号処理用ＩＣチップ２の実装がウェハレベルで一括して行われることになるから、組立工程の時間を大幅に短縮することができて、製造コストを低減することができることとなり、力学的物理量である加速度を高精度に検知でき従来に比べて小型で安価な半導体加速度センサＡを提供することができる。

ところで、本参考例では、パッケージチップ３が絶縁性を有するアルカリ系ガラス基板を用いて形成されているので、特別な構造を設けることなくパッド３２間および配線３３間を電気的に絶縁することができるが、信号処理用ＩＣチップ２および半導体センサチップ１はシリコン基板を用いて形成されているので、アルカリ系ガラスとシリコンとの熱膨張係数差に起因した熱応力が半導体センサチップ１に発生し、上記ブリッジ回路の出力電圧のオフセット電圧が大きくなってしまうことがある。

このオフセット電圧を小さくするには、パッケージチップ３をシリコン基板により形成するようにすればよく、パッケージチップ３をシリコン基板により形成することによって半導体センサチップ１に熱応力が発生するのを防止することができる。ただし、パッケージチップ３をシリコン基板により形成する場合には、図４に示すように、パッケージチップ３の厚み方向の両面および貫通孔の内周面に絶縁膜（例えば、シリコン酸化膜など）３５を形成して、パッド３２間および配線３３間の絶縁を確保する必要がある。

ここにおいて、パッケージチップ３をシリコン基板により形成する場合には、上述のパッケージ前工程としてシリコンウェハに多数のパッケージチップ３を形成すればよい。

（実施形態）
本実施形態では、半導体センサとして図５および図６に示す構成の半導体加速度センサＡを例示する。本実施形態の半導体加速度センサＡの基本構成は参考例と略同じであり、パッケージチップ３にパッド３１，３２や配線３３を設ける代わりに、図５および図６に示すように、信号処理用ＩＣチップ２の裏面（図６（ｂ）の下面）側に外部接続用電極としてのパッド２２を形成するとともに、主表面側に形成されたパッド２１と裏面側に形成されたパッド２２とを電気的に接続する導電性材料（例えば、金属材料など）からなる配線（貫通配線）２３を厚み方向に貫設している点などが相違する。また、パッド２２上（図６（ｂ）の下側）には金属材料からなるバンプ２５が形成されている。ここにおいて、信号処理用ＩＣチップ２は、厚み方向の両面および貫通孔の内周面に絶縁膜（例えば、シリコン酸化膜など）２４を形成して、配線２３間およびパッド２２間を電気的に絶縁してある。また、パッケージチップ３と信号処理用ＩＣチップ２とは、陽極接合法により接合 する、あるいは、接着剤を用いて接合することも考えられるが、本実施形態では、表面活性化接合法により接合する。なお、参考例と同様の構成要素には同一の符号を付して説明を省略する。

しかして、本実施形態の半導体加速度センサＡにおいても、参考例と同様、温度補償回路を備えた信号処理用ＩＣチップ２のチップサイズがパッケージチップ３の凹所３ａの開口面よりも大きく、信号処理用ＩＣチップ２がパッド２１の形成された主表面をパッケージチップ３の上記一面に対向させた形でパッケージチップ３に実装されるとともに、半導体センサチップ１がパッド１５の形成された主表面を信号処理用ＩＣチップ２の主表面に対向させた形で信号処理用ＩＣチップ２に実装されているので、センサ全体の厚み寸法をパッケージチップ３の厚み寸法と信号処理用ＩＣチップ２の厚み寸法との合計寸法によって規定することができて従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、パッケージチップ３の厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ＩＣチップ２のチップサイズレベルとすることが可能となるので、力学的物理量である加速度を高精度に検知できるとともに従来に比べてセンサ全体の小型化を図ることができる。また、本実施形態の半導体加速度センサＡでは、パッケージチップ３にパッド３１，３２や配線３３を設ける必要がなく、チップ間の電気的な接続箇所を少なくすることができ、しかも、パッケージチップ３を電気信号伝達の媒体として利用しない。なお、パ ッケージチップ３を電気信号伝達の媒体として利用しないことにより、パッケージチップ３の材料の制約が少なくなってパッケージチップ３の材料コストを低減することが可能となり、結果的に半導体加速度センサＡの低コスト化を図ることが可能となる。

本実施形態の半導体加速度センサＡの製造方法は、基本的には参考例にて説明した製造方法と略同じであってシリコンウェハ２０に多数の信号処理用ＩＣチップ２を形成するＩＣ前工程およびガラスウェハ３０に多数のパッケージチップ３を形成するパッケージ前工程が相違するだけである。

なお、上記参考例および上記実施形態では、半導体センサチップ１の構造が両持ち梁式の構造体となっているが、いわゆる片持ち梁式の構造体としてもよい。また、上記各実施形態の半導体加速度センサＡは、検出方式がピエゾ抵抗式となっているが、静電容量式の半導体加速度センサとしてもよく、静電容量式の半導体加速度センサとする場合には、半導体センサチップ１における重り部１２に可動電極を備えるようにし、半導体センサチップ１の厚み方向において可動電極と対向する固定電極を信号処理用ＩＣチップ２あるいはパッケージチップ３に設ければよい。また、上記参考例および上記実施形態では、半導体センサとして半導体加速度センサＡについて例示したが、半導体角速度センサの場合には半導体センサチップ１の形状などを適宜変更すればよい。

参考例を示し、（ａ）は概略斜視図、（ｂ）は概略分解斜視図である。 同上を示し、（ａ）は概略断面図、（ｂ）は（ａ）の要部拡大図である。 同上の製造方法の説明図である。 同上の他の構成例における要部拡大図である。 実施形態を示し、（ａ）は概略斜視図、（ｂ）は概略分解斜視図である。 同上を示し、（ａ）は概略断面図、（ｂ）は（ａ）の要部拡大図である。 従来例を示し、一部破断した概略斜視図である。

符号の説明

Ａ 半導体加速度センサ（半導体センサ）
１ 半導体センサチップ
２ 信号処理用ＩＣチップ
３ パッケージチップ
３ａ 凹所
１５ パッド
２１ パッド
２２ パッド（外部接続用電極）
２３ 配線
３１ パッド（電極端子）
３２ パッド（外部接続用電極）
３３ 配線

Claims (5)

1. 力学的物理量を検出する半導体センサチップと、半導体センサチップの出力信号が入力されるとともに温度補償回路を備えた信号処理用ＩＣチップと、半導体センサチップを収納する凹所が形成されたパッケージチップとを備え、半導体センサチップが当該半導体センサチップのパッドが形成された主表面を信号処理用ＩＣチップの主表面に対向させた形で信号処理用ＩＣチップに実装されてなり、信号処理用ＩＣチップとパッケージチップとは、それぞれシリコン基板を用いて形成され、信号処理用ＩＣチップが当該信号処理用ＩＣチップのパッドの形成された主表面をパッケージチップに対向させた形で表面活性化接合法により気密的に接合されることで半導体センサチップが外気に曝されないようになっていることを特徴とする半導体センサ。
2. 前記パッケージチップは、前記信号処理用ＩＣチップ側の一面とは反対側の他面に外部接続用電極が形成され、前記信号処理用ＩＣチップの前記パッドと電気的に接続された電極端子と外部接続用電極とを電気的に接続する配線が厚み方向に貫設されてなることを特徴とする請求項１記載の半導体センサ。
3. 前記信号処理用ＩＣチップは、裏面側に外部接続用電極が形成され、前記信号処理用ＩＣチップの前記パッドと外部接続用電極とを電気的に接続する配線が厚み方向に貫設されてなることを特徴とする請求項１記載の半導体センサ。
4. 前記信号処理用ＩＣチップのチップサイズを前記パッケージチップのチップサイズに合わせてなることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体センサ。
5. 請求項４記載の半導体センサの製造方法であって、多数の信号処理用ＩＣチップを形成する第１のウェハにおける信号処理用ＩＣチップの配列ピッチと多数のパッケージチップを形成する第２のウェハにおけるパッケージチップの配列ピッチとを同一ピッチとし、多数の信号処理用ＩＣチップを形成した第１のウェハにおける各信号処理用ＩＣチップそれぞれに対して個々の半導体センサチップを実装する実装工程と、実装工程の後で第１のウェハと第２のウェハとを貼り合わせた貼り合わせウェハを形成する貼り合わせ工程と、貼り合わせウェハをそれぞれ半導体センサとなる個々のチップに分割する分割工程とを備えることを特徴とする半導体センサの製造方法。

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