JP2006275660A - 半導体センサおよびその製造方法 - Google Patents

Abstract

【課題】ボンディングワイヤを用いることなく実装基板の導体パターンに一端部が接続される貫通配線の他端部と当該他端部に対向する導電体部とを電気的に接続する接続部の電気的性質の再現性を高めながらも可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することが可能な半導体センサおよびその製造方法を提供する。
【解決手段】可動部として重り部１２および撓み部１３を有するセンサチップ１の一表面側に第１のパッケージ用基板２が接合され、他表面側に第２のパッケージ用基板３が接合されている。第１のパッケージ用基板２に形成した凹部２５が、導電体部たるパッド１５を収納する凹部を構成し、凹部の内部空間の容積がパッド１５に加えてパッド１５と貫通配線２３とを電気的に接続する接続部２４を収納可能な容積に設定されている。
【選択図】 図１

Description

本発明は、半導体センサおよびその製造方法に関するものである。

従来から、マイクロマシンニング技術を利用して形成された半導体センサとして、例えば、加速度センサやジャイロセンサなどが知られている。

ここにおいて、加速度センサとしては、加速度が印加されたときのピエゾ抵抗からなるゲージ抵抗のひずみによる抵抗値の変化により加速度を検出するピエゾ抵抗形加速度センサや、加速度が印加されたときの固定電極と可動電極との間の静電容量の変化により加速度を検出する容量形加速度センサなどが提供されている。

ピエゾ抵抗形加速度センサとしては、矩形枠状のフレーム部の内側に配置される重り部が一方向へ延長された撓み部を介してフレーム部に揺動自在に支持された片持ち式のものや、枠状のフレーム部の内側に配置される重り部が相反する２方向へ延長された一対の撓み部を介してフレーム部に揺動自在に支持された両持ち式のものなどが提案されており、近年では、枠状のフレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され、互いに直交する３方向それぞれの加速度を各別に検出可能なものも提案されている。

ところで、片持ち式のピエゾ抵抗形加速度センサとして、図８に示すように、半導体基板を用いて形成されたセンサチップ１００と、センサチップ１００の一表面側に対向配置されセンサチップ１００の出力信号を信号処理して検出値を出力する信号処理回路などの集積回路が形成されたＩＣチップ２００と、センサチップ１００の他表面側に配置されセンサチップ１００との対向面とは反対側に外部接続用電極３０２が設けられ且つ外部接続用電極３０２とセンサチップ１００の上記他表面側の電極１０８とを電気的に接続する貫通配線３０１が形成されたガラス基板３００とを備えた加速度センサが提案されている（例えば、特許文献１参照）。

ここにおいて、センサチップ１００は、矩形枠状のフレーム部１０１の内側に配置される重り部１０２が上記一表面側において可撓性を有する２つ撓み部１０３（２つの撓み部１３は、図８の紙面に直交する方向に離間して形成されているので、図８では１つしか表れていない）を介してフレーム部１０１に揺動自在に支持されており、重り部１０２の変位により撓み部１０３に生じる歪みによって抵抗値の変化するピエゾ抵抗Ｒが各撓み部１０３の適宜位置に２つずつ形成され、これら４つのピエゾ抵抗Ｒがブリッジ回路を構成するように接続されている。

なお、上述のピエゾ抵抗形加速度センサでは、重り部１０２および撓み部１０３が可動部を構成しており、上記ブリッジ回路が、外力を受けたときの可動部の変位を電気信号に変換して出力する検出部を構成し、上記ブリッジ回路の各ピエゾ抵抗Ｒが検出部の構成要素となっている。また、上述の容量形加速度センサやジャイロセンサでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成しており、固定電極と可動電極とにより、外力を受けたときの可動部の変位を電気信号に変換して出力する検出部を構成し、固定電極および可動電極それぞれが検出部の構成要素となっている。
特開２００１−１８３３８８号公報

図８に示した加速度センサでは、センサチップ１００とＩＣチップ２００とを対向配置するとともに、センサチップ１００およびガラス基板３００それぞれに貫通配線１０４，３０１を設けてあるので、ボンディングワイヤを用いることなくバンプ４０３を介して実装基板４００の導体パターン４０２と電気的に接続することができるが、センサチップ１００の可動部（重り部１０２および撓み部１０３）が外気に曝されてしまうので、センサチップ１００の信頼性および動作安定性を向上させるためにセラミックパッケージやカンパッケージなどのパッケージに実装して気密封止する必要があり、コストが高くなるとともに、パッケージを含めたセンサ全体のサイズが大きくなってしまうという不具合があった。

そこで、ＩＣチップ２００をセンサチップ１００の上記一表面側においてフレーム部１０１の全周に亘って接合するとともに、ガラス基板３００をセンサチップ１００の上記他表面側においてフレーム部１０１の全周に亘って接合することで可動部を気密封止することが考えられるが、貫通配線３０１とセンサチップ１００の導電体部である貫通配線１０４とを電気的に接続する接続部（電極１０８）の厚みの影響で気密性が損なわれて、製造歩留まりの低下や、動作安定性の悪化、経時安定性の悪化の原因となる恐れがある。一方、接続部の厚みを薄くしすぎると接続部の電気的性質（抵抗値など）がばらついてしまう。

本発明は上記事由に鑑みて為されたものであり、その目的は、ボンディングワイヤを用いることなく実装基板の導体パターンに一端部が接続される貫通配線の他端部と当該他端部に対向する導電体部とを電気的に接続する接続部の電気的性質の再現性を高めながらも可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することが可能な半導体センサおよびその製造方法を提供することにある。

請求項１の発明は、複数の外部接続用電極が一表面側に設けられた第１のパッケージ用基板と、半導体基板を用いて形成され第１のパッケージ用基板の他表面側において第１のパッケージ用基板の厚み方向に離間して配置された可動部と、前記半導体基板を用いて形成され可動部が内側に配置されるとともに第１のパッケージ用基板の前記他表面側に接合された枠状のフレーム部と、フレーム部を挟んで第１のパッケージ用基板に対向配置されフレーム部の全周に亘ってフレーム部に接合された第２のパッケージ用基板と、第１のパッケージ用基板とフレーム部と第２のパッケージ用基板とで囲まれた空間内に設けられ外力を受けたときの可動部の変位を電気信号に変換して出力する検出部の構成要素と、フレーム部における第１のパッケージ用基板との対向面における周部を除いた部位に設けられ検出部の構成要素に電気的に接続された複数の導電体部とを備え、第１のパッケージ用基板とフレーム部との互いの対向面それぞれにおける周部を除いた各部位の少なくとも一方に導電体部を収納する凹部が形成されるとともに、第１のパッケージ用基板の厚み方向に導電体部と外部接続用電極とを電気的に接続する複数の貫通配線が貫設され、前記凹部の内部空間の容積が導電体部に加えて導電体部と貫通配線とを電気的に接続する接続部を収納可能な容積に設定され、第１のパッケージ用基板におけるフレーム部との対向面の周部が全周に亘ってフレーム部と接合されてなることを特徴とする。

この発明によれば、第１のパッケージ用基板の一表面側に貫通配線の一端部に接続された外部接続用電極が設けられていることによりボンディングワイヤを用いることなく実装基板の導体パターンとの電気的接続が可能であり、また、製造時において第１のパッケージ用基板とフレーム部とを接合する際に導電体部と貫通配線の他端部との接続部が潰れても接続部が第１のパッケージ用基板とフレーム部との互いの対向面それぞれにおける周部を除いた各部位の少なくとも一方に形成された凹部内に収納されるので、接続部の電気的性質の再現性を高めながらも、第１のパッケージ用基板におけるフレーム部との対向面の周部とフレーム部との間に接続部の一部が侵入して隙間が形成されるのを防止することができて第１のパッケージ用基板におけるフレーム部との対向面の周部を全周に亘ってフレーム部と確実に接合することができ、第１のパッケージ用基板とフレーム部と第２のパッケージ用基板とで囲まれ可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することができる。

請求項２の発明は、請求項１の発明において、前記接続部は、前記貫通配線における前記導電体部側の端面に積層された第１の電極層と前記導電体部における前記貫通配線側の表面に積層された第２の電極層とを重ねて厚み方向に潰すことにより形成されてなることを特徴とする。

この発明によれば、前記接続部を電気的性質の再現性良く形成することができる。

請求項３の発明は、請求項１または請求項２の発明において、前記第１のパッケージ用基板は、前記検出部の出力信号を信号処理する信号処理回路が形成されたＩＣチップからなることを特徴とする。

この発明によれば、前記検出部の出力信号を信号処理して得られた検出値を、前記外部接続用電極を通して出力することができる。

請求項４の発明は、請求項１または請求項２の発明において、前記第２のパッケージ用基板における前記フレーム部側とは反対側に前記検出部の出力信号を信号処理する信号処理回路が形成されたＩＣチップが配設され、前記フレーム部および前記第２のパッケージ用基板には、前記導電体部と信号処理回路とを電気的に接続する接続配線が厚み方向に貫設されてなることを特徴とする。

この発明によれば、前記検出部の出力信号を信号処理して得られた検出値を、前記外部接続用電極を通して出力することができる。

請求項５の発明は、請求項１または請求項２の発明において、前記第２のパッケージ用基板は、前記検出部の出力信号を信号処理する信号処理回路が形成されたＩＣチップからなり、前記フレーム部には、前記導電体部と信号処理回路とを電気的に接続する接続配線が厚み方向に貫設されてなることを特徴とする
この発明によれば、前記検出部の出力信号を信号処理して得られた検出値を、前記外部接続用電極を通して出力することができる。

請求項６の発明は、請求項１ないし請求項５の発明において、前記第１のパッケージ用基板および前記第２のパッケージ用基板は、前記半導体基板と同じ半導体材料により形成されてなることを特徴とする。

この発明によれば、前記第１のパッケージ用基板および前記第２のパッケージ用基板と前記半導体基板との熱膨張係数差に起因した応力が前記検出部の出力に与える影響を低減でき、前記第１のパッケージ用基板および前記第２のパッケージ用基板が前記半導体基板と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。

請求項７の発明は、請求項１ないし請求項６の発明において、前記半導体基板は、シリコン基板からなることを特徴とする。

この発明によれば、前記半導体基板としてシリコン基板以外の半導体基板を用いる場合に比べて前記半導体基板の微細加工が容易になるとともに、耐衝撃性を向上できる。

請求項８の発明は、請求項２記載の半導体センサの製造方法であって、第１のパッケージ用基板とフレーム部とを接合する接合工程において、第１の電極層と第２の電極層とが重なるように第１のパッケージ用基板とフレーム部１１とを重ねて、第１のパッケージ用基板とフレーム部とを接合する際に第１の電極層および第２の電極層を潰すことにより接続部を形成することを特徴とする。

この発明によれば、貫通配線の他端部と導電体部との接続部の電気的性質の再現性を高めながらも可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することが可能になり、製造歩留まりが向上する。

請求項９の発明は、請求項１ないし請求項７のいずれか１項に記載の半導体センサの製造方法であって、第１のパッケージ用基板と第２のパッケージ用基板との少なくとも一方をフレーム部と接合するにあたって常温接合法により接合することを特徴とする。

この発明によれば、第１のパッケージ用基板や第２のパッケージ用基板とフレーム部との接合を高温下で行う場合に比べて、検出部の構成要素が熱応力の影響を受けにくくなる。

請求項１の発明では、ボンディングワイヤを用いることなく実装基板の導体パターンに一端部が接続される貫通配線の他端部と当該他端部に対向する導電体部とを電気的に接続する接続部の電気的性質の再現性を高めながらも可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することが可能であるという効果がある。

請求項８の発明では、貫通配線と導電体部との接続部の電気的性質の再現性を高めながらも可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することが可能になり、製造歩留まりが向上するという効果がある。

請求項９の発明では、第１のパッケージ用基板や第２のパッケージ用基板とフレーム部との接合を高温下で行う場合に比べて、検出部の構成要素が熱応力の影響を受けにくくなるという効果がある。

（実施形態１）
本実施形態では半導体センサの一例として、図１および図２に示す構成の加速度センサを例示する。本実施形態の加速度センサは、半導体基板を用いて形成されたセンサチップ１と、センサチップ１の一表面側（図１における下面側）に接合された第１のパッケージ用基板２と、センサチップ１の他表面側（図１における上面側）に接合された第２のパッケージ用基板３とを備えており、第１のパッケージ用基板２の一表面側（図１における下面側）に設けた外部接続用電極２６がバンプ２７を介して図示しない実装基板の導体パターンと電気的に接続される。なお、本実施形態では、上述の半導体基板として微細加工が容易で耐衝撃性に優れたシリコン基板を採用しているが、半導体基板としては、シリコン基板に限らず、例えば、厚み方向の中間にシリコン酸化膜からなる絶縁膜が形成された所謂ＳＯＩ基板を用いてもよい。

センサチップ１は、図３に示すように、矩形枠状のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２がフレーム部１１の上記一表面側において可撓性を有する薄肉の４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここにおいて、重り部１２の厚み寸法はフレーム部１１の厚み寸法よりも小さく設定されており、重り部１２と第２のパッケージ用基板３との間には重り部１２の揺動空間が形成されているが、重り部１２の厚み寸法をフレーム部１１の厚み寸法と同じに設定して、第２のパッケージ用基板３におけるセンサチップ１との対向面に重り部１２の揺動空間を確保するための凹部を形成してもよい。一方、第１のパッケージ用基板２におけるセンサチップ１の対向面には、センサチップ１の厚み方向への重り部１２の揺動空間を確保する凹部２５が形成されており、重り部１２および各撓み部１３は第１のパッケージ用基板２の厚み方向において第１のパッケージ用基板２における凹部２５の内底面から離間して配置されている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持されたコア部１２ａと、コア部１２ａに連続一体に形成されて各撓み部１３の裏面側においてフレーム部１１とコア部１２ａとの間の空間に配置される付随部１２ｂとで構成されており、フレーム部１１と付随部１２ｂとの間にはスリット１４が形成されている。

本実施形態の加速度センサはピエゾ抵抗形加速度センサであり、上述のセンサチップ１は、図３の右側に示したように、当該センサチップ１の厚み方向に直交する平面において矩形枠状のフレーム部１１の一辺に沿った方向をｘ軸方向、この一辺に直交する辺に沿った方向をｙ軸方向、センサチップ１の厚み方向をｚ軸方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。ここで、センサチップ１には、ｘ軸方向を長手方向とする２つの撓み部１３，１３におけるコア部１２ａ近傍にｘ軸方向の加速度を検出するためのピエゾ抵抗Ｒが２つずつ形成され、ｙ軸方向を長手方向とする２つの撓み部１３，１３におけるコア部１２ａ近傍にｙ軸方向の加速度を検出するためのピエゾ抵抗Ｒが２つずつ形成されている。センサチップ１の上記一表面側には、シリコン酸化膜からなる絶縁膜１６が形成されており、ピエゾ抵抗Ｒに金属配線１７（図３参照）を介して電気的に接続されたパッド１５がフレーム部１１に対応する部位でセンサチップ１の上記一表面側に設けられている。ｘ軸方向の加速度を検出するための４つのピエゾ抵抗Ｒは、金属配線１７、パッド１５、第１のパッケージ用基板２の厚み方向に貫設された貫通配線２３、外部接続用電極２６、実装基板（図示せず）に設けられた導体パターンなどを介してブリッジ回路を構成するように接続され、同様に、ｙ軸方向の加速度を検出するための４つのピエゾ抵抗Ｒもブリッジ回路を構成するように接続されているが、センサチップ１上のみでブリッジ回路を構成するように接続するようにしてもよいし、第１のパッケージ用基板２に適宜配線を設けてブリッジ回路を構成するように接続してもよい。

本実施形態の加速度センサでは、センサチップ１に加速度が作用すると、加速度の方向および大きさに応じて重り部１２がフレーム部１１に対して相対的に変位し、結果的に撓み部１３が撓んでピエゾ抵抗Ｒの抵抗値が変化することになる。つまり、ピエゾ抵抗Ｒの抵抗値の変化を検出することにより加速度センサチップ１に作用したｘ軸方向、ｙ軸方向それぞれの加速度を検出することができる。要するに、各ブリッジ回路の対角位置の一方の端子間に適宜の検出用電源を接続するとともに対角位置の他方の端子間の電圧を検出し、信号処理回路により適宜の補正を加えれば、重り部１２に作用するｘ軸方向、ｙ軸方向それぞれの加速度に比例する電圧を検出値として得ることができる。なお、本実施形態では、重り部１２および各撓み部１３が、外力を受けたときに変位する可動部を構成しており、上記各ブリッジ回路それぞれが、外力を受けたときの可動部の変位を電気信号に変換して出力する検出部を構成し、上記各ブリッジ回路それぞれについて各ピエゾ抵抗Ｒが検出部の構成要素となっている。また、上述の各パッド１５それぞれが、フレーム部１１における第１のパッケージ用基板２との対向面における周部を除いた部位に設けられ検出部の構成要素に電気的に接続された導電体部（言い換えれば、実装基板の導体パターンに一端部が電気的に接続される貫通配線２３の他端部に対向する導電体部）を構成している。を構成している。また、上述の信号処理回路は、上記各ブリッジ回路それぞれの出力信号を増幅する２つの増幅回路、感度およびオフセット電圧の温度特性を補正する温度補償回路、ノイズを除去するノイズ除去回路などを含んでいる。

第１のパッケージ用基板２および第２のパッケージ用基板３は、それぞれシリコン基板を用いて形成されている。要するに、本実施形態では、第１のパッケージ用基板２および第２のパッケージ用基板３がセンサチップ１の基礎となる上記半導体基板と同じ半導体材料により形成されているので、上記半導体基板と第１のパッケージ用基板２および第２のパッケージ用基板３との熱膨張係数差に起因した応力（センサチップ１における残留応力）が上記ブリッジ回路の出力信号に与える影響を低減でき、第１のパッケージ用基板２および第２のパッケージ用基板３が上記半導体基板と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。ただし、第１のパッケージ用基板２および第２のパッケージ用基板３はシリコン基板に限らず、上記半導体基板との熱膨張係数が略等しいガラス基板を用いて形成してもよい。

上述の第１のパッケージ用基板２は、図４に示すように上述の凹部２５がセンサチップ１との対向面においてフレーム部１１の周部と接合される周部を除いた部位に形成されており、凹部２５の内底面と第１のパッケージ用基板２の上記一表面との間にセンサチップ１のパッド１５と外部接続用電極２６とを電気的に接続する複数の貫通配線２３が貫設され、第１のパッケージ用基板２におけるフレーム部１１との対向面の周部が全周に亘ってフレーム部１１と接合されている。ここで、貫通配線２３は、凹部２５の内周面と内底面との境界から離れている。また、センサチップ１のフレーム部１１において第１のパッケージ用基板２と接合する部位の幅寸法は、接合強度および気密性を確保するために、例えば、５０〜１５０μｍ程度の範囲で適宜設定すればよい。なお、第２のパッケージ用基板３は、フレーム部１１の全周に亘って接合されており、第１のパッケージ用基板２とフレーム部１１と第２のパッケージ用基板３とでパッケージとしての気密容器を構成している。

第１のパッケージ用基板２における貫通配線２３の材料としては、Ｃｕを採用しており、第１のパッケージ用基板２の厚み方向に貫設したスルーホール２１の内周面と貫通配線２３との間にシリコン酸化膜からなる絶縁膜２２を介在させてある。貫通配線２３とパッド１５との間には、貫通配線２３とパッド１５とを電気的に接続する接続部２４が介在しており、接続部２４は、貫通配線２３においてパッド１５側の端面に設けたＮｉ膜とＡｕ膜との積層膜からなる電極層（第１の電極層）２４ａと、パッド１５において貫通配線２３側の表面に設けたＮｉ膜とＡｕ膜との積層膜からなる電極層（第２の電極層）２４ｂとを、第１のパッケージ用基板２とセンサチップ１のフレーム部１１との接合工程において重ねて潰すことにより形成されている。すなわち、第１のパッケージ用基板２とセンサチップ１のフレーム部１１との接合前における第１の電極層２４ａの厚さと第２の電極層２４ｂの厚さとの合計寸法を、第１のパッケージ用基板２とフレーム部１１との接合後の貫通配線２３の端面とパッド１５の表面との間の寸法よりも大きく設定してある。

なお、第１のパッケージ用基板２としてガラス基板を用いる場合には、絶縁膜２２を設ける代わりに、貫通配線２３とスルーホール２１の内周面との間に第１のパッケージ用基板２との密着性の高い導電性材料からなる導電性層を介在させてもよい。このような導電性層の材料としては、例えば、Ｎｉや高融点金属（Ｔｉ、Ｔａ、Ｗ、Ｚｒ、Ｈｆなど）などの金属や、これら金属の窒化物、炭化物などを採用すればよい。また、貫通配線２３の材料は、Ｃｕに限定するものではなく、例えば、Ａｌ、Ａｌ合金、Ａｕ、Ａｇなどの低抵抗金属や、Ｗ、低抵抗Ｓｉ（ポリシリコン）などのＣＶＤ法によるスルーホール２１への埋め込みが容易な材料を採用してもよい。

また、第１のパッケージ用基板２を上述のようにシリコン基板を用いて形成する場合、当該第１のパッケージ用基板２を、上述の信号処理回路が形成されたＩＣチップにより構成し、上記ブリッジ回路と信号処理回路とを接続するための配線を適宜設ければ、上記ブリッジ回路の出力信号を信号処理して得られた検出値を、外部接続用電極２６を通して出力することができる。ただし、ＩＣチップは上記実装基板に実装して外部接続用電極２６と電気的に接続するようにしてもよい。

ところで、本実施形態では、第１のパッケージ用基板２に形成した凹部２５が、第１のパッケージ用基板２におけるフレーム部１１との対向面の周部を除いた部位に形成されてパッド１５を収納する凹部を構成しており、凹部の内部空間の容積がパッド１５に加えてパッド１５と貫通配線２３とを電気的に接続する接続部２４を収納可能な容積に設定されている。なお、第１のパッケージ用基板２は、上記凹部２５とは別に、フレーム部１１との対向面の周部を除いた部位に各パッド１５それぞれを個別に収納する複数の凹部を形成してもよい。

以上説明した本実施形態の加速度センサでは、第１のパッケージ用基板２の上記一表面側に外部接続用電極２６が設けられていることによりボンディングワイヤを用いることなく実装基板の導体パターンとの電気的接続が可能であり、また、製造時において第１のパッケージ用基板２とフレーム部１１とを接合する際にパッド１５と貫通配線２３との接続部２４が潰れても接続部２４が凹部内に収納されるので、接続部２４の電気的性質（抵抗値など）の再現性を高めながらも、第１のパッケージ用基板２におけるフレーム部１１との対向面の周部とフレーム部１１との間に接続部２４の一部が侵入して隙間が形成されるのを防止することができて第１のパッケージ用基板２におけるフレーム部１１との対向面の周部を全周に亘ってフレーム部１１と確実に接合することができ、第１のパッケージ用基板２とフレーム部１１と第２のパッケージ用基板３とで囲まれ可動部および検出部の構成要素を収納する空間の気密性を再現性良く確保することができる。

ここいおいて、第１のパッケージ用基板２および第２のパッケージ用基板３とセンサチップ１との接合方法としては、センサチップ１の残留応力を少なくするためにより低温での接合が可能な接合方法を採用することが望ましく、本実施形態では、常温接合法を採用している。常温接合法では、接合前に互いの接合面へアルゴンイオン、酸素イオン、窒素イオン、中性ビームのいずれかを真空中で照射して各接合面の清浄化・活性化を行ってから、接合面同士を接触させ、常温下で適宜の荷重を印加することにより接合する。このような常温接合法では、第１のパッケージ用基板２および第２のパッケージ用基板３とフレーム部１１との接合を高温下で行う場合に比べて、検出部の構成要素が熱応力の影響を受けにくくなるという利点があり、しかも、接合時に適宜の荷重が印加されるので、第１のパッケージ用基板２とセンサチップ１のフレーム部１１との接合時に第１の電極層２４ａおよび第２の電極層２４ｂが潰れるから、第１のパッケージ用基板２とセンサチップ１との接合工程において、貫通配線２３とパッド１５とを再現性良く電気的に接続することができる。

なお、第１のパッケージ用基板２および第２のパッケージ用基板３とセンサチップ１との接合方法は、常温接合法に限らず、金属膜または有機材料膜を介した接合法、陽極接合法、高温処理による接合法などを採用してもよい。また、フレーム部１１と第１のパッケージ用基板２と第２のパッケージ用基板３との一方のみを常温接合法によりフレーム部１１と接合し、他方を別の接合方法により接合してもよい。

（実施形態２）
本実施形態においても、実施形態１と同様に、半導体センサとして加速度センサを例示する。本実施形態の加速度センサの基本構成は実施形態１と略同じであって、図５および図６に示すように、第２のパッケージ用基板３におけるフレーム部１１側とは反対側（図５における上面側）に上記信号処理回路が形成されたＩＣチップ４が配設され、フレーム部１１および第２のパッケージ用基板３に、パッド１５とＩＣチップ４の信号処理回路とを電気的に接続するための接続配線１８，３６が厚み方向に貫設されている点などが相違するが、本実施形態の加速度センサにおいても、上記ブリッジ回路の出力信号を信号処理して得られた検出値を、外部接続用電極２６を通して出力することができる。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。

第２のパッケージ用基板３に貫設された接続配線３６におけるＩＣチップ４側の端面にはＮｉ膜とＡｕ膜との積層膜からなる電極３９が設けられており、当該電極３９とＩＣチップ４のパッド４２とがバンプ５１を介して電気的に接続されている。

また、第２のパッケージ用基板３に貫設された接続配線３６におけるフレーム部１１側の端面にはＮｉ膜とＡｕ膜との積層膜からなるコンタクト用電極層３８ｂが設けられ、センサチップ１のフレーム部１１に貫設されパッド１５と電気的に接続された接続配線１８における第２のパッケージ用基板３側の端面にはＮｉ膜とＡｕ膜との積層膜からなるコンタクト用電極層３８ａが設けられており、センサチップ１のフレーム部１１と第２のパッケージ用基板３の周部とを接合する接合工程において、コンタクト用電極層３８ａとコンタクト用電極３８ｂとを重ねて潰すことにより、接続配線１８と接続配線３６とを電気的に接続する接続部３８を形成している。

ここで、第２のパッケージ用基板３におけるセンサチップ１との対向面には、各接続部３８を収納する凹部３５がフレーム１１との接合面を除いた部位に形成され、センサチップ１のフレーム部１１における第２のパッケージ用基板３との接合面以外の部位にも凹部１９が形成されているので、第２のパッケージ用基板３の周部とセンサチップ１におけるフレーム部１１の周部との接合面同士の間に接続部３８が侵入するのを防止することができ、第２のパッケージ用基板３の周部とセンサチップ１におけるフレーム部１１の周部とを全周に亘って気密的に接合することができる。

なお、第２のパッケージ用基板３におけるフレーム部１１側とは反対側には、上述の信号処理回路が形成されたＩＣチップ４に代えて、センサチップ１の出力信号を格納するメモリや所望の電気回路が形成された基板を配置してもよい。

（実施形態３）
本実施形態においても、実施形態１と同様に、半導体センサとして加速度センサを例示する。本実施形態の加速度センサの基本構成は実施形態１と略同じであって、図７に示すように、第２のパッケージ用基板３が、上述の信号処理回路を形成したＩＣチップにより構成されており、フレーム部１１に、パッド１５と第２のパッケージ用基板３の信号処理回路とを電気的に接続する接続配線１８が厚み方向に貫設されている点などが相違するが、本実施形態の加速度センサにおいても、上記ブリッジ回路の出力信号を信号処理して得られた検出値を、外部接続用電極２６を通して出力することができる。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。

また、第２のパッケージ用基板３におけるフレーム部１１との対向面にはＩＣチップのパッド３３が形成されており、センサチップ１のフレーム部１１と第２のパッケージ用基板３の周部とを接合する接合工程において、パッド３３と接続配線１８とは互いの対向面に形成されたコンタクト用電極層３４ａ，３４ｂ同士を重ねて潰すことにより、パッド３３と接続配線１８とを電気的に接続する接続部３４を形成している。

ここで、センサチップ１のフレーム部１１における第２のパッケージ用基板３との接合面以外の部位にはパッド３３および接続部３４を収納する凹部１９が形成されているので、第２のパッケージ用基板３の周部とセンサチップ１におけるフレーム部１１の周部との接合面同士の間に接続部３４が侵入するのを防止することができ、第２のパッケージ用基板３の周部とセンサチップ１におけるフレーム部１１の周部とを全周に亘って気密的に接合することができる。

ところで、上記各実施形態では、第１のパッケージ用基板２におけるフレーム部１１との対向面の周部を除いた部位にパッド１５および接続部２４を収納する凹部が形成されているが、パッド１５および接続部２４を収納する凹部は、第１のパッケージ用基板２とフレーム部１１との互いの対向面それぞれにおける周部を除いた各部位の少なくとも一方に形成してあればよい。

また、上記各実施形態では、半導体センサとしてピエゾ抵抗形加速度センサを例示したが、本発明の技術思想は、ピエゾ抵抗形加速度センサに限らず、例えば、容量形加速度センサやジャイロセンサなどにも適用でき、容量形加速度センサやジャイロセンサでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成し、固定電極と可動電極とにより、外力を受けたときの可動部の変位を電気信号に変換して出力する検出部を構成し、固定電極および可動電極それぞれが検出部の構成要素となる。

実施形態１を示す概略断面図である。 同上を示す概略斜視図である。 同上におけるセンサチップの概略下面図である。 同上における第１のパッケージ用基板の概略平面図である。 実施形態２を示す概略断面図である。 同上を示す概略斜視図である。 実施形態３を示す概略断面図である。 従来例を示す概略断面図である。

符号の説明

１ センサチップ
２ 第１のパッケージ用基板
３ 第２のパッケージ用基板
１１ フレーム部
１２ 重り部
１３ 撓み部
１５ パッド
２３ 貫通配線
２４ 接続部
２４ａ，２４ｂ 電極層
２５ 凹部
２６ 外部接続用電極
Ｒ ピエゾ抵抗

Claims (9)

1. 複数の外部接続用電極が一表面側に設けられた第１のパッケージ用基板と、半導体基板を用いて形成され第１のパッケージ用基板の他表面側において第１のパッケージ用基板の厚み方向に離間して配置された可動部と、前記半導体基板を用いて形成され可動部が内側に配置されるとともに第１のパッケージ用基板の前記他表面側に接合された枠状のフレーム部と、フレーム部を挟んで第１のパッケージ用基板に対向配置されフレーム部の全周に亘ってフレーム部に接合された第２のパッケージ用基板と、第１のパッケージ用基板とフレーム部と第２のパッケージ用基板とで囲まれた空間内に設けられ外力を受けたときの可動部の変位を電気信号に変換して出力する検出部の構成要素と、フレーム部における第１のパッケージ用基板との対向面における周部を除いた部位に設けられ検出部の構成要素に電気的に接続された複数の導電体部とを備え、第１のパッケージ用基板とフレーム部との互いの対向面それぞれにおける周部を除いた各部位の少なくとも一方に導電体部を収納する凹部が形成されるとともに、第１のパッケージ用基板の厚み方向に導電体部と外部接続用電極とを電気的に接続する複数の貫通配線が貫設され、前記凹部の内部空間の容積が導電体部に加えて導電体部と貫通配線とを電気的に接続する接続部を収納可能な容積に設定され、第１のパッケージ用基板におけるフレーム部との対向面の周部が全周に亘ってフレーム部と接合されてなることを特徴とする半導体センサ。
2. 前記接続部は、前記貫通配線における前記導電体部側の端面に積層された第１の電極層と前記導電体部における前記貫通配線側の表面に積層された第２の電極層とを重ねて厚み方向に潰すことにより形成されてなることを特徴とする請求項１記載の半導体センサ。
3. 前記第１のパッケージ用基板は、前記検出部の出力信号を信号処理する信号処理回路が形成されたＩＣチップからなることを特徴とする請求項１または請求項２記載の半導体センサ。
4. 前記第２のパッケージ用基板における前記フレーム部側とは反対側に前記検出部の出力信号を信号処理する信号処理回路が形成されたＩＣチップが配設され、前記フレーム部および前記第２のパッケージ用基板には、前記導電体部と信号処理回路とを電気的に接続する接続配線が厚み方向に貫設されてなることを特徴とする請求項１または請求項２記載の半導体センサ。
5. 前記第２のパッケージ用基板は、前記検出部の出力信号を信号処理する信号処理回路が形成されたＩＣチップからなり、前記フレーム部には、前記導電体部と信号処理回路とを電気的に接続する接続配線が厚み方向に貫設されてなることを特徴とする請求項１または請求項２記載の半導体センサ。
6. 前記第１のパッケージ用基板および前記第２のパッケージ用基板は、前記半導体基板と同じ半導体材料により形成されてなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体センサ。
7. 前記半導体基板は、シリコン基板からなることを特徴とする請求項１ないし請求項６のいずれかに記載の半導体センサ。
8. 請求項２記載の半導体センサの製造方法であって、第１のパッケージ用基板とフレーム部とを接合する接合工程において、第１の電極層と第２の電極層とが重なるように第１のパッケージ用基板とフレーム部とを重ねて、第１のパッケージ用基板とフレーム部とを接合する際に第１の電極層および第２の電極層を潰すことにより接続部を形成することを特徴とする半導体センサの製造方法。
9. 請求項１ないし請求項７のいずれか１項に記載の半導体センサの製造方法であって、第１のパッケージ用基板と第２のパッケージ用基板との少なくとも一方をフレーム部と接合するにあたって常温接合法により接合することを特徴とする半導体センサの製造方法。

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