JP2010177280A

JP2010177280A - 半導体センサの製造方法、及び半導体センサ

Info

Publication number: JP2010177280A
Application number: JP2009015721A
Authority: JP
Inventors: Shogo Mitani; 尚吾三谷
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2009-01-27
Filing date: 2009-01-27
Publication date: 2010-08-12

Abstract

【課題】半導体センサの小型化を達成すると共に、センサ素子からの信号を容易に外部へ取り出すことができる半導体センサを、簡易な工程で安定して製造する。
【解決手段】集積回路１２が複数配された一面を有する第一ウェハ基板１０を用い、該一面と反対側に位置する他面に、集積回路間と同様の間隔を設けて凹部１３ａを複数形成する。センサ回路２５と、該センサ回路に電気的に接続された第一導電部と、該第一導電部に一端が電気的に接続され他端が板厚方向に延設された第二導電部とからなる構造体が複数、集積回路間と同様の間隔を設けて、予め配置された第二ウェハ基板２０を用い、センサ回路と凹部とが個別に対向するように、第一ウェハ基板と第二ウェハ基板とを重ね合わせる。他面側から第二ウェハ基板を薄肉化し、第二導電部の他端を露呈させて貫通電極を形成する。第一ウェハ基板と第二ウェハ基板を、重ね合わせた状態を保ちつつダイシングする。
【選択図】図１

Description

本発明は、半導体センサの製造方法と、これにより製造された半導体センサに係り、詳しくは、半導体センサの小型化、高信頼性化及び、生産性の向上を図る、半導体センサの製造方法と半導体センサの構造に関する。

近年、携帯電話機や、携帯用のパーソナルコンピュータといった携帯電子機器の高機能化、小型化に伴い、それらに使われる電子デバイス等にも更なる小型化が要求されている。これらを実現するために、３次元実装などの方法が提案されている。

たとえば、ＭＥＭＳ（Micro Electro-Mechanical System）が形成された基板（ＭＥＭＳ層）と、半導体素子が形成された半導体層（回路層）とを、接着剤を介して接合することにより、デバイスの小型化を図るようにしたものが提案されている（たとえば、特許文献１参照）。また、回路チップとセンサ（加速度センサや角速度センサ）チップとを接着剤を介して接合することによりチップの小型化を実現すると共に、この接着剤の工夫により実装の信頼性の向上を図るようにしたものも提案されている（たとえば、特許文献２，３参照）。さらに、ＭＥＭＳ層を回路層で挟み込むことにより、高信頼性を図るようにしたものも提案されている（たとえば、特許文献４参照）。

ところが、上述した特許文献１乃至４において提案されたデバイスでは、実装面積の小型化は可能であるが、回路チップとセンサ部とを積層するため、高さ方向においてデバイス全体の厚さが増加するという問題がある。

そこで、高さ方向の小型化を可能としたデバイスの製造方法として、センサ素子が形成された半導体基板と、センサ素子を覆う空隙部を形成されたキャップ用基板とを接合し、半導体基板においてセンサ素子が形成された面と反対側の面を薄肉化した後、薄肉化した面に台座用基板を接合し、これらをチップ単位にダイシングするようにしたものが提案されている（たとえば、特許文献５参照）。また、真空室を形成する凹部を有するキャップを介し、この凹部をセンサチップ側に向けて、センサチップと、ＡＳＩＣとを積層するようにしたものも提案されている（たとえば、特許文献６参照）。
なお、センサチップと、センサチップの電極取り出し用の貫通孔を設けたガラスキャップとを接合したものも提案されている（たとえば、特許文献７参照）。

しかしながら、上述した特許文献５及び６に記載において提案されたデバイスでは、センサ素子からの信号を取り出す場合、たとえばチップ毎にワイヤをボンディングしなければならず、効率良く大量に生産することができないという問題がある。
また、特許文献７に記載において提案されたデバイスでは、実装面積の小型化や、高さ方向の小型化を図ることができないものである。

特開２００４−２２１２８５号公報特開２００５−２９２１１４号公報特開２００６−３１７３２１号公報特開２００７−３１３５９４号公報特開２００１−３３２７４６号公報特開平１１−１６０１７９号公報特許第３４１４２０３号公報

本発明は、上記事情に鑑みて成されたものであり、半導体センサの実装面積の小型化及び高さ方向の小型化を達成すると共に、センサ素子からの信号を容易に外部へ取り出すことができる半導体センサを、効率良く大量に生産することが可能な製造方法を提供することを目的とする。
また、本発明は、外部からの要因に影響されにくく、安定した動作が可能な半導体センサを提供することを目的とする。

本発明の請求項１に係る半導体センサの製造方法は、集積回路が配された一面を有する第一チップ基板の他面に第二チップ基板の一面を重ねてなる基体、該基体内の重なり面において、前記第一チップ基板の他面の中央域に凹部を配することにより、前記第二チップ基板と略平行して広がる空隙部、該空隙部に露呈するように前記第二チップ基板の一面に配されたセンサ回路、前記第二チップ基板の一面側に配され、前記センサ回路と電気的に接続された第一導電部、及び、一端が前記第一導電部と電気的に接続し、他端が前記第二チップ基板の他面からなる前記基体の外面に露呈するように、前記第二チップ基板を貫通し第二導電部からなる貫通電極、を少なくとも備えた半導体センサの製造方法であって、前記集積回路が複数、所望の間隔を設けて配された一面を有する第一ウェハ基板を用い、該一面と反対側に位置する他面に、前記集積回路間と同様の間隔を設けて前記凹部を複数形成する第一工程、一面側に配された前記センサ回路と、該センサ回路に電気的に接続された前記第一導電部と、該第一導電部に一端が電気的に接続され他端が板厚方向に延設された第二導電部とからなる構造体が複数、前記集積回路間と同様の間隔を設けて、予め配置された第二ウェハ基板を用い、前記センサ回路と前記凹部とが個別に対向するように、前記第一ウェハ基板と前記第二ウェハ基板とを配置してから、前記第一ウェハ基板に前記第二ウェハ基板を重ね合わせる第二工程、前記第二ウェハ基板の他面側から加工を施し該第二ウェハ基板を薄肉化し、前記第二導電部の他端を露呈させて貫通電極を形成する第三工程、及び、前記第一ウェハ基板と前記第二ウェハ基板を、重ね合わせた状態を保ちつつ、チップ単位にダイシングする第四工程、を順に含むことを特徴とする。

本発明の請求項２に係る半導体センサの製造方法は、請求項１に記載の半導体センサの製造方法において、前記第二ウェハ基板として、シリコン基板上に、酸化シリコン層、シリコン層を順に重ねてなり、前記貫通電極の他端が一方の側をなす前記シリコン層を貫通して前記酸化シリコン層に接する構成を備えたＳＯＩウェハを用い、前記第三工程は、他方の側をなす前記シリコン基板を除去する、ことを特徴とする。

本発明の請求項３に係る半導体センサの製造方法は、請求項１又は２に記載の半導体センサの製造方法において、前記第三工程の後工程として、前記第二ウェハ基板の他面側に、前記貫通電極の他端と電気的に接続されるバンプを形成する工程α、をさらに含むことを特徴とする。

本発明の請求項４に係る半導体センサは、集積回路が配された一面を有する第一チップ基板の他面に第二チップ基板の一面を重ねてなる基体、前記基体内の重なり面において、前記第一チップ基板の他面の中央域に凹部を配することにより、前記第二チップ基板と略平行して広がる空隙部、前記空隙部に露呈するように前記第二チップ基板の一面に配されたセンサ回路、前記第二チップ基板の一面側に配され、前記センサ回路と電気的に接続された第一導電部、及び、一端が前記第一導電部と電気的に接続し、他端が前記第二チップ基板の他面からなる前記基体の外面に露呈するように、前記第二チップ基板を貫通し第二導電部からなる貫通電極、を少なくとも備えたことを特徴とする。

本発明の半導体センサの製造方法は、一面に複数の集積回路が配された第一ウェハ基板において、この一面と反対側に位置する他面に、集積回路間と同様の間隔を設けて凹部を複数形成した後、一面に複数のセンサ回路、このセンサ回路に電気的に接続された第一導電部、この第一導電部に一端が電気的に接続され他端が板厚方向に延設された第二導電部からなる構造体が予め複数配置された第二ウェハ基板を用い、第一ウェハ基板の凹部と、第二ウェハ基板のセンサ回路とが個別に対向するように、第一ウェハ基板と第二ウェハ基板とを配置してから、第一ウェハ基板に第二ウェハ基板を重ね合わせる。また、第二ウェハ基板の他面側から加工を施し第二ウェハ基板を薄肉化し、第二導電部の他端を露呈させて貫通電極を形成し、第一ウェハ基板と第二ウェハ基板を、重ね合わせた状態を保ちつつ、チップ単位にダイシングする。ゆえに、本願発明に係る半導体センサの製造方法により、第一ウェハ基板と第二ウェハ基板の実装面積を等しくし、第二ウェハ基板の薄肉化を容易に図ることができる。また、第二ウェハ基板の薄肉化工程に伴って、ウェハ基板をチップ単位にダイシングする前に、センサ素子からの信号を取り出すことが可能な貫通電極を形成することができる。
したがって、半導体センサの実装面積の小型化及び高さ方向の小型化を達成すると共に、センサ素子からの信号を容易に外部へ取り出すことができる半導体センサを、効率良く大量に生産する製造方法を提供することができる。

また、本発明の半導体センサは、集積回路が配された一面を有する第一チップ基板の他面に第二チップ基板の一面を重ねてなる基体からなり、この基体内の重なり面において、第一チップ基板の他面の中央域に凹部を配することにより形成された空隙部に露呈するように第二チップ基板の一面にセンサ回路が配されている。ゆえに、センサ回路は空隙部によって外部環境の影響を受けることの無いように保護され、特性の変化を防ぐことができる。
したがって、外部からの要因に影響されにくく、安定した動作が可能な半導体センサを提供することができる。

本発明に係る半導体センサの製造方法を示す工程断面図である。本発明に係る半導体センサの製造方法に用いる第二ウェハ基板の製造方法の一例を示す工程断面図である。本発明に係る半導体センサの構成を示す断面図である。

以下、本発明を実施した半導体センサの製造方法と、これにより製造される半導体センサの一例について、図面を参照して説明する。
図１は、本発明に係る半導体センサの製造方法を示す工程断面図である。
なお、本実施の形態においては、半導体センサとして、圧力の変化による応力を電気信号として取り出すことで圧力を検出する半導体圧力センサを例に説明する。

まず、本発明に係る半導体センサの製造方法により製造される半導体センサ３０は、図３に示すことができる。図３は、本発明に係る半導体センサの構成を示す断面図である。この図３に示すように、第一チップ基板１の他面１ｂに第二チップ基板２の一面２ａを重ねてなる基体３により構成されている。

第一チップ基板１は、センサの駆動回路や補償回路といった集積回路１２が一面１ａに配されている。この集積回路１２は、第二チップ基板２の一面２ａに形成された、後述するセンサ回路２５より出力されるセンサ信号を演算処理する。
また、第一チップ基板１は、他面１ｂの中央域に凹部１３ａが配されており、この凹部１３ａは、基体３内の重なり面において、第二チップ基板２と略平行して広がる空隙部１３を構成する。

第二チップ基板２は、空隙部１３に露呈するようにセンサ回路２５が一面２ａに配されている。このセンサ回路２５は、圧力の変化量を電気信号に変換して出力するものであり、たとえば、単結晶シリコン等のダイアフラム上にピエゾ抵抗効果を有する材料でできた複数個の半導体歪ゲージをブリッジ接続した構成となっている。そして、圧力変化によりダイアフラムが変形すると、その変形量に応じて半導体歪ゲージのゲージ抵抗が変化し、その変化量が電圧信号としてブリッジ回路から取り出されるようになっている。したがって、第二チップ基板２は、空隙部１３と重なる領域βをその後の加工によって薄肉化することで、この領域βをダイアフラム２８とすることができる。

センサ回路２５が空隙部１３に露呈するように配されていることで、センサ回路２５は湿気や静電気等の外乱の影響を受けることなく保護することができ、センサ特性の変化を防ぎ、安定した動作を可能とする。

また、第二チップ基板２は、一面２ａ側に、センサ回路２５と電気的に接続された第一導電部２６、及び、一端２７ａが第一導電部２６と電気的に接続し、他端２７ｂが第二チップ基板２の他面２ｂからなる基体３の外面に露呈するように、第二チップ基板２を貫通する第二導電部２７からなる貫通電極（以下、符号２７で示す。）を少なくとも備える。
これにより、センサ回路２５と貫通電極２７との導通を図り、センサ素子からの信号を基３体の外面より取り出すことが可能となる。

この貫通電極２７の他端２７ｂには、電気的に接続されるバンプ３１を形成する。このバンプ３１は、たとえばＷＬＰ（Wafer Level Package）加工により形成することができる。バンプ３１を形成することで、センサ回路２５の有する第二チップ基板２の一面２ａとは逆の他面２ｂ側にある程度の空間が存在することになり、圧力などの外力をダイアフラム２８に印加することが可能になり、センサ回路２５が駆動するようなものでもその動作を妨げることのないようにできる。

次に、上述した半導体センサ３０の製造方法について説明する。
本発明に係る半導体センサの製造方法においては、事前に、第二ウェハ基板２０を別途作製しておく。この第二ウェハ基板２０は、半導体センサ３０において第二チップ基板２となる。
したがって、まず、第二ウェハ基板２０の製造方法について、図２を参照して説明する。図２は、本発明に係る半導体センサの製造方法に用いる第二ウェハ基板の製造方法の一例を示す工程断面図である。

初めに、図２（ａ）に示すように、たとえば、半導体基板２１として、シリコン基板２２上に、酸化シリコン層２３、シリコン層２４を順に重ねてなる構成を備えたＳＯＩ（Silicon on Insulator）ウェハ２１を準備する。ここで、ＳＯＩウェハとは、Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ₂層を挿入した構造のウェハを意味する。

次に、図２（ｂ）に示すように、ＳＯＩウェハ２１において一面となるシリコン層２４上に、センサ回路２５を複数形成する。センサ回路２５としては、たとえば、感圧素子として機能するゲージ抵抗を複数配する。各ゲージ抵抗は、不図示のリード線を介して、ホイットストーンブリッジを構成するように電気的に接続されている。このような感圧素子は、半導体センサ３０においてダイアフラム２８として動作する領域の周縁部に配置するとよい。この周縁部においては、圧縮と引張の両応力が感圧素子に加わり易いので、感度の良い圧力センサが得られる。

引き続き、図２（ｃ）に示すように、センサ回路が形成された、一方の側をなすシリコン層２４における感圧素子（センサ回路２５）の外周部に、半導体センサ３０において貫通電極として機能する第二導電部２７を形成する。第二導電部２７は、たとえば、一方の側をなすシリコン層２４にＤＲＩＥ（Deep-Reactive Ion Etching）法によりエッチングすることで、酸化シリコン層１３が露呈するようにコンタクト孔部を穿設し、このコンタクト孔部に導電性物質である導電性ペーストのような導電材料を充填することで形成できる。ＤＲＩＥ法とは、エッチングガスに六フッ化硫黄（ＳＦ₆）を用い、高密度プラズマによるエッチングと、側壁へのパッシベーション成膜を交互に行うことにより（Boschプロセス）、第一ウェハ基板１０を深堀エッチングするものである。また、この導電性物質としては、たとえば、Ｃｕとし、メッキによりコンタクト孔部内に充填することができる。なお、導電性物質はこれに限定されず、他の金属材料や半田等の合金とすることもできる。また、充填方法も、ＣＶＤやスパッタを利用することができる。

さらに、図２（ｄ）に示すように、セミアデイテイブ法を用いて、第二導電部２７上に、第一導電部２６を複数形成する。したがって、第二導電部２７の一端２７ａは、この第一導電部２６に電気的に接続されたものとなる。なお、第二導電部２７の他端２７ｂは、ＳＯＩウェハ２１の板厚方向に延設されたものとなっている。

以上のような工程により、一面２０ａ側にセンサ回路２５が配され、このセンサ回路２５に電気的に接続された第一導電部２６と、この第一導電部２６に一端２７ａが電気的に接続され、他端２７ｂが板厚方向に延設された第二導電部２７とからなる構造体が複数、集積回路１２間と同様の間隔を設けて、一面２０ａ側予め配置されている第二ウェハ基板２０を製造することができる。

そして、本発明に係る半導体センサは、まず、図１(ａ)に示すように、シリコンウェハでなる半導体基板１１の一面１１ａに、集積回路１２が複数、所望の間隔を設けて配された第一ウェハ基板１０を準備する。すなわち、本発明に係る半導体センサの製造方法においては、集積回路１２が複数、所望の間隔を設けて配された一面１０ａを有する第一ウェハ基板１０を用いる。

次に、図１(ｂ)に示すように、この第一ウェハ基板１０の一面１０ａと反対側に位置する他面１０ｂに、集積回路１２間と同様の間隔を設けて凹部１３ａを複数形成する。この凹部１３ａは、いわゆるキャビティであり、たとえば、ＤＲＩＥ等によるドライエッチングにより形成することができる。なお、凹部１３ａを形成する方法はこれに限定されるものではなく、酸やアルカリ等の溶液を用いたウェットエッチングや、サンドブラスト、レーザ等の物理的加工も可能である。

引き続き、図１(ｃ)に示すように、第一ウェハ基板１０に、予め準備した第二ウェハ基板２０を重ね合わせて接合する。この第一ウェハ基板１０と第二ウェハ基板２０の重ね合わせは、凹部１３ａとセンサ回路２５とが個別に対向するように配置してから行う。また、接合方法としては、Ｓｉ−Ｓｉの常温接合等が考えられる。

また、第二ウェハ基板２０の他面２０ｂ側から加工を施して第二ウェハ基板２０を薄肉化し、第二導電部２７の他端２７ｂを露呈させて貫通電極を形成する。第二ウェハ基板２０の薄肉化は、たとえば、センサ回路の無い、他方の側をなすシリコン基板２２及び酸化シリコン層２３を研磨等することにより所望の厚さとし、ダイアフラム２８を形成する。この薄肉化する方法については限定されるものではなく、研磨及びポリッシング加工に加え、反応ガスを用いたドライエッチング、薬液を用いたウェットエッチング、又は電気化学エッチング等による加工も可能である。また、研磨後、ポリッシングを行い、さらにＴＭＡＨなどの薬液でウェットエッチング加工することによって、均一な厚さのダイアフラムを得ることができるので好ましい。

この際、第二ウェハ基板２０が、Ｓｉ／ＳｉＯ₂／Ｓｉから構成される三層構造を有するＳＯＩウェハであると、酸化シリコン層２３を薄肉化の程度を確認する目印とすることができる。すなわち、酸化シリコン層２３の出現又は残留によって、第二ウェハ基板２０の薄肉化の程度を判断し、薄肉化し過ぎや、薄肉化不足といた判断を容易に行なうことができる。さらに、ＳＯＩウェハの酸化膜はエッチストップとしても機能するため、予め所望の厚さのダイアフラム２８となるようにシリコン層２４の厚さを調整してシリコン基板２２上に成膜しておけば、効率良く均一な厚みの半導体センサを製造することができる。なお、第二ウェハ基板２０の酸化シリコン層２３を残しておけば、電気的絶縁や汚染などの保護膜として利用することも可能である。

したがって、第二ウェハ基板２０の薄肉化は、シリコン基板２２と酸化シリコン層２３とで研磨等による薄肉化速度を変更し、たとえば、シリコン基板２２においては速度を早く一気に行い、酸化シリコン層２３においては速度を遅くゆっくりと行うようにすると良い。これにより、半導体センサの破損を防止し、安定して効率良く、大量に生産することができる。

さらに、第二ウェハ基板２０の他面２０ｂ側に、貫通電極２７からの信号の取り出し口として、貫通電極２７の他端２７ｂと電気的に接続されるバンプ３１を形成する。バンプ３１は、たとえば、Ｓｎ−Ａｇ−Ｃｕ系からなる半田ボールを搭載して形成することができる。本発明において、バンプ３１はこれに限定されるものではなく、他の組成の半田や、他の金属からなる半田、又はＣｕやＡｕなどからなるバンプを用いることができ、作製法も、半田ペーストを用いた印刷法やメッキ法、ワイヤによるスタッドバンプ等が適用可能である。このバンプ３１によって、外部基板との接続自由度の高い半導体センサを効率良く作製することができる。

その後、第一ウェハ基板１０と第二ウェハ基板２０を、重ね合わせた状態を保ちつつ、チップ単位にダイシングする。これにより、図３に示す構造の半導体センサ３０を製造することができる。

以上のように本発明においては、デバイスの小面積化及び低背化を実現すると共に、センサ素子からの信号を容易に外部へ取り出すことを可能とした半導体センサを、簡易な工程で、効率良く大量に製造することができる。

なお、本実施の形態においては半導体圧力センサを例に説明したが、本発明は、気密構造を必要とする加速度センサや、角速度センサにも応用可能なものである。

本発明に係る半導体センサは、携帯電話機や、携帯用のパーソナルコンピュータといった携帯電子機器など各種の電子機器の製造分野で利用することが可能である。

１第一チップ基板、２第二チップ基板、３基体、１０第一ウェハ基板、１２集積回路、１３空隙部、１３ａ凹部、２０第二ウェハ基板、２１ＳＯＩウェハ、２２シリコン基板、２３酸化シリコン層、２４シリコン層、２５センサ回路、２６第一導電部、２７第二導電部（貫通電極）、２８ダイアフラム、３０半導体センサ、３１バンプ。

Claims

集積回路が配された一面を有する第一チップ基板の他面に第二チップ基板の一面を重ねてなる基体、該基体内の重なり面において、前記第一チップ基板の他面の中央域に凹部を配することにより、前記第二チップ基板と略平行して広がる空隙部、該空隙部に露呈するように前記第二チップ基板の一面に配されたセンサ回路、前記第二チップ基板の一面側に配され、前記センサ回路と電気的に接続された第一導電部、及び、一端が前記第一導電部と電気的に接続し、他端が前記第二チップ基板の他面からなる前記基体の外面に露呈するように、前記第二チップ基板を貫通し第二導電部からなる貫通電極、を少なくとも備えた半導体センサの製造方法であって、
前記集積回路が複数、所望の間隔を設けて配された一面を有する第一ウェハ基板を用い、該一面と反対側に位置する他面に、前記集積回路間と同様の間隔を設けて前記凹部を複数形成する第一工程、
一面側に配された前記センサ回路と、該センサ回路に電気的に接続された前記第一導電部と、該第一導電部に一端が電気的に接続され他端が板厚方向に延設された第二導電部とからなる構造体が複数、前記集積回路間と同様の間隔を設けて、予め配置された第二ウェハ基板を用い、前記センサ回路と前記凹部とが個別に対向するように、前記第一ウェハ基板と前記第二ウェハ基板とを配置してから、前記第一ウェハ基板に前記第二ウェハ基板を重ね合わせる第二工程、
前記第二ウェハ基板の他面側から加工を施し該第二ウェハ基板を薄肉化し、前記第二導電部の他端を露呈させて貫通電極を形成する第三工程、及び、
前記第一ウェハ基板と前記第二ウェハ基板を、重ね合わせた状態を保ちつつ、チップ単位にダイシングする第四工程、
を順に含むことを特徴とする半導体センサの製造方法。
前記第二ウェハ基板として、シリコン基板上に、酸化シリコン層、シリコン層を順に重ねてなり、前記貫通電極の他端が一方の側をなす前記シリコン層を貫通して前記酸化シリコン層に接する構成を備えたＳＯＩウェハを用い、
前記第三工程は、他方の側をなす前記シリコン基板を除去する、
ことを特徴とする請求項１に記載の半導体センサの製造方法。
前記第三工程の後工程として、前記第二ウェハ基板の他面側に、前記貫通電極の他端と電気的に接続されるバンプを形成する工程α、
をさらに含むことを特徴とする請求項１又は２に記載の半導体センサの製造方法。
集積回路が配された一面を有する第一チップ基板の他面に第二チップ基板の一面を重ねてなる基体、
前記基体内の重なり面において、前記第一チップ基板の他面の中央域に凹部を配することにより、前記第二チップ基板と略平行して広がる空隙部、
前記空隙部に露呈するように前記第二チップ基板の一面に配されたセンサ回路、
前記第二チップ基板の一面側に配され、前記センサ回路と電気的に接続された第一導電部、及び、
一端が前記第一導電部と電気的に接続し、他端が前記第二チップ基板の他面からなる前記基体の外面に露呈するように、前記第二チップ基板を貫通し第二導電部からなる貫通電極、を少なくとも備えたことを特徴とする半導体センサ。