JP2007220780A - 半導体デバイスの製造方法 - Google Patents

Abstract

【課題】キャビティーと貫通孔を同一基板に効率よく形成することが可能な半導体デバイスの製造方法を提供する。
【解決手段】機能素子１２が形成された半導体基板１１と、該半導体基板１１と接合される接合基材２０とを備え、接合基材２０は、半導体基板１１の機能素子１２に臨んで一定の空間１３が形成されるように設けられたキャビティー２２と、接合基材２０の両面２１、２３に開口した貫通孔２４とを有する半導体デバイス１０の製造方法において、接合基材２０の一方の面２１からキャビティー２２の形成と同時に貫通孔２４の位置にキャビティー２２の深さまで有底孔２５を形成する工程と、接合基材２０の他方の面２３から前記有底孔２５に連通する連通孔２６を形成して前記貫通孔２４を貫通する工程とを有する方法により、接合基材２０を加工する。これにより、加工精度の向上が図れる。
【選択図】図１

Description

本発明は、圧力センサや高周波デバイス等、気密パッケージを必要とするデバイスのウエハレベルパッケージに用いるのに好適な半導体デバイスの製造方法に関する。

圧力センサや各種フィルタに代表される高周波デバイスにおいては、デバイスの特性や信頼性を確保するため、気密パッケージが必要な場合が多い。気密パッケージとした半導体デバイスの一例として、例えば特許文献１に記載された圧力センサは、図１（ｄ）に示すように、センサ回路（図示略）が形成されるシリコン基板１１と、圧力センサのダイアフラム１２に対応するようにキャビティー２２を有するガラス台座２０とが接合されてなり、ガラス台座２０には圧力センサと電気的に接続できるよう貫通孔２４に導電性物質を充填してなる貫通配線１５が形成されている。キャビティー２２とダイアフラム１２とに囲まれた空間１３には、デバイスの特性を維持するために気密性が要求される。
この圧力センサ１０は、センサ回路が形成されたシリコン基板１１とキャビティー２２及び貫通孔２４が形成されたガラス台座２０とをウエハレベルで接合し、各工程を通過した後、最後に個片化することで、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）が実現できる。
特開２００４−１７７３４３号公報

ところで、このパッケージ構造においては、気密空間１３が形成されるキャビティー２２と、貫通配線１５が形成される貫通孔２４とが、同じ一つの台座２０に形成されている。このように加工面積及び基板の垂直方向への深さが異なる２つの構造体を同一基板に形成することは一般に容易ではなく、加工時間や形状が大きく異なるため、加工法の選定やプロセスの設計が大変重要な課題となる。しかしながら特許文献１では、貫通孔を形成した後にキャビティーを形成する方法を例示しているものの（特許文献１の図２参照）、キャビティーと貫通孔を一つの台座に形成するための基板の加工方法及びプロセスの最適化については、特に検討されてはいない。

本発明は、上記事情に鑑みてなされたものであり、キャビティーと貫通孔を同一基板に効率よく形成することが可能な半導体デバイスの製造方法を提供することを課題とする。

前記課題を解決するため、本発明は、機能素子が形成された半導体基板と、該半導体基板と接合される接合基材とを備え、前記接合基材は、前記半導体基板の機能素子に臨んで一定の空間が形成されるように設けられたキャビティーと、前記接合基材の両面に開口した貫通孔とを有する半導体デバイスの製造方法において、前記接合基材の加工は、該基材の一方の面から前記キャビティーの形成と同時に前記貫通孔の位置に前記キャビティーの深さまで有底孔を形成する工程と、前記基材の他方の面から前記有底孔に連通する連通孔を形成して前記貫通孔を貫通する工程とを有することを特徴とする半導体デバイスの製造方法を提供する。
前記キャビティー及び有底孔の形成、並びに前記連通孔の形成は、エッチング、レーザー加工、サンドブラストのうちいずれか一つを含むことが好ましい。
前記接合基材は、シリコン、ガラス、セラミック、樹脂、又はこれらの複合材からなるものであることが好ましい。

本発明の半導体デバイスの製造方法によれば、基材の一方の面からの加工によりキャビティー及び該キャビティーと同程度の深さの孔を同時に形成した後、基材の他方の面からの加工により孔を連通させて貫通孔を貫通するようにしたので、加工深さが深くなるに従って生じる加工速度の低下や加工精度のばらつきを低減できるとともに、加工不良を少なくすることができる。
また本発明によれば、接合基材を高精度に加工できるので高機能なモジュールを実現できる上、半導体基板と接合される接合基材として、シリコン、ガラス、セラミック、樹脂、又はこれらの複合材など、多様な材料を採用することが可能であるので、多種多様な半導体パッケージの製造に適用が可能である。

以下、最良の形態に基づき、図面を参照して本発明を説明する。
本発明により製造される半導体デバイスは、図１（ｄ）に示すように、機能素子１２が形成された半導体基板１１と、この半導体基板１１と接合される接合基材２０とを備える。ここで、接合基材２０は、半導体基板１１の機能素子１２に臨んで一定の空間１３が形成されるよう接合基材２０の一方の面２１に設けられたキャビティー２２と、貫通配線１５の形成のため接合基材２０の両面２１、２３に開口した貫通孔２４とを有するものである。
なお、本発明において接合基材２０の一方の面２１とはキャビティー２２が設けられる側の面であり、接合基材２０の他方の面２３とはその反対側の面である。

図１は、一例として圧力センサに用いられる半導体デバイス１０及びその製造方法を示す図面であって、この半導体デバイス１０は機能素子としてダイアフラム１２を有する。このダイアフラム１２とキャビティー２２との間には、半導体基板１１に形成されたダイアフラム１２が変位して接合基材２０に接触することを避けるため空間１３が確保されている。

半導体基板１１は不図示のセンサ回路を有し、該センサ回路はメタルパッド１４に接続された貫通配線１５を介して外部と電気的に接続できるようになっている。ここで貫通配線１５は、貫通孔２４への導電性物質の充填により形成することができる。
半導体基板１１と接合基材２０とが接合される面には、センサ回路を封止するためのシール用メタル（不図示）が設けられ、パッケージの内部を気密に封止している。

この例に示すように、キャビティー２２と貫通孔２４を有する接合基材２０を作製するため、本発明では、まず第１工程として図１（ａ）に示すように、接合基材２０の一方の面２１からキャビティー２２の形成と同時に貫通孔２４を形成すべき位置にキャビティー２２の深さまで有底孔２５を形成し、次いで第２工程として図１（ｂ）に示すように、接合基材２０の他方の面２３から有底孔２５に連通する連通孔２６を形成して、貫通孔２４を貫通するようにしている。

接合基材２０の材料は特に限定されないが、好適なものとしては、ガラス、シリコン等の半導体、セラミック、樹脂、又はこれらの複合材からなる基材が例示できる。接合基材２０の厚さも特に限定されないが、例えば１５０μｍ〜１ｍｍ程度が好適である。具体例としては、大きさが４インチで厚さが約３００μｍのガラス基板（例えばパイレックス（登録商標）製）が挙げられる。

第１工程におけるキャビティー２２及び有底孔２５の形成、並びに第２工程における連通孔２６の形成は、特に限定されないが、好適にはエッチング、レーザー加工、サンドブラストのうちいずれか一つを含む方法、すなわち、上記の手法から選択した１つによってもよく、複数の手法を組み合わせてもよい。これらの方法を用いて孔あけ加工を行うことにより、ウエハ面内で均一な加工を行うことが可能となる。
エッチングとしては、エッチングガスを用いるドライエッチング、エッチング溶液を用いるウェットエッチング等が挙げられる。

本発明の第１工程においては、キャビティー２２と有底孔２５とを同時に加工する結果、有底孔２５の深さは、キャビティー２２の深さと同程度となる。また、有底孔２５の径は、目的とする貫通孔２４の径に合わせて設定される。
キャビティー２２の深さ及び有底孔２５の径は特に限定されないが、例えばキャビティー２２の深さは数μｍ〜１００μｍ程度まで適宜設定でき、有底孔２５の径は、孔の加工方法に依存するものであるが、５０μｍ〜３００μｍ程度まで適宜設定できる。
一例として、キャビティー２２の深さを５０μｍ、貫通孔２４の径を１５０μｍとするとき、有底孔２５としては、深さが約５０μｍ、径が約１５０μｍの微細孔を形成する。

また、第２工程における連通孔２６の加工の深さは、該連通孔２６が第１工程における有底孔２５の底部に達する（連通する）まで行われる。連通孔２６の径は、目的とする貫通孔２４の径に合わせて設定され、有底孔２５と同径にされる。
例えば、接合基材２０の厚さが約３００μｍ、有底孔２５の深さが約５０μｍである場合には、接合基材２０の他方の面２３から連通孔２６を加工する残りの深さは、約２５０μｍである。連通孔２６の径は、孔の加工方法に依存するものであるが、５０μｍ〜３００μｍ程度まで適宜設定できる。

本発明により作製した接合基材２０を用いて半導体デバイス１０を製造方法は特に限定されないが、例えば、図１（ｃ）に示すように、キャビティー２２と機能素子１２、貫通孔２４とメタルパッド１４がそれぞれ面内で対応するように接合基材２０と半導体基板１１とを接合した後、図１（ｄ）に示すように、メタルパッド１４と電気的に接続された貫通配線１５を貫通孔２４内に形成する方法が挙げられる。

接合基材２０と半導体基板１１との接合は、陽極接合等の手法により、双方がウェハの状態で接合することができる。この際、半導体基板１１と接合基材２０とに挟まれた空間の気密が取れるように接合される。
貫通配線１５の形成方法としては、スクリーン印刷法、溶融金属吸引法等によって貫通孔２４内に導電性物質を充填する方法等が挙げられる。あるいは、スパッタ法や蒸着法、無電解めっき等により貫通孔２４の孔壁に導電性物質の膜を形成し、この膜を給電層にして電解めっきで導電性物質を成長させる方法を用いても良い。接合基材２０の他方の面２３には、貫通配線１５への電気的接続を容易にするため、必要に応じて、導電性のバンプやパッド等（不図示）を形成することができる。
接合基材２０と半導体基板１１とをウェハの状態で接合した場合、ウエハ上の各デバイスの加工工程が完了した後、最後に個片化することで、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）を実現することができる。

ここで、キャビティー２２及び貫通孔２４を有する接合基材２０を製造する方法として、本発明による方法（図２）と、普通に考えられる片面からの加工方法（図３）とを比較することにより、本発明の効果を説明する。

本発明においては、接合基材２０は以下のようにして加工することができる。
まず、図２（ａ）に示すように接合基材２０の一方の面２１にレジスト（第１のレジスト）３１を塗布し、次いで図２（ｂ）に示すようにフォトリソグラフィーによりキャビティー２２に対応する箇所３２及び貫通孔２４に対応する箇所３３でレジスト３１を除去してパターニングする。次いで図２（ｃ）に示すように、サンドブラスト等で所定の深さまで孔あけ加工し、キャビティー２２及び有底孔２５を形成する。さらに裏面加工に先立って図２（ｄ）に示すように残りのレジスト３１を除去する。
図２（ｅ）に示すように接合基材２０の他方の面２３から貫通孔２４の残りの部分を加工するため、他方の面２３にレジスト（第２のレジスト）３４を塗布し、次いで図２（ｆ）に示すようにフォトリソグラフィーにより一方の面２１から形成した有底孔２５に対応する箇所３５をパターニングする。次いで図２（ｇ）に示すように、サンドブラスト等で有底孔２５に連通するまで連通孔２６を孔あけ加工し、有底孔２５と連通孔２６とにより、貫通孔２４を貫通する。最後に、図２（ｈ）に示すように残りのレジスト３４を除去して、キャビティー２２及び貫通孔２４を有する接合基材２０が完成する。

これに対して図３に示す片面からの加工方法は以下のとおりである。
まず、図３（ａ）に示すように接合基材２０の一方の面２１にレジスト（第１のレジスト）４１を塗布し、次いで図３（ｂ）に示すようにフォトリソグラフィーによりキャビティー２２に対応する箇所４２及び貫通孔２４に対応する箇所４３でレジスト４１を除去してパターニングする。次いで図３（ｃ）に示すように、サンドブラスト等で所定の深さまで孔あけ加工し、キャビティー２２及び有底孔２５を形成する。さらに貫通孔２４に対応する箇所を引き続き加工するためには、キャビティー２２を保護しなければならないため、図３（ｄ）に示すように残りのレジスト４１を除去する。

そして図３（ｅ）に示すように接合基材２０の一方の面２１に再度レジスト（第２のレジスト）４４を塗布し、次いで図３（ｆ）に示すようにフォトリソグラフィーにより有底孔２５に対応する箇所４５をパターニングする。次いで図３（ｇ）に示すように、サンドブラスト等で接合基材２０の他方の面２３に達するまで有底孔２５の底から孔あけ加工し、貫通孔２４を貫通する。最後に、図３（ｈ）に示すように残りのレジスト４４を除去して、キャビティー２２及び貫通孔２４を有する接合基材２０が完成する。

このように、いずれの方法においても工程数は同じであるが、図３に示す片面からの加工では、いくつかの大きな問題が存在する。
まず、図３（ｅ）の工程において、片面からの加工では、キャビティー２２及び有底孔２５が形成されている面２１に対してレジスト４４の塗布を行うため、レジスト４４がキャビティー２２及び有底孔２５に流れ落ちてしまう。このためキャビティー２２の段差の部分４６をきちんと保護できず、結果として、段差の部分４６のレジスト不足がキャビティー２２の加工不良の原因となる。
また、図３（ｆ）の工程において、有底孔２５に対応する部分のレジスト４７を除去する際、図３（ｅ）の工程で塗布したレジストが有底孔２５に流れ落ちているため、これを完全に除去することは難しく、結果として、有底孔２５内のレジスト４７の残留が貫通孔２４の加工不良の原因となる。
さらに、図３（ｇ）の工程において、有底孔２５を延長して貫通孔２４を貫通する際、片面からの加工となるため、孔あけ加工の深さが深くなるに従い、加工速度の低下や加工精度のばらつきが生じ、その結果、貫通孔２４の加工不良の原因となる。

以上述べたように、これらの問題は、いずれも加工不良や歩留まり低下の原因となってしまう。一方、本発明による製造方法では、一方の面２１にキャビティー２２と貫通孔２４の一部２５を同時に形成し、貫通孔２４の残りの部分２６は反対側の面２３から加工するため、これらの問題は全く発生せず、基板の面内での加工歩留まりを大きく向上することが可能となる。

本発明は、キャビティーと貫通孔を有する接合基材を半導体基板と接合した半導体デバイスに対して、特に制限なく適用することが可能であり、このような半導体デバイスの例としては、圧力センサの他、各種フィルタに代表される高周波デバイス等が挙げられる。本発明は、気密パッケージを必要とする半導体デバイスをウエハレベルパッケージで製造するとき、接合基材となるウエハに対して多数のキャビティー及び貫通孔の形成を高精度に行うことができ、かつ歩留まりを向上できるので、特に好適である。

（ａ）〜（ｄ）は、本発明の半導体デバイスの製造方法の一形態例を工程順に示す断面模式図である。 （ａ）〜（ｈ）は、本発明の半導体デバイスの製造方法による接合基材の加工方法の一形態例を工程順に示す断面模式図である。 （ａ）〜（ｈ）は、片面からの加工によりキャビティーと貫通孔を形成する方法の一例を工程順に示す断面模式図である。

符号の説明

１０…圧力センサ（半導体デバイス）、１１…シリコン基板（半導体基板）、１２…ダイアフラム（機能素子）、１３…空間、１４…メタルパッド、１５…貫通配線、２０…ガラス台座（接合基材）、２１…キャビティー側の面（一方の面）、２２…キャビティー、２３…反対側の面（他方の面）、２４…貫通孔、２５…微細孔（有底孔）、２６…連通孔。

Claims (3)

1. 機能素子が形成された半導体基板と、該半導体基板と接合される接合基材とを備え、前記接合基材は、前記半導体基板の機能素子に臨んで一定の空間が形成されるように設けられたキャビティーと、前記接合基材の両面に開口した貫通孔とを有する半導体デバイスの製造方法において、
   前記接合基材の加工は、該基材の一方の面から前記キャビティーの形成と同時に前記貫通孔の位置に前記キャビティーの深さまで有底孔を形成する工程と、前記基材の他方の面から前記有底孔に連通する連通孔を形成して前記貫通孔を貫通する工程とを有することを特徴とする半導体デバイスの製造方法。
2. 前記キャビティー及び有底孔の形成、並びに前記連通孔の形成は、エッチング、レーザー加工、サンドブラストのうちいずれか一つを含むことを特徴とする請求項１に記載の半導体デバイスの製造方法。
3. 前記接合基材は、シリコン、ガラス、セラミック、樹脂、又はこれらの複合材からなるものであることを特徴とする請求項１に記載の半導体デバイスの製造方法。

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