JP2002043463A - 電子及びｍｅｍｓ素子の表面実装型チップスケールパッケージング方法 - Google Patents
電子及びｍｅｍｓ素子の表面実装型チップスケールパッケージング方法Info
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Abstract
(57)【要約】
【課題】 電子及びMEMS素子の表面実装型チップスケー
ルパッケージング方法を提供する。 【解決手段】 (a) 導電性を有するカバー用第２基板
にパターン溝形状で形成する段階と、(b) 前記カバー
用第２基板のパターン溝を絶縁体のガラスやセラミック
材料で充填し、前記カバー用第２基板を平坦化してボン
ディングパターンを形成する段階と、(c) 前記カバー
用第２基板を第１基板とウェーハレベルで正確に整列し
て接合する段階と、(d) 前記カバー用第２基板の上部
に金属電極パターンを形成させる段階と、(e) 前記二
つの基板をダイシングしてチップスケールパッケージを
完成する段階とを含む。
ルパッケージング方法を提供する。 【解決手段】 (a) 導電性を有するカバー用第２基板
にパターン溝形状で形成する段階と、(b) 前記カバー
用第２基板のパターン溝を絶縁体のガラスやセラミック
材料で充填し、前記カバー用第２基板を平坦化してボン
ディングパターンを形成する段階と、(c) 前記カバー
用第２基板を第１基板とウェーハレベルで正確に整列し
て接合する段階と、(d) 前記カバー用第２基板の上部
に金属電極パターンを形成させる段階と、(e) 前記二
つの基板をダイシングしてチップスケールパッケージを
完成する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は電子及びMEMS素子の
表面実装型チップスケールパッケージング方法に関す
る。
表面実装型チップスケールパッケージング方法に関す
る。
【０００２】
【従来の技術】図１を参考して従来のウェーハレベルパ
ッケージについて説明する。示されたように、素子用第
１基板１上には数多くの素子が形成された素子活性領域
４があり、この素子活性領域４を保護するためのカバー
用第２基板２がフリットガラス壁(frit glasswall)３に
より素子用第１基板１に封着されて支持されている。こ
こでは外部配線用電極５がカバー用シリコン基板２の上
部に抽出されずに素子用基板１にそのまま配置されてい
る。このような構造のパッケージをシステムに装着して
使用するためにはワイヤボンディングして使用せねばな
らない。この場合、ワイヤボンダのワイヤがカバー用基
板２に触れないように製造する場合、個別素子のサイズ
が大きくなる問題点がある。また、システム小型化のた
めに表面実装技術を大切にするパッケージング技術の勢
いにマッチできるフリップチップボンディングが不可能
な問題点がある。
ッケージについて説明する。示されたように、素子用第
１基板１上には数多くの素子が形成された素子活性領域
４があり、この素子活性領域４を保護するためのカバー
用第２基板２がフリットガラス壁(frit glasswall)３に
より素子用第１基板１に封着されて支持されている。こ
こでは外部配線用電極５がカバー用シリコン基板２の上
部に抽出されずに素子用基板１にそのまま配置されてい
る。このような構造のパッケージをシステムに装着して
使用するためにはワイヤボンディングして使用せねばな
らない。この場合、ワイヤボンダのワイヤがカバー用基
板２に触れないように製造する場合、個別素子のサイズ
が大きくなる問題点がある。また、システム小型化のた
めに表面実装技術を大切にするパッケージング技術の勢
いにマッチできるフリップチップボンディングが不可能
な問題点がある。
【０００３】
【発明が解決しようとする課題】本発明は前記のような
問題点を改善するために創案したものであって、各種電
子素子やMEMS素子の電気的、構造的パッシべーションと
外部への電気的インターコネクションをウェーハレベル
で一括的に処理する新しいチップスケールパッケージン
グを行う電子及びMEMS素子の表面実装型チップスケール
パッケージング方法を提供することにその目的がある。
問題点を改善するために創案したものであって、各種電
子素子やMEMS素子の電気的、構造的パッシべーションと
外部への電気的インターコネクションをウェーハレベル
で一括的に処理する新しいチップスケールパッケージン
グを行う電子及びMEMS素子の表面実装型チップスケール
パッケージング方法を提供することにその目的がある。
【０００４】
【課題を解決するための手段】前記のような目的を達成
するために本発明では、(a) 導電性を有するカバー用第
２基板に半導体工程技術と微細加工技術を活用してイン
ターコネクション及び封着構造をパターン溝形状で形成
する段階と、(b) 前記カバー用第２基板のパターン溝を
絶縁体のガラスやセラミック材料で充填し、前記カバー
用第２基板を平坦化してボンディングパターンを形成す
る段階と、(c) 前記カバー用第２基板を電子素子やMEMS
素子が一括的に製作された素子用第１基板とウェーハレ
ベルで正確に整列して接合する段階と、(d) 前記カバー
用第２基板の上部に金属電極パターンを形成させる段階
と、(e) 前記インターコネクション及び封着が完了した
二つの基板をダイシングしてチップスケールパッケージ
を完成する段階とを含む電子及びMEMS素子の表面実装型
チップスケールパッケージング方法を提供する。
するために本発明では、(a) 導電性を有するカバー用第
２基板に半導体工程技術と微細加工技術を活用してイン
ターコネクション及び封着構造をパターン溝形状で形成
する段階と、(b) 前記カバー用第２基板のパターン溝を
絶縁体のガラスやセラミック材料で充填し、前記カバー
用第２基板を平坦化してボンディングパターンを形成す
る段階と、(c) 前記カバー用第２基板を電子素子やMEMS
素子が一括的に製作された素子用第１基板とウェーハレ
ベルで正確に整列して接合する段階と、(d) 前記カバー
用第２基板の上部に金属電極パターンを形成させる段階
と、(e) 前記インターコネクション及び封着が完了した
二つの基板をダイシングしてチップスケールパッケージ
を完成する段階とを含む電子及びMEMS素子の表面実装型
チップスケールパッケージング方法を提供する。
【０００５】本発明において、前記カバー用第２基板
は、不純物がドーピングされて導電性を有する半導体基
板あるいは加工性があって溶解点が所定温度以上に高い
金属基板で形成され、前記(a)段階で前記カバー用第２
基板にインターコネクション及び封着構造パターンを形
成するために数百μｍの深いトレンチを形成することが
望ましい。
は、不純物がドーピングされて導電性を有する半導体基
板あるいは加工性があって溶解点が所定温度以上に高い
金属基板で形成され、前記(a)段階で前記カバー用第２
基板にインターコネクション及び封着構造パターンを形
成するために数百μｍの深いトレンチを形成することが
望ましい。
【０００６】本発明において、前記半導体基板はSiウェ
ーハよりなり、前記金属基板はステンレススチール、コ
バール(Fe、Ni等の合金)、Cu中でいずれか一つの金属よ
りなることが望ましい。
ーハよりなり、前記金属基板はステンレススチール、コ
バール(Fe、Ni等の合金)、Cu中でいずれか一つの金属よ
りなることが望ましい。
【０００７】本発明において、前記(b)段階で前記カバ
ー用第２基板のパターン溝をセラミック材料で充填する
場合、前記カバー用第２基板上部にセラミック原料粉末
を練ったものをコーティングした後、圧力を加えて前記
カバー用第２基板上に形成された溝内に前記セラミック
粉末の練りを充填した後、炉で熱処理して前記基板溝を
充填する工程であり、前記(b)段階で前記カバー用第２
基板を平坦化させる工程は、機械的平坦化工程と化学的
平坦化工程を接続したCMP工程を使用して前記カバー用
第２基板表面の粗度を最小化し、前記インターコネクシ
ョン及びボンディングパターンを露出させるための工程
であることが望ましい。
ー用第２基板のパターン溝をセラミック材料で充填する
場合、前記カバー用第２基板上部にセラミック原料粉末
を練ったものをコーティングした後、圧力を加えて前記
カバー用第２基板上に形成された溝内に前記セラミック
粉末の練りを充填した後、炉で熱処理して前記基板溝を
充填する工程であり、前記(b)段階で前記カバー用第２
基板を平坦化させる工程は、機械的平坦化工程と化学的
平坦化工程を接続したCMP工程を使用して前記カバー用
第２基板表面の粗度を最小化し、前記インターコネクシ
ョン及びボンディングパターンを露出させるための工程
であることが望ましい。
【０００８】本発明において、前記(c)段階はsolder bo
nding、eutectic bonding、zero gap bonding、anisotr
opic conductive film bonding、conductive epoxy bon
ding、anodic bonding中でいずれか一つの接合法により
なることが望ましい。
nding、eutectic bonding、zero gap bonding、anisotr
opic conductive film bonding、conductive epoxy bon
ding、anodic bonding中でいずれか一つの接合法により
なることが望ましい。
【０００９】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例に対して詳細に説明する。
発明の望ましい実施例に対して詳細に説明する。
【００１０】図２を参考して本発明に係る電子及びMEMS
素子の表面実装型チップスケールパッケージング方法に
よってパッケージングされたチップの構造についてより
詳細に説明する。
素子の表面実装型チップスケールパッケージング方法に
よってパッケージングされたチップの構造についてより
詳細に説明する。
【００１１】素子用第１基板６上には各種素子が形成さ
れた素子活性領域７が存在する。この素子用第１基板６
にガラスあるいはセラミック１３が充填されたカバー用
第２基板１２が導電性接合物質層１０により封着され
る。カバー用第２基板１２はn＋−Si、p＋−Si、ステン
レススチール、コバールまたは銅より形成され、導電性
接合物質層１０はSolder、Au、Anisotropy conductive
film、導電性エポキシより形成される。このような封着
により空洞８が形成される。素子用第１基板６とカバー
用第２基板１２が封着される時にはAl、Au等で各々形成
された個別素子電極９と蓋基板下部電極１１が導電性接
合物質層１０により通電されるように接合される。部材
番号１４はAl、Au等で形成された外部配線用電極でカバ
ー用第２基板１２により個別素子電極９と電気的に連結
される。
れた素子活性領域７が存在する。この素子用第１基板６
にガラスあるいはセラミック１３が充填されたカバー用
第２基板１２が導電性接合物質層１０により封着され
る。カバー用第２基板１２はn＋−Si、p＋−Si、ステン
レススチール、コバールまたは銅より形成され、導電性
接合物質層１０はSolder、Au、Anisotropy conductive
film、導電性エポキシより形成される。このような封着
により空洞８が形成される。素子用第１基板６とカバー
用第２基板１２が封着される時にはAl、Au等で各々形成
された個別素子電極９と蓋基板下部電極１１が導電性接
合物質層１０により通電されるように接合される。部材
番号１４はAl、Au等で形成された外部配線用電極でカバ
ー用第２基板１２により個別素子電極９と電気的に連結
される。
【００１２】図３ないし図１０を参考して本発明に係る
電子及びMEMS素子の表面実装型チップスケールパッケー
ジング方法についてより詳細に説明する。図３ないし図
１０は図２のパッケージングされた一つのチップについ
ての製作段階別工程後の垂直断面図を各々示している
が、実際製作時にはこのようなチップの数十ないし数千
個が同じ基板上に周期的に配列される。
電子及びMEMS素子の表面実装型チップスケールパッケー
ジング方法についてより詳細に説明する。図３ないし図
１０は図２のパッケージングされた一つのチップについ
ての製作段階別工程後の垂直断面図を各々示している
が、実際製作時にはこのようなチップの数十ないし数千
個が同じ基板上に周期的に配列される。
【００１３】先ず、導電性カバー用第２基板１２に半導
体工程技術と微細加工技術を活用してインターコネクシ
ョン及び封着構造パターン１２aを形成する((a)段階)。
すなわち、図３に示したように、カバー用第２基板１２
上のインターコネクション及び封着のための構造パター
ン１２aの形成のためにフォトリソグラフィーと基板蝕
刻工程を行なって数百μｍの深いトレンチ１２bを形成
する。ここで、カバー用第２基板１２は不純物がドーピ
ングされて導電性を有するSiウェーハよりなる半導体基
板であるか、あるいは加工性があって溶融点が所定温度
以上に高い金属基板で形成される。ここで、金属基板の
場合にはステンレススチール、コバール(Fe、Ni等の合
金)またはCuよりなる。
体工程技術と微細加工技術を活用してインターコネクシ
ョン及び封着構造パターン１２aを形成する((a)段階)。
すなわち、図３に示したように、カバー用第２基板１２
上のインターコネクション及び封着のための構造パター
ン１２aの形成のためにフォトリソグラフィーと基板蝕
刻工程を行なって数百μｍの深いトレンチ１２bを形成
する。ここで、カバー用第２基板１２は不純物がドーピ
ングされて導電性を有するSiウェーハよりなる半導体基
板であるか、あるいは加工性があって溶融点が所定温度
以上に高い金属基板で形成される。ここで、金属基板の
場合にはステンレススチール、コバール(Fe、Ni等の合
金)またはCuよりなる。
【００１４】次に、カバー用第２基板１２のパターン溝
１２bを絶縁体のガラスやセラミック材料で充填し、化
学的機械研磨(chemical mechanical polishing；CMP)法
を通じて前記カバー用第２基板を平坦化させた後、金属
薄膜を蒸着してパターニングする((b)段階)。
１２bを絶縁体のガラスやセラミック材料で充填し、化
学的機械研磨(chemical mechanical polishing；CMP)法
を通じて前記カバー用第２基板を平坦化させた後、金属
薄膜を蒸着してパターニングする((b)段階)。
【００１５】前記カバー用第２基板１２のパターン溝１
２bをセラミック材料で充填する工程は図４に示した通
りである。カバー用第２基板上部にセラミック原料粉末
を練ったもの１３をコーティングした後、圧力を加えて
図５に示したようにカバー用第２基板１２上に形成され
た溝１２b内にセラミック粉末練り１３を充填した後、
炉で熱処理して基板溝１２bを充填する。
２bをセラミック材料で充填する工程は図４に示した通
りである。カバー用第２基板上部にセラミック原料粉末
を練ったもの１３をコーティングした後、圧力を加えて
図５に示したようにカバー用第２基板１２上に形成され
た溝１２b内にセラミック粉末練り１３を充填した後、
炉で熱処理して基板溝１２bを充填する。
【００１６】このようにカバー用第２基板１２のパター
ン溝１２bをセラミック材料で充填する工程が終わった
後に行われるカバー用第２基板１２を平坦化する工程
は、機械的平坦化工程と化学的平坦化工程を合わせたCM
P工程を使用する。これは図６に示したようにカバー用
第２基板１２の表面の粗度を最小化させ、前記インター
コネクション及び金属ボンディングパターンを露出させ
るためである。
ン溝１２bをセラミック材料で充填する工程が終わった
後に行われるカバー用第２基板１２を平坦化する工程
は、機械的平坦化工程と化学的平坦化工程を合わせたCM
P工程を使用する。これは図６に示したようにカバー用
第２基板１２の表面の粗度を最小化させ、前記インター
コネクション及び金属ボンディングパターンを露出させ
るためである。
【００１７】そしてカバー用第２基板１２を平坦化させ
る工程が終わった後、金属薄膜蒸着工程及びパターニン
グさせる工程は図７に示した通りである。すなわち、イ
ンターコネクション及び封着構造パターン１２a上にカ
バー用第２基板１２の下部電極１１をAl、Auなどを蒸着
した後にパターニングする。それから、その上にSolde
r、Au、Anisotropy conductive film、導電性エポキシ
等で導電性接合物質層１０を形成する。
る工程が終わった後、金属薄膜蒸着工程及びパターニン
グさせる工程は図７に示した通りである。すなわち、イ
ンターコネクション及び封着構造パターン１２a上にカ
バー用第２基板１２の下部電極１１をAl、Auなどを蒸着
した後にパターニングする。それから、その上にSolde
r、Au、Anisotropy conductive film、導電性エポキシ
等で導電性接合物質層１０を形成する。
【００１８】そして、図８に示したように、カバー用第
２基板１２を電子素子やMEMS素子が一括的に製作された
素子用第１基板６とウェーハレベルで正確に整列して接
合させる((c)段階)。この時、電子素子やMEMS素子７が
製作されたウェーハ(素子用第１基板)１２の電極及び封
着パターン９をカバー用第２基板１２上のパターン１
０、１１と正確に整列して接合させる。接合時にはsold
er bonding、eutectic bonding、zero gap bonding、an
isotropic conductive film bonding、conductive epox
y bonding、anodic bondingなどの接合法を用いて接合
させることが望ましい。
２基板１２を電子素子やMEMS素子が一括的に製作された
素子用第１基板６とウェーハレベルで正確に整列して接
合させる((c)段階)。この時、電子素子やMEMS素子７が
製作されたウェーハ(素子用第１基板)１２の電極及び封
着パターン９をカバー用第２基板１２上のパターン１
０、１１と正確に整列して接合させる。接合時にはsold
er bonding、eutectic bonding、zero gap bonding、an
isotropic conductive film bonding、conductive epox
y bonding、anodic bondingなどの接合法を用いて接合
させることが望ましい。
【００１９】次に、カバー用第２基板１２の上部を図９
に示したように再度CMP法で研磨した後、図１０に示し
たように外部配線用金属電極パターン１４を形成させ
る。それから前記電子素子やMEMS素子のインターコネク
ション及び封着を一括的に行なう((d)段階)。図１０
は、カバー用第２基板１２の上部に外部配線用電極パタ
ーン１４を形成した後の垂直断面図であって、外部配線
用電極１４がカバー用第２基板１２の表面に段付きなし
に抽出されていてフリップボンディングのような表面実
装が可能な構造である。
に示したように再度CMP法で研磨した後、図１０に示し
たように外部配線用金属電極パターン１４を形成させ
る。それから前記電子素子やMEMS素子のインターコネク
ション及び封着を一括的に行なう((d)段階)。図１０
は、カバー用第２基板１２の上部に外部配線用電極パタ
ーン１４を形成した後の垂直断面図であって、外部配線
用電極１４がカバー用第２基板１２の表面に段付きなし
に抽出されていてフリップボンディングのような表面実
装が可能な構造である。
【００２０】最後に、インターコネクション及び封着が
完了した二つの基板をダイシングしてチップスケールパ
ッケージを完成する((e)段階)。
完了した二つの基板をダイシングしてチップスケールパ
ッケージを完成する((e)段階)。
【００２１】このように、本発明のチップスケールパッ
ケージを具現するためにはガラスモールディングを用い
た基板平坦化方法とセラミックを充填する技術がその基
盤になるが、その原理は次の通りである。
ケージを具現するためにはガラスモールディングを用い
た基板平坦化方法とセラミックを充填する技術がその基
盤になるが、その原理は次の通りである。
【００２２】先ず、ガラスモールディングを用いた基板
平坦化方法は、インターコネクションと封着のための構
造が形成された半導体あるいは金属基板(第２基板;蓋基
板)とガラス基板を真空雰囲気で互いに接合させる。こ
の時に真空雰囲気は、蓋基板の深い溝に気体が残留する
場合、後ほどガラスモールディング時に気泡になってガ
ラスモールディングを難しくする可能性があるからであ
る。
平坦化方法は、インターコネクションと封着のための構
造が形成された半導体あるいは金属基板(第２基板;蓋基
板)とガラス基板を真空雰囲気で互いに接合させる。こ
の時に真空雰囲気は、蓋基板の深い溝に気体が残留する
場合、後ほどガラスモールディング時に気泡になってガ
ラスモールディングを難しくする可能性があるからであ
る。
【００２３】次に、接合された二つの基板を大気圧で炉
内に入れて高温で維持してガラスが溶けて流れ込んで基
板の溝を充填するようにし、徐々に炉の温度を下げる。
この後、炉から取り出した基板の上部(ガラスがついた
面)をCMPすれば基板が平坦化される。
内に入れて高温で維持してガラスが溶けて流れ込んで基
板の溝を充填するようにし、徐々に炉の温度を下げる。
この後、炉から取り出した基板の上部(ガラスがついた
面)をCMPすれば基板が平坦化される。
【００２４】それから、セラミックを充填する技術は、
第２基板上部にセラミック原料粉末を練ったものをコー
ティングした後、圧力を加えて第２基板上に形成された
溝内にセラミック粉末練りを充填し、この後の方法はガ
ラスモールディング方法と同じ方法で基板を平坦化させ
る。
第２基板上部にセラミック原料粉末を練ったものをコー
ティングした後、圧力を加えて第２基板上に形成された
溝内にセラミック粉末練りを充填し、この後の方法はガ
ラスモールディング方法と同じ方法で基板を平坦化させ
る。
【００２５】
【発明の効果】このような本発明に係るパッケージ方法
の長所は次の通りである。
の長所は次の通りである。
【００２６】第１に、本発明に係るチップスケールパッ
ケージはインターコネクションと封着パターンが深く
て、広く形成されているのにもかかわらず、新しい基板
平坦化方法を使用することによってフリップチップ形態
で外部システム(PCB)に表面実装が容易になるように基
板上部に電極が抽出される。したがって、システムの軽
薄短小化を指向するあらゆる表面実装型電子素子及びME
MS素子に広く活用されうる。
ケージはインターコネクションと封着パターンが深く
て、広く形成されているのにもかかわらず、新しい基板
平坦化方法を使用することによってフリップチップ形態
で外部システム(PCB)に表面実装が容易になるように基
板上部に電極が抽出される。したがって、システムの軽
薄短小化を指向するあらゆる表面実装型電子素子及びME
MS素子に広く活用されうる。
【００２７】第２に、本発明の基盤になる基板電極分離
及び平坦化技術は類似の構造を有する他のMEMS工程の限
界を乗り越えるのに核心的な役割を行える。
及び平坦化技術は類似の構造を有する他のMEMS工程の限
界を乗り越えるのに核心的な役割を行える。
【図１】 従来のウェーハレベルでパッケージングされ
たチップの垂直断面図である。
たチップの垂直断面図である。
【図２】 本発明に係る電子及びMEMS素子の表面実装型
チップスケールパッケージング方法によってパッケージ
ングされたチップの垂直断面図である。
チップスケールパッケージング方法によってパッケージ
ングされたチップの垂直断面図である。
【図３】 図３ないし図１０は、図２のパッケージング
されたチップの製作段階別工程後の図面であって、一つ
のチップに関する断面図であり、図３は、第２基板上に
インターコネクション及び封着のための構造形成のため
にフォトリソグラフィーと基板蝕刻工程後の垂直断面図
である。
されたチップの製作段階別工程後の図面であって、一つ
のチップに関する断面図であり、図３は、第２基板上に
インターコネクション及び封着のための構造形成のため
にフォトリソグラフィーと基板蝕刻工程後の垂直断面図
である。
【図４】 図４は、ガラス基板を第２基板と接合させた
場合、あるいは焼結用セラミック材料をコーティングし
た場合の垂直断面図である。
場合、あるいは焼結用セラミック材料をコーティングし
た場合の垂直断面図である。
【図５】 図５は、高温炉で熱処理してガラス及びセラ
ミック材料が第２基板の溝を充填した後の垂直断面図で
ある。
ミック材料が第２基板の溝を充填した後の垂直断面図で
ある。
【図６】 図６は、第２基板上部をCMPした後の断面図
である。
である。
【図７】 図７は、MEMS素子のように振動空間が必要な
素子をパッケージングする場合に空洞領域を選択蝕刻し
た後の垂直断面図である。
素子をパッケージングする場合に空洞領域を選択蝕刻し
た後の垂直断面図である。
【図８】 図８は、電子素子やMEMS素子が製作されたウ
ェーハ(第１基板)の電極パターンと、インターコネクシ
ョン及び封着パターンをカバー用第２基板上のパターン
と正確に整列して二つの基板を接合した後の垂直断面図
である。
ェーハ(第１基板)の電極パターンと、インターコネクシ
ョン及び封着パターンをカバー用第２基板上のパターン
と正確に整列して二つの基板を接合した後の垂直断面図
である。
【図９】 図９は、接合されたカバー用第２基板の上部
をCMPした後の垂直断面図である。
をCMPした後の垂直断面図である。
【図１０】 図１０は、基板上部に外部配線用電極パタ
ーンを形成した後の垂直断面図である。
ーンを形成した後の垂直断面図である。
１、６ 素子基板(第１基板) ２ カバー用基板(Si) ３ フリットガラス壁 ４、７ 素子活性領域 ５、１４ 外部配線用電極(Al,Au) ８ 空洞 ９ 個別素子電極(Al,Au) １０ 導電性接合物質層(Solder、Au、Anisotropy cond
uctive film、導電性エポキシ) １１ 蓋基板下部電極(Al,Au等) １２ 蓋基板(第２基板：n＋Si、p＋Si、ステンレスス
チール) １３ ガラスまたはセラミック
uctive film、導電性エポキシ) １１ 蓋基板下部電極(Al,Au等) １２ 蓋基板(第２基板：n＋Si、p＋Si、ステンレスス
チール) １３ ガラスまたはセラミック
Claims (8)
- 【請求項１】 (a) 導電性を有するカバー用第２基板
に半導体工程技術と微細加工技術を活用してインターコ
ネクション及び封着構造をパターン溝形状で形成する段
階と、 (b) 前記カバー用第２基板のパターン溝を絶縁体のガ
ラスやセラミック材料で充填し、前記カバー用第２基板
を平坦化してボンディングパターンを形成する段階と、 (c) 前記カバー用第２基板を電子素子やMEMS素子が一
括的に製作された素子用第１基板とウェーハレベルで正
確に整列して接合する段階と、 (d) 前記カバー用第２基板の上部に金属電極パターン
を形成させる段階と、 (e) 前記インターコネクション及び封着が完了した二
つの基板をダイシングしてチップスケールパッケージを
完成する段階とを含むことを特徴とする電子及びMEMS素
子の表面実装型チップスケールパッケージング方法。 - 【請求項２】 前記カバー用第２基板は、不純物がドー
ピングされて導電性を有する半導体基板あるいは加工性
があって溶解点が所定温度以上に高い金属基板で形成さ
れたことを特徴とする請求項１に記載の電子及びMEMS素
子の表面実装型チップスケールパッケージング方法。 - 【請求項３】 前記半導体基板はSiウェーハよりなり、
前記金属基板はステンレススチール、コバール(Fe、Ni
等の合金)、Cu中でいずれか一つの金属よりなることを
特徴とする請求項２に記載の電子及びMEMS素子の表面実
装型チップスケールパッケージング方法。 - 【請求項４】 前記(a)段階で前記カバー用第２基板に
インターコネクション及び封着構造パターンを形成する
ために数百μｍの深いトレンチを形成することを特徴と
する請求項１に記載の電子及びMEMS素子の表面実装型チ
ップスケールパッケージング方法。 - 【請求項５】 前記(b)段階で前記カバー用第２基板の
パターン溝をセラミック材料で充填する場合、前記カバ
ー用第２基板上部にセラミック原料粉末を練ったものを
コーティングした後、圧力を加えて前記カバー用第２基
板上に形成された溝内に前記セラミック粉末の練りを充
填した後、炉で熱処理して前記基板溝を充填する工程で
あることを特徴とする請求項１に記載の電子及びMEMS素
子の表面実装型チップスケールパッケージング方法。 - 【請求項６】 前記(b)段階で前記カバー用第２基板を
平坦化させる工程は、機械的平坦化工程と化学的平坦化
工程を接続したCMP工程を使用して前記カバー用第２基
板表面の粗度を最小化し、前記インターコネクション及
びボンディングパターンを露出させる工程であることを
特徴とする請求項１に記載の電子及びMEMS素子の表面実
装型チップスケールパッケージング方法。 - 【請求項７】 前記(b)段階で前記カバー用第２基板の
パターン溝をガラスで充填する場合、前記カバー用第２
基板を真空状態でガラス基板と接合し、接合された基板
を高温炉で熱処理することを特徴とする請求項１に記載
の電子及びMEMS素子の表面実装型チップスケールパッケ
ージング方法。 - 【請求項８】 前記(c)段階はソルダーボンディング（s
older bonding）、ユーテクティックボンディング（eut
ectic bonding）、ゼロギャップボンディング（zero ga
p bonding）、異方性導電性フィルムボンディング（ani
sotropic conductive film bonding）、導電性エポキシ
ボンディング（conductive epoxy bonding）、アノーデ
ィックボンディング（anodic bonding）中でいずれか一
つの接合法によりなることを特徴とする請求項１に記載
の電子及びMEMS素子の表面実装型チップスケールパッケ
ージング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR200034506 | 2000-06-22 | ||
| KR10-2000-0034506A KR100370398B1 (ko) | 2000-06-22 | 2000-06-22 | 전자 및 ｍｅｍｓ 소자의 표면실장형 칩 규모 패키징 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043463A true JP2002043463A (ja) | 2002-02-08 |
Family
ID=19673247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188751A Withdrawn JP2002043463A (ja) | 2000-06-22 | 2001-06-21 | 電子及びｍｅｍｓ素子の表面実装型チップスケールパッケージング方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6528344B2 (ja) |
| EP (1) | EP1167281B1 (ja) |
| JP (1) | JP2002043463A (ja) |
| KR (1) | KR100370398B1 (ja) |
| DE (1) | DE60108204T2 (ja) |
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| KR100722837B1 (ko) * | 2005-09-07 | 2007-05-30 | 전자부품연구원 | 웨이퍼 레벨 패키지 및 그 제조 방법 |
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| JP2008166837A (ja) * | 2008-03-10 | 2008-07-17 | Kyocera Corp | 電子部品封止用基板およびそれを用いた電子装置、並びに電子装置の製造方法 |
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| US20050048688A1 (en) | 2000-12-07 | 2005-03-03 | Patel Satyadev R. | Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates |
| US7307775B2 (en) | 2000-12-07 | 2007-12-11 | Texas Instruments Incorporated | Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates |
| KR100468841B1 (ko) * | 2000-12-29 | 2005-01-29 | 삼성전자주식회사 | 웨이퍼 레벨 패키징이 가능한 ｍｅｍｓ 소자 및 그 제작방법 |
| AUPR245601A0 (en) * | 2001-01-10 | 2001-02-01 | Silverbrook Research Pty Ltd | An apparatus (WSM09) |
| AUPR245401A0 (en) | 2001-01-10 | 2001-02-01 | Silverbrook Research Pty Ltd | An apparatus (WSM07) |
| AUPR245701A0 (en) | 2001-01-10 | 2001-02-01 | Silverbrook Research Pty Ltd | An apparatus (WSM10) |
| KR100429856B1 (ko) | 2001-11-15 | 2004-05-03 | 페어차일드코리아반도체 주식회사 | 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법 |
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