KR20040010923A - Ｍｅｍｓ 소자의 칩규모 패키지 및 이의 제조방법 - Google Patents

Ｍｅｍｓ 소자의 칩규모 패키지 및 이의 제조방법 Download PDF

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KR20040010923A
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주병권
이윤희
박윤권
박흥우
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Abstract

본 발명은 MEMS 소자의 칩규모 패키지 및 이의 제조방법에 관한 것으로, 상세하게는 웨이퍼 레벨 패키지의 상면 또는 저면으로 외부 단자를 노출시켜 패키지의 실장 효율을 높인 MEMS 소자의 칩규모 패키지 및 이의 제조방법에 관한 것이다. 상기 목적을 달성하기 위하여 본 발명은, 복수개의 비아홀이 형성된 하부기판 또는 상부기판; 상기 비아홀에 형성된 도전성 물질; 상기 하부기판에 탑재된 복수개의 MEMS 소자; 상기 도전성 물질과 상기 MEMS 소자를 전기적으로 연결하는 연결수단; 및 상기 하부기판과 상부기판을 접합하는 접합수단을 포함하는 MEMS 소자의 칩규모 패키지를 제공한다.

Description

ＭＥＭＳ 소자의 칩규모 패키지 및 이의 제조방법{CHIP SCALE PACKAGE OF MICRO-ELECTRO-MECHANICAL SYSTEM DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 MEMS 소자의 칩규모 패키지 및 이의 제조방법에 관한 것으로, 상세하게는 웨이퍼 레벨 패키지의 상면 또는 저면으로 외부 단자를 노출시켜 패키지의 실장 효율을 높인 MEMS 소자의 칩규모 패키지 및 이의 제조방법에 관한 것이다.
최근 마이크로전자소자(Micro-Electro-Mechanical-System; 이하 MEMS)의 제조 기술의 급속한 발전으로 고밀도, 소형화가 실현됨으로써 패키지(package)도 이에 따른 소형화가 요구된다. 이런 맥락에서 주변단자 패키지인 QFP(Quad Flat Package)에서 영역 단자형인 BGA(Ball Grid Array)와 CSP(Chip Scale Package) 방식과 고밀도 실장을 실현하는 방법으로 수직방향으로 접합하는 플립칩(flip chip) 방식이 시도되고 있다. 플립칩 패키징 기술을 이용함으로써 패키징 영역을 줄이고, 더 많은 밀도의 I/O 들을 연결할 수 있으며, 또한 RF(Radio Frequency) 소자 응용에 있어 전기적 연결 신호 선의 길이를 줄임으로써 지연시간과 기생 인턱턴스(inductance)의 양을 작게 하여 기생용량을 효과적으로 줄이고, 손실을 줄일 수 있다. 또한, 웨이퍼 레벨(wafer level)의 패키징 기술이 연구되어 지고 있으며, 이들의 동작 특성 지원을 위한 미세 소자의 고성능 패키징 기술이 중요한 기술로 대두되고 있다.
도 1은 종래의 웨이퍼 레벨 패키지의 수직 단면도이다.
도시된 바와 같이, 하부기판(100) 상에는 MEMS 소자(120)들이 형성된 소자활성 영역이 있고, 이 소자 활성 영역을 보호하기 위한 상부기판(120)이 접합수단(140)에 의해 하부기판(100)에 접합되어 지지되고 있다. 상기 구조는 외부 배선용 전극(140)이 상부기판(110) 상부나 하부기판(100) 하부로 추출되지 못하고 하부기판(100)에 그대로 배치되어 있다. 이러한 구조의 패키지를 시스템에 장착하여 사용하려면 와이어 본딩(wire bonding)해서 사용해야 되는데, 이 경우 와이어 본더(wire bonder)의 모세관이 상부기판(110)에 닿지 않도록 하기 위해 외부 배선용 전극(130)과 상부기판(110) 사이에 상당한 간격을 띄워야 하므로 개별 소자의 크기가 커지는 문제점이 있었고, 또한 시스템 소형화를 위해 표면 실장 기술 쪽으로 흘러가고 있는 패키징 기술 추세에 부합할 수 있는 플립칩 본딩이 불가능한 구조이다.
상술한 바와 같이 종래의 MEMS 소자의 패키지는 외부 단자가 패키지의 측면에 형성되기 때문에 인쇄회로기판(printed circuit board)에 탑재하는 것이 용이하지 않았고, 탑재후에도 2차 패키징이 필요한 단점이 있었다.
따라서, 본 발명은 외부 단자가 패키지의 저면 또는 상면에 형성된 MEMS 소자의 칩규모 패키지를 제공하는 것을 목적으로 한다.
도 1은 종래의 웨이퍼 레벨 패키지의 수직 단면도.
도 2는 본 발명의 개략적인 구성을 도시한 개략도.
도 3은 도 2의 일부분을 확대하여 도시한 확대도.
도 4a 및 도 4c는 본 발명의 제 1 실시예에 의한 MEMS 소자 패키지의 상부기판 제조공정을 도시한 수직 단면도.
도 5a 및 도 5d는 본 발명의 제 1 실시예에 의한 MEMS 소자 패키지의 하부기판 제조 공정을 도시한 수순 단면도.
도 6은 본 발명의 제 1 실시예에 의한 MEMS 소자 패키지를 도시한 수직 단면도.
도 7a 및 도 7d는 본 발명의 제 2 실시예에 의한 MEMS 소자 패키지의 하부기판 제조공정을 도시한 수순 단면도.
도 8은 본 발명의 제 2 실시예에 의한 MEMS 소자 패키지를 도시한 수직 단면도.
도 9는 본 발명의 제 3 실시예에 의한 MEMS 소자 패키지를 도시한 수직 단면도.
도 10a 및 도 10f는 본 발명의 제 3 실시예에 의한 MEMS 소자 패키지의 제조공정을 도시한 수순 단면도.
도 11은 본 발명의 제 4 실시예에 의한 MEMS 소자 패키지를 도시한 수직 단면도.
도 12a 및 도 12e는 본 발명의 제 4 실시예에 의한 MEMS 소자 패키지의 제조공정을 도시한 수순 단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
100,200,500,910: 하부기판110,210,400,900: 상부기판
120,220,550,720,930: MEMS소자130: 외부배선용전극
140,430,960: 접합수단230,240,420,520,970: 공동
250,530,920: 비아홀260,540,950: 도전성물질
270: 와이어410: 투명전극층
700: 금속핀710: 유리프릿
940,1110: 범프990,1130: 마스크
1000: 패드1100,1120: 투명전극층
1140: 솔더볼
본 발명은 상기 목적을 달성하기 위한 수단으로, 복수개의 비아홀이 형성된 하부기판 또는 상부기판; 상기 비아홀에 형성된 도전성 물질; 상기 하부기판에 탑재된 복수개의 MEMS 소자; 상기 도전성 물질과 상기 MEMS 소자를 전기적으로 연결하는 연결수단; 및 상기 하부기판과 상부기판을 접합하는 접합수단을 포함하는 MEMS 소자의 칩규모 패키지를 제공한다.
상기 도전성 물질은 액상 투명전극이나 은풀, 또는 이들을 혼합하거나 유리 프릿, 실리콘 산화막 등과 같은 절연성 분발을 혼합하여 사용하는 것이 마이크로 균열을 방지하기 위해 바람직하다.
상기 도전성 물질은 금, 은, 구리 또는 니켈로 형성할 수 있다. 이 때, 상기 도전성 물질의 접착성 향상을 위하여 크롬, 몰리브덴 또는 티타늄 중 어느 하나로 이루어진 금속 박막층을 비아홀 내에 추가로 형성하는 것이 바람직하다.
또한, 상기 도전성 물질을 금속핀과, 상기 금속핀 주변을 유리프릿으로 채워 상기 비아홀을 밀봉하는 방식으로 형성할 수 있다.
상기 상부기판 및 하부기판은 유리, 세라믹 또는 실리콘 중 어느 하나로 이루어지는 것이 바람직하다.
상기 접합수단은 비정질 실리콘층, B 스테이지 에폭시 또는 저융점 금속 중 어느 하나로 이루어진 것이 바람직하다.
상기 목적을 달성하기 위한 또 다른 수단으로, 하부기판 또는 상부기판에 복수개의 비아홀을 형성하는 단계; 상기 비아홀 내부에 도전성물질을 형성하는 단계; 상기 하부기판에 복수개의 MEMS 소자를 탑재하는 단계; 상기 MEMS 소자와 상기 도전성물질을 전기적으로 연결하는 단계; 상부기판에 전극층을 형성하는 단계; 상기 전극층이 형성된 상부기판 표면에 상기 MEMS 소자가 위치할 공동을 형성하는 단계; 및 상기 상부기판과 하부기판을 진공분위기에서 접합하는 단계를 포함하는 MEMS 소자의 칩 규모 패키징 방법을 제공한다.
상기 공동 형성시 기판 표면의 거칠기를 줄이기 위하여 수소 이온을 기판에 강제적으로 주입하고 산성 용액 내에서 식각하는 것이 바람직하다. 상기 산성 용액은 불산 또는 질산 용액이거나 HF:HNO3:H2O가 20:14:66의 비율로 혼합된 용액인 것이 바람직하다.
상부기판과 하부기판의 접합 후 MEMS 소자별로 각각 절단하는 단계를 추가로 포함하는 것이 바람직하다.
상기 도전성 물질을 형성하는 단계는, 도전성 물질을 비아홀이 형성된 기판 표면에 스핀 코팅한 후 패터닝하여 비아홀과 비아홀 주변에만 상기 도전성 물질을 잔존시키는 것이 바람직하다. 또는, 상기 도전성 물질을 형성하는 단계는, 도전성 물질을 비아홀이 형성된 기판 표면에 스크린 프린팅한 후 패터닝하여 비아홀과 비아홀 주변에만 상기 도전성 물질을 잔존시키는 것이 바람직하다.
상기 비아홀에 주사기를 이용하여 도전성 물질을 주입하는 것이 바람직하다. 또는, 역바이어스의 전압을 주기적으로 인가하는 전기도금법을 사용하여 균일하게 비아홀을 도전성 물질로 충전하는 것이 바람직하다.
하부기판 또는 상부기판의 양면에 비아홀이 형성될 영역 이외의 영역에 보호층을 증착한 후 습식 식각에 의해 비아홀을 형성하는 것이 바람직하다. 또는, 상기 비아홀은 레이저 가공으로 형성되는 것이 바람직하다. 또는, 샌드 블라스터를 이용하여 상기 비아홀을 형성하고 HF:HNO3:H2O가 20:14:66인 산성 용액 내에서 상기 공동을 다듬는 것이 바람직하다.
상부기판과 하부기판을 접합하기 전 상부기판과 하부기판 표면의 균일성 확보를 위한 래핑이나 화학기계연마 공정을 추가로 포함하는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 개략적인 구성을 도시한 개략도이다.
하부기판(200) 또는 상부기판(210)에 MEMS 소자(220)가 위치할 공동(230)이 형성되어 있고 하부기판(200)에 MEMS 소자(220)가 탑재되어 있는 모습이 도시되어 있다. 상기 상부기판(210)과 하부기판(200)이 접합하여 MEMS 소자(220)의 패키지를 구성하게 된다.
상기 기판(200,210)은 유리, 세라믹 또는 실리콘 재질의 기판을 사용한다.
도 3은 도 2의 일부분을 확대하여 도시한 확대도이다.
도시된 바와 같이 상기 상부 기판(210)과 하부기판(200)에는 MEMS 소자(220)가 위치할 공간을 확보하기 위한 공동(230,240)이 형성되어 있다.
하부 기판(200)에는 비아홀(via hole; 250)을 형성하고 도전성 물질(260)로 충전하였으며, 상기 도전성 물질(260)은 MEMS 소자(220)와 와이어(wire; 270)로 연결된다.
이후 상부기판(210)과 하부기판(200)을 웨이퍼 레벨에서 얼라인(align)하여 진공실장방식으로 접합하게 된다.
도 4 및 도 5는 본 발명의 제 1 실시예에 의한 MEMS 소자의 패키지 및 이의 제조 방법을 도시하고 있다.
도 4a 내지 도 4c는 상부 기판의 공정을 도시한 수순 단면도이다.
우선, 도 4a에 도시된 바와 같이 기판(400) 표면에 투명전극층(410)을 증착한다. 상기 투명전극층(410)은 진공실장에 의해 상하부 기판 접합시 양전압을 인가하기 위한 전극으로 작용한다.
이후, 도 4b에 도시된 바와 같이 MEMS 소자가 위치할 복수개의 공동(420)을 형성한다. 상기 공동(420)은 기판(400) 위에 유기물 바인더나 금속 박막을 증착하고 패터닝(patterning)한 후 산성 용액 내에 담구어 식각한다. 상기 산성 용액은 질산이나 불산 용액을 사용하거나 HF:HNO3:H2O의 비율이 20:14:66 혹은 이와 유사비율인 용액을 사용하는 것이 바람직하다.
상기 공동(420) 형성 후 기판(400) 표면의 거칠기를 줄여 평탄화하기 위하여 수소 이온을 기판(400)에 강제적으로 주입한 후 KOH나 TMAH와 같은 알칼리 용액 내에서 상기 기판(400)의 표면을 식각한다. 계속해서 실리콘 식각 용액 내에서 식각하여 기판(400) 표면을 평탄하게 한다. 또한, 기판 표면에 대해 래핑(lapping)이나 화학적 기계연마(Chemical-Mechanical Polishing; CMP) 공정을 실시한다. 기판(400) 표면을 평탄하게 하는 이유는 상부기판과 하부기판의 접합 효율을 증가시키기 위해서이다.
기판(400)을 식각하여 소자가 탑재될 공동(420)을 형성한 후 기판(400) 표면에 유기물이 남아 있지 않도록 세정하고 RF 마그네트론 스퍼터(RF magnetron sputter)를 이용하여 도 3c에 도시된 바와 같이 접합수단(430)을 투명전극층 표면에 증착한다. 접합수단(340)은 스크린 프린팅(screen printing)법으로 형성할 수도있다. 접합수단(340)으로는 비정질 실리콘(a-Si), B 스테이지 에폭시(B stage epoxy) 또는 저융점 금속물이 사용되고, 상부기판과 하부기판 접합시 접합 매개물로 작용한다. 상기 접합수단(340)은 하부기판에 형성할 수도 있지만 패키지 공정의 단순화를 위해서 상부기판에 형성하는 것이 바람직하다.
도 5a 내지 도 5d는 하부기판의 공정을 도시한 수순 단면도이다.
우선 도 5a에 도시된 바와 같이 상부기판과 접합이 이루어질 면에 MEMS 소자가 탑재될 수 있도록 공동(520)을 형성한다. 공동(520)을 형성한 후 상부기판의 경우와 마찬가지로 기판의 평탄화 과정을 거친다.
계속하여 도 5b와 같이 하부기판(500)의 뒷면에 전기적 신호를 인가할 수 있는 비아홀(530)을 물리적, 화학적 방식에 의해 형성한다.
상기 비아홀(530)을 습식 식각에 의해 형성할 경우 기판의 보호를 위하여 비아홀(530)이 형성되는 영역을 제외한 기판(500)의 양면에 보호층을 증착한 후 식각한다.
상기 비아홀(530)은 샌드 블라스터(sand blaster)를 이용하여 형성한 후 상기 산성용액에서 기판(500)을 다듬어 형성할 수도 있다. 샌드 블라스터를 사용할 경우 상기 기판(500)을 관통하지 않을 정도로 홀을 형성한 후 식각이나 화학적 기계연마 공정을 통하여 관통하도록 해 기판(500)의 손상을 방지한다.
또는, 상기 비아홀(530)은 레이저(laser) 가공으로 형성할 수도 있다.
이후, 도 4c와 같이 도전성 물질(540)을 상기 비아홀(530) 내부에 형성한다. 상기 도전성 물질은 금, 은, 구리 또는 니켈 등으로 전기 도금법을 사용하여 형성한다. 상기 도전성 물질(540)을 충전하기 전에 접착성 향상을 위하여 비아홀(530) 내에 크롬(Cr), 몰리브덴(Mo) 또는 티타늄(Ti) 중 어느 하나로 이루어진 금속 박막층을 형성한다.
전기 도금법을 사용할 경우 계속해서 같은 극성의 직류 전압을 인가하지 않고 주기적으로 역바이어스(reverse bias)로 전압을 인가하여 비아홀(530) 내부에 도전성 물질(540)이 균일하게 충전되도록 한다.
또한, 상기 도전성 물질(540)로 액상 투명 전극(gel-Indium-Tin-Oxide)이나 은풀(silver paste) 등 저항이 작고 접착력이 좋으며 약 300℃의 온도에서도 균열을 발생시키지 않는 저융점 도체를 사용할 수 있다. 상기 도전성 물질(540)은 스핀 코팅(spin coating)이나 스크린 프린팅 후 패터닝 하여 형성할 수도 있고, 주사기를 사용하여 주입할 수도 있다. 열처리 공정 후 도전성 물질(540)의 마이크로 균열을 방지하기 위하여 상기 도전성 물질(540)을 서로 혼합하거나 유리 프릿이나 실리콘 산화막 등과 같은 절연성 분말을 혼합하여 사용한다.
도 4d는 상기 기판(500)의 공동(520) 내에 MEMS 소자(550)를 탑재하고 비아홀(530) 내에 도전성 물질(540)과 와이어링(wiring) 공정을 수행하고 난 후의 모습을 도시하고 있다.
도 5는 상부기판(400)과 하부기판(500)에 대해 각각 상기의 공정을 수행하고 난 후 웨이퍼 레벨에서 진공실장방식에 의해 접합된 모습을 도시하고 있다.
웨이퍼 레벨의 패키지가 완성된 후 각 소자별로 웨이퍼를 절단한 후 상기 패키지 표면으로 노출된 도전성 물질에 솔더 볼(solder ball)을 발라 회로 기판에 탑재하게 된다.
상술한 공동 형성 방법이나 비아홀 형성방법은 후술하는 실시예에서도 공통된다.
하부기판을 제작하는 제 2 실시예가 도 7a 내지 도 7d에 도시되어 있다.
앞서 도시된 제 1 실시예의 도면에서와 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 7a 및 도 7b에 도시된 바와 같이 제 1 실시예의 공정과 동일하게 하부기판(500)에 공동(520)과 비아홀(530)을 형성한다.
그 후, 도 7c에 도시된 바와 같이 제 1 실시예와 달리 하부기판(500)에 형성된 비아홀(530)에 전부 도전성 물질을 충전하지 않고 비아홀(530) 중앙에 금속 핀(700)을 위치시키고 유리 프릿(710)을 금속 핀 주위에 충전하여 밀봉한다. 유리 프릿(710)의 점도를 낮추어 스핀 코팅 방법으로 충전할 수도 있고, 유리 프릿(710)을 비아홀(530) 주변에만 국부적으로 주입할 수도 있다.
다음, 도 6d와 같이 MEMS 소자(720)를 하부기판(500)의 공동(520) 내에 탑재한 후 금속 핀(700)과 와이어링 공정을 수행한다.
도 8은 제 2 실시예에 의해 제작된 하부기판과 상부기판이 접합된 모습을 도시하고 있다.
도 9는 본 발명의 제 3 실시예에 의한 MEMS 소자의 패키지를 도시한 것이다.
제 3 실시예는 비아홀(920)과 MEMS 소자(930)의 신호 연결을 위하여 와이어 대신 범프(940)를 사용하였다. 도 8은 상부 기판(900)에 비아홀(920)을 형성하여도전성 물질(950)을 충전하고, 상기 비아홀(920) 끝단에 범프(940)를 형성한 모습을 도시하고 있다.
제 3 실시예에서 알 수 있듯이 비아홀(920)은 하부 기판(910)이 아닌 상부 기판(900)에 형성될 수 있다. 비아홀(920)을 상부 기판(900)에 형성할 경우 MEMS 소자(930)를 탑재한 하부 기판(910) 제작 공정시 공정이 단순해지는 장점이 있다. 즉, MEMS 소자(930)가 탑재된 하부 기판(910)의 제작과 별도로 패키징을 위한 상부 기판(900)을 제작할 수 있다. 따라서, 제작 비용을 절감할 수 있다. 본 발명의 제 3 실시예 외의 다른 실시예에서도 비아홀(920)을 상부 기판(900)에 형성할 수 있다.
비아홀(920)을 상부 기판(900)에 형성하는 방식은 MEMS 소자(930)를 탑재하는 공정과 같이 이루어져야 하므로 하부 기판(910)의 공정은 복잡해지나 수율을 증대시킬 수 있는 장점이 있다.
상기 범프(940)의 주변에는 접합수단(960)을 이용하여 실 라인(seal line)을 형성한다. 상기 접합수단(960)으로는 상술한 바와 같이 비정질 실리콘, B 스테이지 에폭시 또는 저융점 금속물이 사용된다. 제 3 실시예에서는 MEMS 소자(930)가 위치할 공동(970)을 상부기판(900)에만 형성하여 하부기판의 제조공정을 단순화한다. 또한, 하부기판(910) 표면에 MEMS 소자(930)와 범프(940)를 전기적으로 연결시켜주는 패드(1000)가 형성되어 있다.
도 10은 제 3 실시예에 의한 패키지를 제작하는 공정을 도시한 수순 단면도이다.
우선 도 10a와 같이 상부기판(900)에 MEMS 소자가 위치할 공동(970)을 형성한다.
다음 도 10b와 같이 비아홀(920)을 형성하고, 도 10c와 같이 상기 비아홀(920)을 도전성 물질(950)로 충전한다. 상기 비아홀(920)을 형성하는 방법과 도전성 물질(950)을 충전하는 방법은 앞서 상술한 바와 같다.
이후 범프를 형성하기 위하여 도 10d와 같이 상부기판(900)에 금속층(980)을 증착하고 비아홀(920) 내의 도전성 물질(950)과 접촉하는 영역에만 금속층(980)이 잔존하도록 마스크(990)를 사용하여 패터닝하여 범프를 형성한다. 도 10e는 범프(940)가 형성된 모습을 도시하고 있다.
상기 범프(940)로는 저융점 금속 물질을 사용하며, 대표적인 금속으로는 금, 은, 구리 또는 인듐 등이 있다. 범프(940)를 형성함과 동시에 하부기판과 접합될 실 라인을 따라 상기 금속물질로 접합수단(960)을 형성한다. 상기 범프(940)와 상기 접합수단(960)의 높이는 동일하게 형성하여 범프(940)와 소자의 패드간의 접촉 특성을 좋게 하는 것이 바람직하다.
도 10f와 같이 비아홀(920)과 범프(940)가 형성된 상부기판(900)을 MEMS 소자(970)가 탑재된 하부기판(910)과 접합시키면 패키지가 완성된다.
도 11은 본 발명의 제 4 실시예에 의한 패키지를 도시한 것이다.
앞서 도시된 제 3 실시예의 도면에서와 동일한 참조부호는 동일한 구성요소를 나타낸다.
제 4 실시예는 비아홀(920)과 MEMS 소자(930)의 신호 연결을 위하여전극층(1100)과 도전 물질(1110)을 사용하였다. 제 4 실시예는 제 3 실시예와 달리 상부기판(900)이 아닌 소자가 탑재된 하부기판(910)의 뒷면을 식각하여 비아홀(920)을 형성하여 도전 물질(1110)을 충전하여 소자(930)의 패드(1000)와 직접 접합하는 구조를 하고 있다.
도 12는 제 4 실시예에 의한 패키지를 제작하는 공정을 도시한 수순 단면도이다.
우선 도 12a와 같이 MEMS 소자가 탑재된 하부기판(910)의 뒷면을 식각하여 비아홀(920)을 형성하여 상기 소자의 패드가 비아홀(920)을 통해 드러나도록 한다. 상기 비아홀(920)을 형성하는 방법은 전술한 방법을 따른다.
다음 도 12b와 같이 비아홀(920)이 형성된 하부기판(910)의 뒷면에 투명전극층(1120)을 증착한 후 마스크(1130)를 사용하여 패터닝하여 비아홀(920)과 비아홀(920) 주위에만 상기 투명전극층(1120)이 잔존하도록 한다. 상기 투명전극층(1100)은 후술하는 범프와의 접촉성을 향상시키기 위한 것이다.
도 11c는 투명전극층(1120)의 패터닝을 수행하고 난 후의 하부기판(910)을 도시하고 있다.
이후 상기 비아홀(920) 내부에 도전성 물질을 형성하기 위하여 도 12d와 같이 상기 비아홀(920) 입구에 솔더볼(1140)을 위치시키고 상기 솔더볼(1140)을 가열하여 용융화시켜 비아홀(920) 내부에 충전하여 범프(1110)로 작용하게 된다.
다음 도 12e와 같이 MEMS 소자(930)가 위치할 공동(970)이 형성된 상부기판(900)이 하부기판(910)과 접합하게 되면 패키지가 완성된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 그들은 발명의 범위를 한정하는 것이 아니라 바람직한 실시예로서 해석되어야 한다. 예를 들면, 본 발명에 따른 패키지는 MEMS 소자뿐만 아니라 그 외의 고집적 소자의 패키지에도 적용될 수 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 본 발명에 의한 웨이퍼 레벨 칩규모 패키지는 패키지 상면 또는 저면으로 전극이 노출되어 있기 때문에 외부 회로기판에 최소 면적으로의 실장이 용이하다.
둘째, 제조 공정이 웨이퍼 레벨에서 수행됨에 따라 양산성이 우수한 칩규모 패키지를 대량으로 생산할 수 있다.

Claims (31)

  1. 복수개의 비아홀이 형성된 하부기판 또는 상부기판;
    상기 비아홀에 형성된 도전성 물질;
    상기 하부기판에 탑재된 복수개의 MEMS 소자;
    상기 도전성 물질과 상기 MEMS 소자를 전기적으로 연결하는 연결수단; 및
    상기 하부기판과 상부기판을 접합하는 접합수단을 포함하는 MEMS 소자의 칩규모 패키지.
  2. 제 1 항에 있어서, 상기 도전성 물질은 액상 투명전극인 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  3. 제 1 항에 있어서, 상기 도전성 물질은 은풀인 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  4. 제 1 항에 있어서, 상기 도전성 물질은 액상 투명전극과 은풀을 혼합한 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  5. 제 1 항에 있어서, 상기 도전성 물질은 액상 투명전극, 은풀 및 절연성 분말을 혼합한 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  6. 제 5 항에 있어서, 상기 절연성 분말은 유리 프릿 또는 실리콘 산화막인 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  7. 제 1 항에 있어서, 상기 도전성 물질은 금속핀이며, 상기 금속핀 주변을 유리프릿으로 채워 상기 비아홀을 밀봉하는 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  8. 제 1 항에 있어서, 상기 도전성 물질은 금, 은, 구리 또는 니켈 중 어느 하나인 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  9. 제 1 항에 있어서, 상기 도전성 물질의 접착성 향상을 위하여 크롬, 몰리브덴 또는 티타늄 중 어느 하나로 이루어진 금속 박막층을 비아홀 내에 추가로 형성하는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  10. 제 1 항에 있어서, 상기 하부기판 또는 상부기판 중 적어도 하나의 기판에 상기 MEMS 소자가 탑재될 위치에 공동이 형성되어 있는 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  11. 제 1 항에 있어서, 상기 상부기판 및 하부기판은 유리, 세라믹 또는 실리콘중 어느 하나로 이루어진 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  12. 제 1 항에 있어서, 상기 접합수단은 비정질 실리콘층, B 스테이지 에폭시 또는 저융점 금속 중 어느 하나로 이루어진 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  13. 제 1 항에 있어서, 상기 연결수단은 와이어 또는 범프인 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  14. 제 13 항에 있어서, 상기 범프의 높이는 상기 접합수단의 높이와 동일한 것을 특징으로 하는 MEMS 소자의 칩규모 패키지.
  15. 제 1 항에 있어서, 상기 하부기판 저면이나 상기 상부기판 상면으로 노출된 도전성 물질에 부착된 솔더볼을 추가로 구비하는 MEMS 소자의 칩규모 패키지.
  16. 하부기판 또는 상부기판에 복수개의 비아홀을 형성하는 단계;
    상기 비아홀 내부에 도전성물질을 형성하는 단계;
    상기 하부기판에 복수개의 MEMS 소자를 탑재하는 단계;
    상기 MEMS 소자와 상기 도전성물질을 전기적으로 연결하는 단계;
    상부기판에 전극층을 형성하는 단계;
    상기 전극층이 형성된 상부기판 표면에 상기 MEMS 소자가 위치할 공동을 형성하는 단계; 및
    상기 상부기판과 하부기판을 진공분위기에서 접합하는 단계를 포함하는 MEMS 소자의 칩 규모 패키징 방법.
  17. 제 16 항에 있어서, MEMS 소자가 위치할 공동을 상기 하부기판에 형성하는 것을 추가로 포함하는 MEMS 소자의 칩 규모 패키징 방법.
  18. 제 16 항 또는 제 17 항에 있어서, 상기 공동 형성시 기판 표면의 거칠기를 줄이기 위하여 수소 이온을 기판에 강제적으로 주입하고 산성 용액 내에서 식각하는 것을 특징으로 하는 MEMS 소자의 칩 규모 패키징 방법.
  19. 제 18 항에 있어서, 상기 산성 용액은 불산 또는 질산 용액인 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  20. 제 18 항에 있어서, 상기 산성 용액은 HF:HNO3:H2O 용액을 20:14:66의 비율로 혼합된 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  21. 제 16 항에 있어서, 상부기판과 하부기판의 접합 후 MEMS 소자별로 각각 절단하는 단계를 추가로 포함하는 MEMS 소자의 칩 규모 패키징 방법.
  22. 제 16 항에 있어서, 상기 도전성 물질을 형성하는 단계는, 도전성 물질을 비아홀이 형성된 하부기판 또는 상부기판의 표면에 스핀 코팅한 후 패터닝하여 비아홀과 비아홀 주변에만 상기 도전성 물질을 잔존시키는 것을 특징으로 하는 MEMS 소자의 칩 규모 패키징 방법.
  23. 제 16 항에 있어서, 상기 도전성 물질을 형성하는 단계는, 도전성 물질을 비아홀이 형성된 하부기판 또는 상부기판의 표면에 스크린 프린팅한 후 패터닝하여 비아홀과 비아홀 주변에만 상기 도전성 물질을 잔존시키는 것을 특징으로 하는 MEMS 소자의 칩 규모 패키징 방법.
  24. 제 16 항에 있어서, 상기 비아홀에 주사기를 이용하여 도전성 물질을 주입하는 것을 특징으로 하는 MEMS 소자의 칩 규모 패키징 방법.
  25. 제 16 항에 있어서, 역바이어스의 전압을 주기적으로 인가하는 전기도금법을 사용하여 균일하게 비아홀을 도전성 물질로 충전하는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  26. 제 16 항에 있어서, 하부기판 또는 상부기판의 양면에 비아홀이 형성될 영역 이외의 영역에 보호층을 증착한 후 습식 식각에 의해 비아홀을 형성하는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  27. 제 16 항에 있어서, 상기 비아홀은 레이저 가공으로 형성되는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  28. 제 16 항에 있어서, 샌드 블라스터를 이용하여 상기 비아홀을 형성하고 HF:HNO3:H2O가 20:14:66인 산성 용액 내에서 상기 공동을 다듬는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  29. 제 16 항에 있어서, 상기 비아홀 입구에 솔더 볼을 위치시킨 후 가열하여 도전성물질을 형성하는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  30. 제 16 항에 있어서, 상부기판과 하부기판의 접합을 위해 접합수단을 상부기판과 하부기판의 접합면에 스크린 프린팅법으로 형성하는 것을 특징으로 하는 MEMS 소자의 칩규모 패키징 방법.
  31. 제 16 항에 있어서, 상부기판과 하부기판을 접합하기 전 상부기판과 하부기판 표면의 균일성 확보를 위한 래핑이나 CMP 공정을 추가로 포함하는 MEMS 소자의 칩규모 패키징 방법.
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