KR100878395B1 - 수정 소자의 제조 방법 - Google Patents

Abstract

본 발명의 일 측면은, 복수의 소자 영역을 갖는 기판 웨이퍼 상에 전극 형성을 위한 제1 금속층 및 제2 금속층을 순차 형성하는 단계; 상기 제2 금속층 상에 복수의 범프를 형성하는 단계; 상기 제1 금속층을 남긴 상태에서 상기 제2 금속층을 선택적으로 제거하여 전극 패턴을 따라 패터닝하는 단계; 상기 각 소자 영역에 있어서, 도전성 수지 접착제를 사용하여, 표면 전극을 갖는 수정편의 단부를 상기 범프 상에 접합하는 단계; 상기 제1 금속층을 선택적으로 제거하여 상기 전극 패턴을 따라 패터닝함으로써 제1 및 제2 금속층으로 된 전극을 형성하는 단계; 상기 수정편이 탑재된 기판 웨이퍼의 상면에 하부로 개방된 캐비티를 구비한 캡 웨이퍼를 양극 접합에 의해 접합하는 단계; 및 상기 결과물을 절단하여 상기 소자 영역 별로 복수개의 수정 소자를 분리하는 단계;를 포함하는 수정 소자 제조 방법을 제공한다.

수정 소자, 웨이퍼, 양극 접합

Description

수정 소자의 제조 방법{METHOD FOR FABRICATING CRYSTAL DEVICE}

본 발명은 수정 진동자, 수정 발진자 등 수정 소자의 제조 방법에 관한 것으로, 특히 웨이퍼 레벨 패키징(wafer level packaging) 공법을 통하여 소형화 및 박형화된 수정 소자를 제조할 경우 하부의 기판 웨이퍼와 상부의 캡 웨이퍼 간의 접합력을 향상시킬 수 있는 수정 소자 제조 방법에 관한 것이다.

휴대폰 등의 전자 제품에서 통신 및 멀티미디어 시스템의 기능이 다양화되고 복합화됨에 따라 이들 제품에 사용되는 부품은 소형화 및 박형화를 요구하고 있다. 특히 휴대폰 등의 핵심 부품인 수정 진동자, 수정 발진자 등의 수정 소자(Crystal Device)를 소형화 및 박형화하기 패키지 공법의 개발이 필요하다.

일반적으로, 수정 진동자는 외부의 인가전압에 의한 수정편(crystal blank)의 압전 현상을 이용하여 필요한 주파수를 발생시키는 장치로서 통신 기기, 컴퓨터 등의 발진회로에 사용된다. 전압 조정형 수정 진동자 등은 세밀한 주파수 조정 능력을 갖고 있어 전자 제품에 이용되는 신호의 기준이 되는 핵심 부품으로 되기도 한다. 이러한 수정 소자는 전자 제품의 기능 다양화와 소형화를 위해 가능하면 소형화 및 박형화될 필요가 있고, 안정된 주파수 성능을 위해 패키징시 고기밀성이 요구된다.

패키지된 수정 소자(간단히 '수정 소자'라 함)를 제작하는 방법으로는, 세라믹 패키지에 수정편(수정 진동편)을 넣고 세라믹 패키지 위에 금속 뚜껑 또는 리드(metal lid)를 붙이는 방법이 제안되었다. 그러나 이러한 방법으로는, 소형의 세라믹 패키지 제작의 어려움과 치수 공차 문제 등으로 인해 추가적인 경박/단소의 초소형 수정 소자 제품을 제조하는 데에 한계가 있다. 또한 금속 리드와 세라믹 간의 접합의 어려움은 접합 후 기밀성을 보장하지 못하여 제품 불량의 주원인으로 작용한다.

수정편을 작게 만듦으로써 수정 소자를 소형화시키는 방법이 있으나, 이 경우 수정편의 가공이 어렵고 성능 열화가 발생하고 저주파 대역의 제품 구현이 어렵다. 수정 소자 내의 고 기밀성을 위해서, 금속-금속 간 접합을 통해 패키지를 밀봉하는 방법이 있다. 금속-금속 접합을 형성하기 위해 별도의 금속 패턴이 필요하여 전체 공정시간과 비용이 증가할 수 있다.

또한 수정 소자 제조시 수정편 탑재(blank mount)시 접착물질로 사용되는 도전성 Si-에폭시 등 도전성 수지 접착제로부터 발생되는 Si 성분, 흄(hume), 휘발성 가스 등이 기판 표면에 침착될 수 있다. 이러한 흄, 가스 등이 기판 표면에 침착되어 생긴 불순물은 후속의 패키지 기판과 리드(lid) 간 접합시 접합력을 저하시키는 원인으로 작용한다. 이러한 접합력의 저하는 수정편의 진동이 이루어지는 공간의 기밀성을 떨어뜨려 성능 열화를 일으킨다.

본 발명이 이루고자 하는 일 과제는, 패키지 기판 부재와 그 위에 본딩되는 리드 부재(lid member) 간의 접합력을 향상시켜 수정편의 진동 공간의 기밀성을 용이하게 확보할 수 있고 패키지의 소형화 및 박형화에 유리한 웨이퍼 레벨 패키징의 수정 소자 제조 방법을 제공하는 것이다.

본 발명의 일 측면은, 복수의 소자 영역을 갖는 기판 웨이퍼 상에 전극 형성을 위한 제1 금속층 및 제2 금속층을 순차 형성하는 단계; 상기 제2 금속층 상에 복수의 범프를 형성하는 단계; 상기 제1 금속층을 남긴 상태에서 상기 제2 금속층을 선택적으로 제거하여 전극 패턴을 따라 패터닝하는 단계; 상기 각 소자 영역에 있어서, 도전성 수지 접착제를 사용하여, 표면 전극을 갖는 수정편의 단부를 상기 범프 상에 접합하는 단계; 상기 제1 금속층을 선택적으로 제거하여 상기 전극 패턴을 따라 패터닝함으로써 제1 및 제2 금속층으로 된 전극을 형성하는 단계; 상기 수정편이 탑재된 기판 웨이퍼의 상면에 하부로 개방된 캐비티(cavity)를 구비한 캡 웨이퍼(cap wafer)를 양극 접합(anodic bonding)에 의해 접합하는 단계; 및 상기 기판 웨이퍼와 캡 웨이퍼가 접합되는 접합 부위를 따라 상기 결과물을 절단하여 상기 소자 영역 별로 복수개의 수정 소자를 분리하는 단계;를 포함하는 수정 소자 제조 방법을 제공한다.

본 발명의 실시형태에 따르면, 상기 제1 및 제2 금속층 형성 단계 전에, 상기 각 소자 영역에 상기 기판 웨이퍼의 두께를 관통하는 복수의 도전성 비아를 형성하는 단계를 더 포함할 수 있다. 상기 도전성 비아 형성 단계는, 비아 형성 영역에서 상기 기판 웨이퍼의 일면을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 도전성 물질로 충진하는(채우는) 단계와, 상기 기판 웨이퍼의 타면으로부터 상기 기판 웨이퍼를 일부 두께만큼 제거하여 상기 기판 웨이퍼를 관통하는 도전성 비아를 형성하는 단계를 포함할 수 있다. 상기 도전성 물질의 충진 단계는, 금속 도금 공정을 사용하여 실행될 수 있다.

또한 실시형태에 따르면, 상기 양극 접합 단계 전에, 상기 기판 패키지 상에 탑재된 상기 수정편의 표면 전극을 건식식각을 통해 일부 두께로 제거하여 상기 수정판의 주파수를 조정하는 단계를 더 포함할 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 금속층은 Ti를 포함할 수 있다. 상기 제2 금속층은 Au 또는 Au/Ni를 포함할 수 있다. 또한 상기 범프는 Cu 또는 Cu/Ti층과 같이 Cu를 포함할 수 있다. 상기 도전성 수지 접착제는 Si-에폭시(Si-Epoxy), Si와 Ag를 함유하는 도전성 수지 및 실리콘 도타이트 중 적어도 하나를 포함할 수 있다.

본 발명의 실시형태에 따르면, 상기 기판 웨이퍼는 유리 또는 실리콘 재질의 웨이퍼이고, 상기 캡 웨이퍼는 상기 기판 웨이퍼와 양극 접합될 수 있는 실리콘 또는 유리 재질의 웨이퍼일 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 및 제2 금속층 형성 단계는 금속 증착에 의해 실행될 수 있다. 또한 상기 범프 형성 단계는 금속 도금 공정을 사용하여 실행될 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 기판 웨이퍼와 캡 웨이퍼 간 접합력을 향상시켜 수정편 진동 공간의 기밀성을 용이하게 확보할 수 있고 수정 소자의 소형화와 박형화를 효과적으로 이룰 수 있다. 또한 웨이퍼 레벨의 양극 접합을 이용함으로써 일괄 공정을 통한 대량 생산에 적합할 뿐만 아니라 불량율이 낮고 공정 효율이 높다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

본 실시형태에 따른 웨이퍼 레벨 패키징의 수정 소자 제조 방법은 크게 기판 웨이퍼 공정(substrate wafer process: 도 1 및 도 2a 내지 도 2i 참조), 캡 웨이퍼 공정(cap wafer process: 도 4 참조), 그리고 캡 웨이퍼와 기판 웨이퍼 간의 접합 및 소자 분리 공정(wafer to wafer bonding and dicing process: 도 5 참조)을 포함한다. 기판 웨이퍼 공정은 기판 웨이퍼를 가공하고, 기판 웨이퍼의 내부 또는 표면 상에 비아와 전극 등을 형성하며, 기판 웨이퍼 상에 수정편(crystal blank)를 탑재하는 공정을 포함한다. 캡 웨이퍼 공정은 패키지의 리드(lid) 또는 캡(cap)으로 사용되는 웨이퍼를 형성하기 위해 웨이퍼를 가공하는 단계를 포함한다.

도 1(a) 내지 (h)는 기판 웨이퍼 공정 중 필요한 비아를 형성하기 위한 공정을 나타낸다. 먼저, 도 1(a) 내지 (c)를 참조하면, 기판 웨이퍼(110)를 마련하고 기판 웨이퍼(110) 상에 DFR 등의 레지스트층(111)을 형성한 후, 비아 형성 영역을 노출시키도록 레지스트층(111)을 패터닝한다. 이 기판 웨이퍼(110)는 제조하고자 하는 수정 소자의 하부 기판에 해당하는 것으로서, 복수의 소자 영역을 가진다. 바람직하게는, 기판 웨이퍼(110)는 저가의 유리 또는 실리콘 소재로 만들어진 것이며 예컨대, 원반 형상의 기판 부재이다. 이와 같이 유리 또는 실리콘 소재의 기판 웨이퍼를 사용함으로써 나중에 캡 웨이퍼와의 양극 접합에 유리하며 다수의 소자를 한꺼번에 제작할 수 있는 웨이퍼 레벨 패키징을 저비용으로 용이하게 구현할 수 있다.

그 후 도 1(d) 및 (e)에 도시된 바와 같이 레지스트 패턴(111a)을 식각 마스크로 하여 기판 웨이퍼(110)의 일면을 선택적으로 식각함으로써 후속의 비아 형성을 위한 트렌치(110a)를 형성하고 에싱 등에 의해 레지스트 패턴(111a)을 제거한다. 트렌치 식각시 샌드 블라스트, 기타 건식 식각 또는 습식식각을 이용할 수 있다.

다음으로, 도 1(f)에 도시된 바와 같이, 트렌치 충진을 위해 우선 트렌치(110)가 형성된 기판 웨이퍼(110) 전면 상에 시드 금속막(seed metal film: 112)을 형성한다. 시드 금속막(112)은 예컨대, Ti 단일막 또는 Cu/Ti 등의 다층막으로 형성될 수 있다. 그리고 나서 도 1(g)에 도시된 바와 같이, 상기 시드 금속막(112)을 도금용 시드로 하여 Cu 등의 전해 도금을 실행함으로써 트렌치를 도금 금속(114)으로 완전히 채운다. 트렌치 밖의 기판 웨이퍼 상면에 남아있는 도금층을 연마 등에 의해 제거한다.

그 후, 도 1(h)에 도시된 바와 같이, 기판 웨이퍼(110)의 하면(트렌치가 개방된 쪽에 대향하는 면)으로부터 기판 웨이퍼(110)를 일부 두께만큼(도면에서는 L1의 위치 만큼) 제거하여, 기판 웨이퍼(110)의 전체 두께를 통해 관통하는 도전성 비아(114)를 형성한다. 이러한 기판 웨이퍼의 박형화(thinning) 공정은 연마 공정이나 에치백 등의 식각 공정에 의해 수행될 수 있다.

도 2a 내지 도 2i는 도 1의 후속 공정으로 수행되는 기판 웨이퍼 공정을 나타낸다. 먼저, 도 2a에 도시된 바와 같이, 기판 웨이퍼(110)의 표면(본 실시형태에서는 상면 및 하면) 상에 제1 금속층(115a)과 제2 금속층(115b)을 스퍼터링 등으로 순차 증착한다. 이 제1 및 제2 금속층(115a, 115b)은 기판 웨이퍼의 전극 패턴을 형성하기 위한 것이다. 기판 웨이퍼(110) 하면의 제1 및 제2 금속층(115a, 115b)은 이를 선택적으로 제거, 패터닝하여 하면 전극 패드(116)를 형성한다(도 2b 참조). 이 하면의 전극 패드(116)들 중 적어도 일부는 도전성 비아(114)와 전기적으로 접속된다.

바람직하게는, 상기 제1 금속층(115a)과 제2 금속층(115b)은 특정 식각액(예컨대, 황산 수용액, 질산 수용액 등)에 대해 서로 다른 식각 특성(식각율)을 갖는 것이 바람직하다. 예를 들어, 제1 금속층을 Ti(또는 Ti를 함유한 합금)으로 형성하고 제2 금속층을 Au(또는 Au를 함유한 합금, 또는 Au/Ni와 같은 다층막)으로 형성할 수 있다.

그 후, 도 2c 및 도 2d에 도시된 바와 같이, 레지스트 등으로 범프 형성용 마스크 패턴(121)을 형성한 후, 이 패턴(121)을 도금 마스크로 하여 도금을 실시함으로써 제2 금속층(115a)의 소정 영역 상에 복수의 범프(117)를 형성한다. 이러한 범프(117)는 예컨대, Cu 또는 Cu/Ti(Ti가 Cu 아래에 배치)등으로 형성될 수 있다.

다음으로, 도 2e에 도시된 바와 같이, 범프 형성용 마스크 패턴(121)을 제거한 후, 레지스트 등으로 마스크 패턴(151)을 형성한다. 이 마스크 패턴(151)은 나중에 형성될 기판 웨이퍼(110)의 상면 전극(도 2h의 도면부호 115 참조)의 패턴과 같은 모양의 패턴이다. 그리고 나서, 도 2f에 도시된 바와 같이, 마스크 패턴(151)을 식각 마스크로 하여 제1 금속층(151a)를 적어도 일부 두께만큼 남긴 상태에서 제2 금속층(151b)를 습식 식각 등의 방법을 통해 선택적으로 제거함으로써 전극(나중에 기판 웨이퍼(110) 상면에 형성될 전극)의 패턴을 따라 패터닝한다.

다음으로, 도 2g에 도시된 바와 같이, 기판 웨이퍼(110)의 각 소자 영역에 있어서, 도전성 수지 접착제(118)를 사용하여 표면 전극(131, 132)을 갖는 수정편(130)을 기판 웨이퍼(110) 위에 탑재한다. 이 때, 일부 범프 상에 도전성 수지 접착제(118)를 도팅(dotting)하고, 접착제(118)가 도팅된 범프 상면에서 수정편(130)의 단부를 접합할 수 있다. 도전성 수지 접착제(118)로는, Si-에폭시, Si-Ag 함유 도전성 수지, 실리콘 도타이트 등을 사용할 수 있다. 이로써, 표면 전극(131, 132)을 갖는 수정편(130)은 접합된 일단부에서 일정 높이를 유지하면서 범프(117)와 전기적으로 접속되고, 타단에서 자유단을 형성하게 된다.

도 3(a) 및 (b)에 도시된 바와 같이, 기판 웨이퍼(110) 상에 탑재되는 수정편 부재는, 소정 크기의 두께와 면적을 갖는 수정편(130)을 마련한 후에, 스퍼터링 등으로 수정편(130) 표면 상에 여진 전극과 같은 표면 전극(131)을 증착함으로써 제작될 수 있다. 수정편(130)의 반대 표면에도 표면 전극(132)를 증착할 수 있다.

다음으로, 도 2h에 도시된 바와 같이, 습식 식각을 통해 제1 금속층(115a)을 선택적으로 제거하여 패터닝함으로써 전극(115)를 형성한다. 예컨대, 제1 금속층(115a)이 Ti로 된 경우 황산 수용액을 함유한 식각액을 이용하여 제1 금속층(115a)을 패터닝할 수 있다.

상술한 바와 같이, 본 실시형태에 따르면 수정편(130)의 탑재 공정 전에 제1 금속층(115a)을 적어도 일부 두께만큼 남긴 상태에서 제2 금속층(115b)을 패터닝하고, 수정편(130) 탑재 공정 이후에야 비로서 제1 금속층(115a)을 패터닝하여 상면 전극(115)을 형성한다. 따라서, 수정편(130) 탑재 공정시 Si 에폭시와 같은 도전성 수지 접착제(118)에서 흄, 휘발성 가스, Si 성분 등의 불순물이 발생되더라도, 이 불순물은 기판 웨이퍼(110) 표면에 침착되지 않고 제1 금속층(115a) 표면에 침착된다. 이러한 불순물 침착물은, 수정편 탑재 공정 후의 제1 금속층(115a)의 패터닝에 의해 제1 금속층(115a) 물질과 함께 제거될 수 있다.

만약 수정편 탑재 공정 전에 제2 금속층(115b)뿐만 아니라 제1 금속층(115a)까지도 패터닝한다면, 수정편 탑재 공정시 도전성 수지 접착제(118)에서 발생된 불순물이 기판 웨이퍼(110) 표면에 침착되고, 이로 인해 후속의 캡 웨이퍼 양극 접합 공정시 불순물 침착물로 인해 접합력이 떨어지게 된다. 그러나, 상술한 바와 같이 본 실시형태에 따르면 수정편 탑재시 발생되는 불순물 침착물이 제1 금속층 패터닝과 함께 제거되기 때문에, 기판 웨이퍼와 캡 웨이퍼 간의 양극 접합시 접합력을 높일 수 있고, 고 기밀성을 용이하게 확보할 수 있다.

다음으로, 도 2i를 참조하면, 수정편(130)의 상부로부터 이온빔을 조사하는 등 적절한 건식식각을 수행함으로써 표면 전극(132)의 두께 일부를 제거하여 주파수 조정(frequency trimming)을 실행할 수 있다.

도 4(a) 내지 (d)는 도 2의 공정에 후속하는 캡 웨이퍼 공정(cap wafer process)을 설명하기 위한 단면도들이다. 수정편이 탑재되는 공간을 밀폐시키기 위해서, 우선 캐비티(cavity)가 형성된 캡 웨이퍼를 제작한다. 도 4(a) 및 (b)에 도시된 바와 같이, 실리콘 또는 유리 재질 등으로 된 캡 웨이퍼 부재(140)를 마련한 후, 그 표면에 캐비티 형성을 위한 레지스트 등의 마스크 패턴(161)을 형성한다.

그 후, 도 4(c)에 도시된 바와 같이, 상기 마스크 패턴(161)을 식각 마스크로 하여 샌드 블라스트 등을 이용한 건식 식각 또는 습식 식각을 행하여 하부로 개방된 캐비티(C)를 형성한다. 그리고 나서, 도 4(d)에 도시된 바와 같이, 필요에 따라 캡 웨이퍼(140)의 두께를 박형화하기 위해 소정 위치(L2)까지 캡 웨이퍼(140)의 상면을 연마 또는 식각할 수 있다. 도 5는, 설명의 편의를 위해 하나의 소자 영역에 대응하는 캐비티(C)만을 도시하였으나, 웨이퍼 레벨 패키징에 적용하기 위해서 웨이퍼 레벨로 복수의 캐비티(C)가 배열되도록 한다(도 5 참조).

다음으로, 도 5(a)에 도시된 바와 같이, 도 2의 공정 처리가 완료된 기판 웨이퍼(110) 상면에서, 캡 웨이퍼(140)를 양극 접합(anodic bonding)으로 접합한다. 이 때, 하부로 개방된 캡 웨이퍼(140)의 캐비티(C)가 수정편 탑재 공간을 애워싸도록 웨이퍼들(110, 140)의 위치를 정렬한다. 예컨대, 유리 재질의 기판 웨이퍼(또는 유리 재질의 캡 웨이퍼)에 고전압을 인가하고 실리콘 재질의 캡 웨이퍼(또는 실리콘 재질의 기판 웨이퍼)를 가열한 상태에서 양극 접합을 실행할 수 있다. 이러한 양극 접합에 의해, 유리 재질의 웨이퍼로부터 Na 등이 접합면을 통해 실리콘 재질의 웨이퍼로 확산되고, 양 웨이퍼(110, 140)가 그 접합면에서 일체로 결합하여 캐비티(C)의 기밀 공간을 확보하게 된다.

전술한 바와 같이, 수정편 접합(수정편 탑재) 공정시 발생될 수 있는 불순물 침착물은 대부분 제1 금속층의 패터닝에 의해 제거되기 때문에, 통상 진공 상태에서 이루어지는 웨이퍼들(110, 140)간의 양극 접합시, 불순물 침착물에 의한 접합부에서의 오염 문제나 불순물 침착물의 증발에 의한 진공도 저하 문제가 방지된다.

그 후, 도 5(b)에 도시된 바와 같이, 두 웨이퍼들(110, 140) 간의 접합 부위에 위치한 절단 라인(CL)을 따라 도 5(a)의 결과물을 절단 또는 다이싱함으로써 웨이퍼 레벨의 패키지를 소자 영역 별로 완전히 분리해 낸다. 이에 따라, 수정 진동 자 또는 수정 발진자 등의 복수의 수정 소자(100)를 동시에 얻게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1(a) 내지 (h)는 본 발명의 실시형태에 따른 수정 소자 제조 공정 중 기판 웨이퍼에 도전성 비아를 형성하는 공정을 설명하기 위한 단면도들이다.

도 2a 내지 도 2i는 본 발명의 실시형태에 따른 수정 소자 제조 공정 중 범프 및 전극 형성 공정과 수정편 탑재 공정을 포함한, 도 1의 후속 기판 웨이퍼 공정(substrate wafer process)을 설명하기 위한 단면도들이다.

도 3(a) 및 (b)는 수정 소자에 사용되는 수정편의 표면 전극 형성 공정을 나타내는 평면도들이다.

도 4(a) 내지 (d)는 본 발명의 실시형태에 따른 수정 소자 제조 공정 중 캡 웨이퍼 공정(cap wafer process)을 설명하기 위한 단면도들이다.

도 5(a) 및 (b)는 본 발명의 실시형태에 따른 수정 소자 제조 공정 중 기판 웨이퍼와 캡 웨이퍼간 접합 공정 및 다이싱(절단) 공정을 나타내는 단면도들이다.

<도면의 주요부분에 대한 부호의 설명>

100: 수정 소자 110: 기판 웨이퍼

114: 비아 115a: 제1 금속층

115b: 제2 금속층 115: 전극

117: 범프 118: 도전성 수지 접착층

130: 수정편 131, 132: 수정편의 표면 전극

140: 캡 웨이퍼

Claims (12)

1. 복수의 소자 영역을 갖는 기판 웨이퍼 상에 전극 형성을 위한 제1 금속층 및 제2 금속층을 순차 형성하는 단계;

   상기 제2 금속층 상에 복수의 범프를 형성하는 단계;

   상기 제1 금속층을 남긴 상태에서 상기 제2 금속층을 선택적으로 제거하여 전극 패턴을 따라 패터닝하는 단계;

   상기 각 소자 영역에 있어서, 도전성 수지 접착제를 사용하여, 표면 전극을 갖는 수정편의 단부를 상기 범프 상에 접합하는 단계;

   상기 제1 금속층을 선택적으로 제거하여 상기 전극 패턴을 따라 패터닝함으로써 제1 및 제2 금속층으로 된 전극을 형성하는 단계;

   상기 수정편이 탑재된 기판 웨이퍼의 상면에 하부로 개방된 캐비티(cavity)를 구비한 캡 웨이퍼(cap wafer)를 양극 접합(anodic bonding)에 의해 접합하는 단계; 및

   상기 기판 웨이퍼와 캡 웨이퍼가 접합되는 접합 부위를 따라 상기 결과물을 절단하여 상기 소자 영역 별로 복수개의 수정 소자를 분리하는 단계;를 포함하는 수정 소자 제조 방법.
2. 제1항에 있어서,

   상기 제1 및 제2 금속층 형성 단계 전에, 상기 각 소자 영역에 상기 기판 웨 이퍼의 두께를 관통하는 복수의 도전성 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
3. 제2항에 있어서,

   상기 도전성 비아 형성 단계는,

   비아 형성 영역에서 상기 기판 웨이퍼의 일면을 선택적으로 식각하여 트렌치를 형성하는 단계;

   상기 트렌치를 도전성 물질로 충진하는 단계; 및

   상기 기판 웨이퍼의 타면으로부터 상기 기판 웨이퍼를 일부 두께만큼 제거하여 상기 기판 웨이퍼를 관통하는 도전성 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
4. 제3항에 있어서,

   상기 도전성 물질의 충진 단계는, 금속 도금 공정을 사용하여 실행되는 것을 특징으로 하는 수정 소자 제조 방법.
5. 제1항에 있어서,

   상기 양극 접합 단계 전에, 상기 기판 패키지 상에 탑재된 상기 수정편의 표면 전극을 건식식각을 통해 일부 두께로 제거하여 상기 수정판의 주파수를 조정하는 단계를 더 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
6. 제1항에 있어서,

   상기 제1 금속층은 Ti를 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
7. 제1항에 있어서,

   상기 제2 금속층은 Au 또는 Au/Ni를 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
8. 제1항에 있어서,

   상기 범프는 Cu를 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
9. 제1항에 있어서,

   상기 도전성 수지 접착제는, Si-에폭시, Si와 Ag를 함유하는 도전성 수지 및 실리콘 도타이트 중 적어도 하나를 포함하는 것을 특징으로 하는 수정 소자 제조 방법.
10. 제1항에 있어서,

    상기 기판 웨이퍼는 유리 또는 실리콘 재질의 웨이퍼이고, 상기 캡 웨이퍼는 상기 기판 웨이퍼와 양극 접합될 수 있는 실리콘 또는 유리 재질의 웨이퍼인 것을 특징으로 하는 수정 소자 제조 방법.
11. 제1항에 있어서,

    상기 제1 및 제2 금속층 형성 단계는 금속 증착에 의해 실행되는 것을 특징으로 하는 수정 소자 제조 방법.
12. 제1항에 있어서,

    상기 범프 형성 단계는 금속 도금 공정을 사용하여 실행되는 것을 특징으로 하는 수정 소자 제조 방법.

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