JP3938200B1 - センサ装置およびその製造方法 - Google Patents

Abstract

【課題】少なくとも、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部を形成したセンサ基板と、センシング部に電気的に接続される複数の貫通孔配線を形成したパッケージ用基板とを用いて製造するセンサ装置の製造歩留まりの向上を図れるセンサ装置の製造方法を提供する。
【解決手段】半導体基板であるＳＯＩ基板１０の主表面側に形成された表面絶縁膜１６と多層構造部４１とからなる多層絶縁膜のうち接合用領域部Ｅ３に形成されている部位をエッチバックし、表面絶縁膜１６上に封止用金属層１８および電気接続用金属層１９を形成する。センサ部Ｅ１の重り部１２、撓み部１３などを形成してから、センサ基板１と第２のパッケージ用基板３とを常温接合し、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する。
【選択図】図１

Description

本発明は、例えば、加速度センサ、ジャイロセンサ、赤外線センサなどのセンサ装置およびその製造方法に関するものである。

従来から、シリコン基板やＳＯＩ基板などの半導体基板を用いて形成したセンサ基板と、センサ基板のセンシング部に電気的に接続される貫通孔配線を形成したパッケージ用基板とを用いたセンサ装置（例えば、加速度センサ、ジャイロセンサ、赤外線センサなど）が知られており、最近では、センサ基板の熱応力を低減するためにパッケージ用基板としてシリコン基板を採用するとともに、センサ基板とパッケージ用基板とを常温接合法（例えば、特許文献１，２参照）を利用して接合することが考えられている。なお、センサ装置がピエゾ抵抗形の加速度センサの場合には、可動部に形成されたピエゾ抵抗がセンシング部を構成し、センサ装置が容量形の加速度センサやジャイロセンサの場合には、固定電極と可動電極とによりセンシング部を構成し、センサ装置が熱形の赤外線センサの場合には、サーミスタ、サーモパイル、焦電素子などがセンシング部を構成する。

ここにおいて、上記特許文献１には、例えば、図１１に示すように、チャンバＣＨ’内で２つのウェハ保持部材２０５ａ，２０５ｂそれぞれに保持された２枚のシリコンウェハＷａ，Ｗｂそれぞれの接合面に真空中において互いに異なるビーム照射装置２１１ａ，２１１ｂから不活性ガスイオンビームまたは不活性ガス高速原子ビームを照射した後、上側のウェハ保持部材２０５ａを押し下げるプッシュロッド２０７を駆動して両シリコンウェハＷａ，Ｗｂの接合面同士を重ね合わせることで両シリコンウェハＷａ，Ｗｂを接合する技術が開示されている。なお、上記特許文献２には、半導体素子が形成された半導体基板同士を常温接合するにあたって、両半導体基板の互いの対向面に金属層を形成しておき、金属層同士を常温接合することが記載されている。
特許第２７９１４２９号公報 特許第３５３２７８８号公報

ところで、上述の半導体基板にセンシング部と協働するＩＣ部を形成することでセンサ装置の高機能化を図ることが考えられる。

しかしながら、上述の半導体基板の主表面側に形成されている複数の絶縁膜（シリコン酸化膜、シリコン窒化膜、層間絶縁膜、パッシベーション膜など）の積層膜からなる多層絶縁膜上に封止用金属層および電気接続用金属層を設けるとともに、貫通孔配線を形成するパッケージ用基板の同一レベル面上に封止用金属層および電気接続用金属層を設けて、センサ基板とパッケージ用基板との封止用金属層同士および電気接続用金属層同士を常温接合法により直接接合する接合工程を利用したセンサ装置の製造方法では、ＩＣ部を形成していない場合に比べて、接合工程の歩留まりが低下してしまうという問題があった。

本発明は上記事由に鑑みて為されたものであり、その目的は、少なくとも、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部を形成したセンサ基板と、センシング部に電気的に接続される複数の貫通孔配線を形成したパッケージ用基板とを用いて製造するセンサ装置の製造歩留まりの向上を図れるセンサ装置およびその製造方法を提供することにある。

請求項１の発明は、少なくとも、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部が形成されたセンサ基板と、ＩＣ部に電気的に接続される貫通孔配線が形成されたパッケージ用基板とを備え、センサ基板とパッケージ用基板との活性化された封止用金属層同士および活性化された電気接続用金属層同士が常温接合されたセンサ装置であって、センサ基板は、センシング部およびＩＣ部の形成時に当該センサ基板の主表面側に形成された複数の絶縁膜の積層膜からなる多層絶縁膜においてＩＣ部のパッドが形成された領域と封止用金属層および電気接続用金属層が形成された接合用領域部との間に段差が形成されてなり、多層絶縁膜の一部をエッチバックすることにより平坦化された接合用領域部の表面上に、封止用金属層および電気接続用金属層が形成されてなることを特徴とする。

この発明によれば、センサ基板は、当該センサ基板の主表面側の複数の絶縁膜の積層膜からなる多層絶縁膜の一部をエッチバックすることにより平坦化された接合用領域部の表面上に封止用金属層および電気接続用金属層が形成されているので、封止用金属層および電気接続用金属層を同一レベル面上に同一厚さで形成することが可能であり、封止用金属層の表面および電気接続用金属層の表面の平坦性を高めることが可能となり、センサ基板とパッケージ基板との封止用金属層同士および電気接続用金属層同士を常温接合する接合工程の歩留まりを高めて製造歩留まりの向上を図ることが可能となる。

請求項２の発明は、少なくとも、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部を形成したセンサ基板と、センシング部に電気的に接続される複数の貫通孔配線を形成したパッケージ用基板とを用いたセンサ装置の製造方法であって、センシング部およびＩＣ部の形成時に当該センサ基板の主表面側に形成された複数の絶縁膜の積層膜からなる多層絶縁膜のうちパッケージ用基板との接合用領域部に形成されている部位をエッチバックすることにより接合用領域部の表面を平坦化する平坦化工程と、平坦化工程の後で接合用領域部の表面上に封止用金属層および電気接続用金属層を形成する金属層形成工程と、センサ基板とパッケージ用基板との活性化された封止用金属層同士および活性化された電気接続用金属層同士を常温接合する接合工程とを備えることを特徴とする。

この発明によれば、センサ基板の主表面側の複数の絶縁膜の積層膜からなる多層絶縁膜のうちパッケージ用基板との接合用領域部に形成されている部位をエッチバックすることにより接合用領域部の表面を平坦化した後で、接合用領域部の表面上に封止用金属層および電気接続用金属層を形成しているので、封止用金属層および電気接続用金属層を同一レベル面上に同一厚さで形成することができるとともに、封止用金属層の表面および電気接続用金属層の表面の平坦性を高めることができ、センサ基板とパッケージ基板との封止用金属層同士および電気接続用金属層同士を常温接合する接合工程の歩留まりを高めることができるから、製造歩留まりの向上を図れる。

請求項３の発明は、請求項２の発明において、前記平坦化工程では、前記多層絶縁膜のうちの最上層の絶縁膜以外の絶縁膜をエッチングストッパ層としてエッチバックを行うことを特徴とする。

この発明によれば、前記半導体基板の前記主表面に対する前記接合用領域部の表面の高さレベルの再現性を高めることができ、接合工程の歩留まりを高めることができる。

請求項４の発明は、請求項３の発明において、前記多層絶縁膜が、前記半導体基板の主表面に形成されたシリコン酸化膜からなる第１の絶縁膜と、第１の絶縁膜上に形成されたシリコン窒化膜からなる第２の絶縁膜と、第２の絶縁膜上に形成された少なくとも１層の層間絶縁膜からなる第３の絶縁膜と、第３の絶縁膜上に形成されたパッシベーション膜からなる第４の絶縁膜とで構成されており、前記平坦化工程では、前記第２の絶縁膜であるシリコン窒化膜をエッチングストッパ層としてエッチバックを行うことを特徴とする。

この発明によれば、前記接合用領域部における前記封止用金属層および前記電気接続用金属層の下地層を前記半導体基板の主表面に比較的近い第２の絶縁膜であるシリコン窒化膜とすることができ、下地層の表面の平坦性をより高めることができる。

請求項５の発明は、請求項３の発明において、前記多層絶縁膜が、前記半導体基板の主表面に形成されたシリコン酸化膜からなる第１の絶縁膜と、第１の絶縁膜上に形成されたシリコン窒化膜からなる第２の絶縁膜と、第２の絶縁膜上に形成された少なくとも１層の層間絶縁膜からなる第３の絶縁膜と、第３の絶縁膜上に形成されたパッシベーション膜からなる第４の絶縁膜とで構成されており、前記平坦化工程では、前記第２の絶縁膜であるシリコン窒化膜をエッチングストッパ層としてエッチングを行った後で、前記第１の絶縁膜であるシリコン酸化膜をエッチングストッパ層としてエッチングを行うことを特徴とする。

この発明によれば、前記接合用領域部における前記封止用金属層および前記電気接続用金属層の下地層を前記半導体基板の主表面に形成された第１の絶縁膜であるシリコン酸化膜とすることができ、下地層の表面の平坦性をより高めることができる。

請求項６の発明は、請求項２ないし請求項５の発明において、前記接合工程が終了するまでの全工程を前記センサ基板および前記パッケージ用基板それぞれについてウェハレベルで行うことで前記センサ装置を複数備えたウェハレベルパッケージ構造体を形成するようにし、当該ウェハレベルパッケージ構造体から前記センサ装置に分割する分割工程を備えることを特徴とする。

この発明によれば、前記パッケージ用基板の平面サイズを前記センサ基板の平面サイズに合わせることができるとともに、量産性を高めることができる。

請求項１の発明では、センサ基板とパッケージ基板との封止用金属層同士および電気接続用金属層同士を常温接合する接合工程の歩留まりを高めて製造歩留まりの向上を図ることが可能となるという効果がある。

請求項２の発明では、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部を形成したセンサ基板と、センシング部に電気的に接続される複数の貫通孔配線を形成したパッケージ用基板とを用いて製造するセンサ装置の製造歩留まりの向上を図れるという効果がある。

以下、本実施形態のセンサ装置について図２〜図１０を参照しながら説明した後、特徴となる製造方法について図１を参照しながら説明する。

本実施形態のセンサ装置は、加速度センサであり、半導体基板１０の主表面側に後述のセンシング部およびセンシング部と協働するＩＣ部Ｅ２を形成したセンサ基板１と、センサ基板１のセンシング部に電気的に接続される貫通孔配線２４を有しセンサ基板１の一表面側（図２の上面側）に封着された第１のパッケージ用基板（貫通孔配線形成基板）２と、センサ基板１の他表面側（図２の下面側）に封着された第２のパッケージ用基板（カバー基板）３とを備えている。ここにおいて、センサ基板１および第１のパッケージ用基板２および第２のパッケージ用基板３の外周形状は矩形状であり、第１のパッケージ用基板２および第２のパッケージ用基板３はセンサ基板１と同じ外形寸法に形成されている。

センサ基板１は、上述の半導体基板１０としてシリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩ基板を採用し、当該ＳＯＩ基板１０を加工することにより形成してあり、第１のパッケージ用基板２は第１のシリコン基板２０を加工することにより形成し、第２のパッケージ用基板３は第２のシリコン基板３０を加工することにより形成してある。なお、本実施形態では、ＳＯＩ基板１０における支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコン基板２０の厚さを２００μｍ〜３００μｍ程度、第２のシリコン基板３０の厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩ基板１０の主表面であるシリコン層１０ｃの表面は（１００）面としてある。

センサ基板１は、上述のセンシング部を有するセンサ部Ｅ１が中央部に形成され、センサ部Ｅ１を取り囲むようにＩＣ部Ｅ２が形成され、ＩＣ部Ｅ２を取り囲むように後述の接合用領域部Ｅ３が形成されている。

ここにおいて、センサ基板１のセンサ部Ｅ１は、図４に示すように、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図４（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ基板１のセンサ部Ｅ１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩ基板１０の支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩ基板１０におけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩ基板１０の支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩ基板１０の支持基板１０ａを利用して形成してある。しかして、センサ基板１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ基板１の上記他表面側（図４（ｂ）の下面側）へ離間して位置している。なお、センサ基板１におけるセンサ部Ｅ１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。

ところで、図４（ａ），（ｂ）それぞれの右下に示したように、センサ基板１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ基板１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図４（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図４（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図６における左側のブリッジ回路Ｂｘを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図４（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図４（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図６における中央のブリッジ回路Ｂｙを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図６における右側のブリッジ回路Ｂｚを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。

なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。

ここで、センサ基板１のセンサ部Ｅ１の動作の一例について説明する。

いま、センサ基板１に加速度がかかっていない状態で、センサ基板１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図６に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図６に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図６に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図６に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ基板１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ基板１におけるセンシング部を構成している。

また、センサ基板１のＩＣ部Ｅ２は、ＣＭＯＳを用いた集積回路（ＣＭＯＳ ＩＣ）であって上記センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４と協働する集積回路が形成されている。ここにおいて、ＩＣ部Ｅ２の集積回路は、上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。

ところで、センサ基板１は、平面視において中央部に位置するセンサ部Ｅ１をＩＣ部Ｅ２が囲み、ＩＣ部Ｅ２を接合用領域部Ｅ３が囲むようにセンサ部Ｅ１、ＩＣ部Ｅ２、接合用領域部Ｅ３のレイアウトが設計されている。

ここにおいて、センサ基板１のＩＣ部Ｅ２では、多層配線技術を利用してセンサ基板１における当該ＩＣＥ２の占有面積の縮小化を図っており、ＳＯＩ基板１０の主表面側（つまり、シリコン層１０ｃの表面側）には、シリコン層１０ｃ上のシリコン酸化膜からなる第１の絶縁膜と第１の絶縁膜上のシリコン窒化膜からなる第２の絶縁膜との積層膜からなる表面絶縁膜１６が形成されており、ＩＣ部Ｅ２では、表面絶縁膜１６上に、少なくとも１層の層間絶縁膜（シリコン酸化膜）からなる第３の絶縁膜と、第３の絶縁膜上のパッシベーション膜（シリコン酸化膜とシリコン窒化膜との積層膜）からなる第４の絶縁膜とを含む多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド４２を露出させてある。

また、センサ基板１は、上記センシング部と上述の第１のパッケージ用基板２の複数の貫通孔配線２４とを電気的に接続するための複数の第１の電気接続用金属層１９が接合用領域部Ｅ３において表面絶縁膜１６上に形成されており、各パッド４２が金属材料（例えば、Ａｕなど）からなる引き出し配線４３を介して第１の電気接続用金属層１９と電気的に接続されている（図３（ｂ）参照）。ここで、本実施形態では、引き出し配線４３の材料と第１の電気接続用金属層１９の材料とを同じとして、引き出し配線４３と第１の電気接続用金属層１９とが連続する形で形成されている。なお、ＩＣ部Ｅ２に形成された複数のパッド４２には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、第１のパッケージ用基板２の貫通孔配線２４と上記センシング部とが電気的に接続されることとなる。

ここにおいて、センサ基板１の接合用領域部Ｅ３では、表面絶縁膜１６上に、枠状（矩形枠状）の第１の封止用金属層１８が形成されており、上述の複数の第１の電気接続用金属層１９が第１の封止用金属層１８よりも内側で表面絶縁膜１６上に形成されている。要するに、センサ基板１は、第１の封止用金属層１８と各電気接続用金属層１９とを表面絶縁膜１６のシリコン窒化膜を下地層として同一レベル面上に形成してある。ここで、複数の第１の電気接続用金属層１９は、接合用領域部Ｅ３の周方向に離間して配置されている。

第１の封止用金属層１８および第１の電気接続用金属層１９は、接合用のＡｕ膜と表面絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用金属層１８および第１の電気接続用金属層１９は、表面絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の電気接続用金属層１９と第１の封止用金属層１８とは同一の金属材料により形成されているので、第１の電気接続用金属層１９と第１の封止用金属層１８とを同時に形成することができるとともに、第１の電気接続用金属層１９と第１の封止用金属層１８とを略同じ厚さに形成することができる。なお、第１の封止用金属層１８および第１の電気接続用金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と表面絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

第１のパッケージ用基板２は、図７および図８に示すように、第１のシリコン基板２０におけるセンサ基板１側（図２における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数の貫通孔２２が形成されており、厚み方向の両面および貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、第１のパッケージ用基板２は、変位空間形成用凹部２１の開口面の投影領域内にセンサ基板１のセンサ部Ｅ１およびＩＣ部Ｅ２が収まるように変位空間形成用凹部２１の開口面積を大きくしてあり、ＩＣ部Ｅ２の多層構造部４１が変位空間形成用凹部２１内に配置されるようになっている（図２、図３参照）。なお、第１のパッケージ用基板２の複数の貫通孔配線２４は当該第１のパッケージ用基板２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。

また、第１のパッケージ用基板２は、センサ基板１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数の第２の電気接続用金属層２９が形成されている。また、第１のパッケージ用基板２は、センサ基板１側の表面の周部の全周に亘って枠状（矩形枠状）の第２の封止用金属層２８が形成されており、上述の複数の第２の電気接続用金属層２９が第２の封止用金属層２８よりも内側に配置されている（ここで、第２の封止用金属層２８と各電気接続用金属層２９とは絶縁膜２３の同一レベル面上に形成してある）。ここにおいて、第２の電気接続用金属層２９は、外周形状が細長の長方形状であり、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ基板１の第１の電気接続用金属層１９と接合されて電気的に接続されるように配置してある。要するに、第１のパッケージ用基板２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の電気接続用金属層１９との位置をずらしてあり、第２の電気接続用金属層２９を、長手方向が第２の封止用金属層２８の周方向に一致し且つ貫通孔配線２４と第１の電気接続用金属層１９とに跨る形で配置してある。

また、第２の封止用金属層２８および第２の電気接続用金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用金属層２８および第２の電気接続用金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の電気接続用金属層２９と第２の封止用金属層２８とは同一の金属材料により形成されているので、第２の電気接続用金属層２９と第２の封止用金属層２８とを同時に形成することができるとともに、第２の電気接続用金属層２９と第２の封止用金属層２８とを略同じ厚さに形成することができる。なお、第２の封止用金属層２８および第２の電気接続用金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

また、第１のパッケージ用基板２におけるセンサ基板１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。

第２のパッケージ用基板３は、図９に示すように、第２のシリコン基板３０におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、第２のパッケージ用基板３におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ基板１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、第２のパッケージ用基板３に凹部３１を形成しなくても、センサ基板１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２と第２のパッケージ用基板３との間に形成される。

ところで、上述のセンサ基板１と第１のパッケージ用基板２とは、第１の封止用金属層１８と第２の封止用金属層２８とが接合されるとともに、第１の電気接続用金属層１９と第２の電気接続用金属層２９とが接合され、センサ基板１と第２のパッケージ用基板３とは、互いの対向面の周部同士が接合されている。ここにおいて、本実施形態の加速度センサの製造にあたっては、図１０に示すように、上述のＳＯＩ基板１０の基礎となるＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０Ｗと、上述の第１のシリコン基板２０の基礎となる第１のシリコンウェハに第１のパッケージ用基板２を複数形成した第１のパッケージウェハ２０Ｗと、上述の第２のシリコン基板３０の基礎となる第２のシリコンウェハに第２のパッケージ用基板３を複数形成した第２のパッケージウェハ３０Ｗとをウェハレベルで常温接合することでウェハレベルパッケージ構造体１００を形成してから、個々の加速度センサに分割する分割工程（ダイシング工程）により個々の加速度センサに分割されている（なお、図１０（ｃ）は図１０（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分の概略断面図である）。したがって、第１のパッケージ用基板２と第２のパッケージ用基板３とがセンサ基板１と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。なお、本実施形態では、センサ基板１の接合用領域部Ｅ３と第１のパッケージ用基板２と第２のパッケージ用基板３とで気密パッケージを構成しており、当該気密パッケージ内で重り部１２と各撓み部１３とで構成される可動部が変位可能となっている。

ここにおいて、本実施形態では、センサ基板１と第１のパッケージ用基板２および第２のパッケージ用基板３との接合方法として、センサ基板１の残留応力（熱応力）を少なくするためにより低温での接合が可能な常温接合法を採用している。以下、本実施形態の加速度センサの製造方法において特徴となる工程について図１を参照しながら説明するが、図１（ａ）〜（ｆ）は図４（ａ）のＡ−Ａ’断面に対応する部分の断面を示してある。

まず、ＳＯＩ基板１０の主表面側（シリコン層１０ｃの表面側）に各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ形成用の拡散層配線やＩＣ部Ｅ２を、ＣＭＯＳプロセス技術などを利用して形成することによって、図１（ａ）に示す構造を得る。ここにおいて、ＩＣ部Ｅ２の各パッド４２を露出させる工程が終了した段階では、表面絶縁膜１６の全面に多層構造部４１が形成されているが、当該多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３に対応する部位に形成されている部分には金属配線は設けられていない。なお、本実施形態では、表面絶縁膜１６と多層構造部４１とで多層絶縁膜を構成している。

上述の各パッド４２を露出させる工程が終了した後、上記多層絶縁膜のうちセンサ部Ｅ１および接合用領域部Ｅ３それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層をＳＯＩ基板１０の主表面側に形成してから、当該レジスト層をエッチングマスクとして、上記多層絶縁膜のうちセンサ基板１におけるパッケージ用基板２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化する平坦化工程を行い、続いて、レジスト層を除去することによって、図１（ｂ）に示す構造を得る。なお、エッチバックはウェットエッチングにより行っており、表面絶縁膜１６のシリコン窒化膜からなる第２の絶縁膜をエッチングストッパ層として利用している。

その後、接合用領域部Ｅ３の表面上に第１の封止用金属層１８および第１の電気接続用金属層を形成する金属層形成工程を行い（なお、本実施形態では、当該金属層形成工程において引き出し配線４３も形成している）、その後、ＳＯＩ基板１０の主表面側に、上述の表面絶縁膜１６においてフレーム部１１、重り部１２のコア部１２ａ、各撓み部１３、ＩＣ部Ｅ２、接合用領域部Ｅ３それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、表面絶縁膜１６の露出部分をエッチングすることで表面絶縁膜１６をパターニングし、ＳＯＩ基板１０を主表面側から絶縁層１０ｂに達する深さまでエッチングする表面側パターニング工程を行い、続いて、レジスト層を除去することによって、図１（ｃ）に示す構造を得る。ここにおいて、金属層形成工程では、ＳＯＩ基板１０の主表面側に、第１の封止用金属層１８、第１の電気接続用金属層１９、および引き出し配線４３をスパッタ法などの薄膜形成技術およびリソグラフィ技術およびエッチング技術などを利用して形成している。また、表面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該表面側パターニング工程を行うことによって、ＳＯＩ基板１０におけるシリコン層１０ｃは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各撓み部１３それぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

上述の表面側パターニング工程に続いてレジスト層を除去した後、ＳＯＩ基板１０の裏面側で支持基板１０ａに積層されているシリコン酸化膜１０ｄにおいてフレーム部１１に対応する部位とコア部１２ａに対応する部位と各付随部１２ｂそれぞれに対応する部位とＩＣ部Ｅ２に対応する部位と接合用領域部Ｅ３に対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層を形成し、その後、当該レジスト層をエッチングマスクとして、シリコン酸化膜１０ｄの露出部分をエッチングすることでシリコン酸化膜１０ｄをパターニングし、レジスト層を除去してから、シリコン酸化膜１０ｄをエッチングマスクとして、ＳＯＩ基板１０を裏面側から絶縁層１０ｂに達する深さまで略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図１（ｄ）に示す構造を得る。この裏面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該裏面側パターニング工程を行うことにより、ＳＯＩ基板１０における支持基板１０ａは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各付随部１２ｂそれぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、上述のＩＣＰ型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

裏面側パターニング工程の後、絶縁層１０ｂのうちフレーム部１１に対応する部位およびコア部１２ａに対応する部位およびＩＣ部Ｅ２に対応する部位および接合用領域部Ｅ３に対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部１１、各撓み部１３、重り部１２を形成する分離工程を行うことによって、図１（ｅ）に示す構造を得る。なお、この分離工程において、ＳＯＩ基板１０の裏面側のシリコン酸化膜１０ｄもエッチング除去される。

上述の分離工程の後、センサ基板１と第２のパッケージ用基板３とを常温接合法により直接接合する第１の接合工程を行い、続いて、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程を行うことによって、図１（ｆ）に示す構造を得る。要するに、第１の接合工程では、センサ基板１と第２のパッケージ用基板３とがＳｉ−Ｓｉの常温接合により接合され、第２の接合工程では、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士が金属−金属（ここでは、Ａｕ−Ａｕ）の常温接合により接合されている。なお、常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。ここで、第２の接合工程では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用金属層１８と第２の封止用金属層２８とを直接接合するのと同時に、第１の電気接続用金属層１９と第２の電気接続用金属層２９とを直接接合している。

ところで、本実施形態の加速度センサの製造方法では、上述の第２の接合工程が終了するまでの全工程をセンサ基板１および各パッケージ用基板２，３それぞれについてウェハレベルで行うことで加速度センサを複数備えたウェハレベルパッケージ構造体１００（図１０参照）を形成するようにし、当該ウェハレベルパッケージ構造体１００から個々の加速度センサに分割する分割工程（ダイシング工程）を行うようにしている。したがって、各パッケージ用基板２，３の平面サイズをセンサ基板１の平面サイズに合わせることができるとともに、量産性を高めることができる。

以上説明した本実施形態の加速度センサの製造方法によれば、半導体基板であるＳＯＩ基板１０の主表面側に形成された上記多層絶縁膜のうちセンサ基板１における第１のパッケージ用基板２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化した後で、接合用領域部Ｅ３の表面上に第１の封止用金属層１８および第１の電気接続用金属層１９を形成しているので、第１の封止用金属層１８および第１の電気接続用金属層１９を同一レベル面上に同一厚さで形成することができるとともに、第１の封止用金属層１８の表面および第１の電気接続用金属層１９の表面の平坦性を高めることができ、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程の歩留まりを高めることができるから、製造歩留まりの向上を図れる。

ここにおいて、本実施形態では、上記多層絶縁膜が、ＳＯＩ基板１０の主表面に形成されたシリコン酸化膜からなる第１の絶縁膜と、第１の絶縁膜上に形成されたシリコン窒化膜からなる第２の絶縁膜と、第２の絶縁膜上に形成された少なくとも１層の層間絶縁膜からなる第３の絶縁膜と、第３の絶縁膜上に形成されたパッシベーション膜からなる第４の絶縁膜とで構成されており、上述の平坦化工程では、第２の絶縁膜をエッチングストッパ層としてエッチバックを行うようにしているので、接合用領域部Ｅ３における第１の封止用金属層１８および第１の電気接続用金属層１９の下地層をＳＯＩ基板１０の主表面に比較的近い第２の絶縁膜とすることができ、下地層の表面の平坦性をより高めることができる。

ところで、上述の平坦化工程では、第２の絶縁膜に限らず、上記多層絶縁膜のうちの最上層の第４の絶縁膜以外の絶縁膜をエッチングストッパ層としてエッチバックを行うようにすることで、ＳＯＩ基板１０の主表面に対する接合用領域部Ｅ３の表面の高さレベルの再現性を高めることができ、接合工程の歩留まりを高めることができる。

また、上述の平坦化工程において、第２の絶縁膜をエッチングストッパ層としてエッチングを行った後で、第１の絶縁膜をエッチングストッパ層としてエッチングを行うようにしてもよく、このような平坦化工程を採用すれば、接合用領域部Ｅ３における第１の封止用金属層１８および第１の電気接続用金属層１９の下地層をＳＯＩ基板１０の主表面に形成された第１の絶縁膜とすることができ、下地層の表面の平坦性をより高めることができる。なお、第１の絶縁膜を構成するシリコン酸化膜は、熱酸化法もしくはＬＰＣＶＤ法により形成したシリコン酸化膜が望ましい。

また、本実施形態の加速度センサの製造方法では、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士が金属−金属の常温接合により接合されており、金属−金属の組み合わせが、化学的に安定な材料であるＡｕ−Ａｕの組み合わせなので、製造歩留まりを向上できるとともに接合安定性を向上できる。ここにおいて、金属−金属の組み合せは、Ａｕ−Ａｕに限らず、例えば、Ｃｕ−Ｃｕの組み合わせや、Ａｌ−Ａｌの組み合わせでもよく、Ｃｕ−Ｃｕの組み合わせの場合には、各電気接続用金属層１９，２９の低抵抗化を図れることができ、Ａｌ−Ａｌの組み合わせの場合には、Ａｕ−Ａｕの組み合わせを採用する場合に比べて、材料コストを低減することができる。

また、本実施形態の加速度センサの製造方法では、センサ基板１と第２のパッケージ用基板３とが、Ｓｉ−Ｓｉの組み合わせの常温接合により接合されているが、Ｓｉ−Ｓｉの組み合わせに限らず、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ_２、ＳｉＯ_２−ＳｉＯ_２の群から選択される１組の組み合わせの常温接合により接合されるようにしてもよい。

また、本実施形態の加速度センサでは、第１のパッケージ用基板２の第２の電気接続用金属層２９におけるセンサ基板１の第１の電気接続用金属層１９との接合部位を、当該第２の電気接続用金属層２９における貫通孔配線２４との接続部位からずらしてあるので、第２の電気接続用金属層２９において第１の電気接続用金属層１９との接合部位の接合前の表面の平滑性を高めることができ（第２の電気接続用金属層２９の成膜時の表面の平滑性を高めることができ）、第１の電気接続用金属層１９と第２の電気接続用金属層２９とを上述のように常温接合法により直接接合する場合の接合信頼性を高めることが可能となる。

ところで、上述の実施形態ではセンサ装置としてピエゾ形の加速度センサを例示したが、センサ装置はピエゾ抵抗形の加速度センサに限らず、例えば、容量形の加速度センサや、ジャイロセンサや、熱形の赤外線センサなどでもよく、センサ基板の構造によっては、第２のパッケージ用基板を用いることなくセンサ基板と第１のパッケージ用基板とでセンサ装置を構成することができる。

実施形態の加速度センサの製造方法の説明図である。 同上の加速度センサの概略断面図である。 同上における加速度センサを示し、（ａ）は要部概略断面図、（ｂ）は他の要部概略断面図である。 同上におけるセンサ基板を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるセンサ基板の要部概略断面図である。 同上におけるセンサ部の回路図である。 同上における第１のパッケージ用基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。 同上における第１のパッケージ用基板の下面図である。 同上における第２のパッケージ用基板を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるウェハレベルパッケージ構造体を示し、（ａ）は概略平面図、（ｂ）は概略側面図、（ｃ）は要部概略断面図である。 従来例の説明図である。

符号の説明

１ センサ基板
２ 第１のパッケージ用基板
３ 第２のパッケージ用基板
１０ ＳＯＩ基板
１２ 重り部
１３ 撓み部
１６ 表面絶縁膜
１８ 第１の封止用金属層
１９ 第１の電気接続用金属層
２８ 第２の封止用金属層
２９ 第２の電気接続用金属層
４１ 多層構造部
４２ パッド
４３ 引き出し配線
Ｅ１ センサ部
Ｅ２ ＩＣ部
Ｅ３ 接合用領域部

Claims (6)

1. 少なくとも、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部が形成されたセンサ基板と、ＩＣ部に電気的に接続される貫通孔配線が形成されたパッケージ用基板とを備え、センサ基板とパッケージ用基板との活性化された封止用金属層同士および活性化された電気接続用金属層同士が常温接合されたセンサ装置であって、センサ基板は、センシング部およびＩＣ部の形成時に当該センサ基板の主表面側に形成された複数の絶縁膜の積層膜からなる多層絶縁膜においてＩＣ部のパッドが形成された領域と封止用金属層および電気接続用金属層が形成された接合用領域部との間に段差が形成されてなり、多層絶縁膜の一部をエッチバックすることにより平坦化された接合用領域部の表面上に、封止用金属層および電気接続用金属層が形成されてなることを特徴とするセンサ装置。
2. 少なくとも、半導体基板の主表面側にセンシング部およびセンシング部と協働するＩＣ部を形成したセンサ基板と、センシング部に電気的に接続される複数の貫通孔配線を形成したパッケージ用基板とを用いたセンサ装置の製造方法であって、センシング部およびＩＣ部の形成時に当該センサ基板の主表面側に形成された複数の絶縁膜の積層膜からなる多層絶縁膜のうちパッケージ用基板との接合用領域部に形成されている部位をエッチバックすることにより接合用領域部の表面を平坦化する平坦化工程と、平坦化工程の後で接合用領域部の表面上に封止用金属層および電気接続用金属層を形成する金属層形成工程と、センサ基板とパッケージ用基板との活性化された封止用金属層同士および活性化された電気接続用金属層同士を常温接合する接合工程とを備えることを特徴とするセンサ装置の製造方法。
3. 前記平坦化工程では、前記多層絶縁膜のうちの最上層の絶縁膜以外の絶縁膜をエッチングストッパ層としてエッチバックを行うことを特徴とする請求項２記載のセンサ装置の製造方法。
4. 前記多層絶縁膜が、前記半導体基板の主表面に形成されたシリコン酸化膜からなる第１の絶縁膜と、第１の絶縁膜上に形成されたシリコン窒化膜からなる第２の絶縁膜と、第２の絶縁膜上に形成された少なくとも１層の層間絶縁膜からなる第３の絶縁膜と、第３の絶縁膜上に形成されたパッシベーション膜からなる第４の絶縁膜とで構成されており、前記平坦化工程では、前記第２の絶縁膜であるシリコン窒化膜をエッチングストッパ層としてエッチバックを行うことを特徴とする請求項３記載のセンサ装置の製造方法。
5. 前記多層絶縁膜が、前記半導体基板の主表面に形成されたシリコン酸化膜からなる第１の絶縁膜と、第１の絶縁膜上に形成されたシリコン窒化膜からなる第２の絶縁膜と、第２の絶縁膜上に形成された少なくとも１層の層間絶縁膜からなる第３の絶縁膜と、第３の絶縁膜上に形成されたパッシベーション膜からなる第４の絶縁膜とで構成されており、前記平坦化工程では、前記第２の絶縁膜であるシリコン窒化膜をエッチングストッパ層としてエッチングを行った後で、前記第１の絶縁膜であるシリコン酸化膜をエッチングストッパ層としてエッチングを行うことを特徴とする請求項３記載のセンサ装置の製造方法。
6. 前記接合工程が終了するまでの全工程を前記センサ基板および前記パッケージ用基板それぞれについてウェハレベルで行うことで前記センサ装置を複数備えたウェハレベルパッケージ構造体を形成するようにし、当該ウェハレベルパッケージ構造体から前記センサ装置に分割する分割工程を備えることを特徴とする請求項２ないし請求項５のいずれかに記載のセンサ装置の製造方法。

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