(実施形態1)
以下、図1に示すように半導体チップ10と実装基板(母基板)20との間に介在させるインタポーザ30について説明するが、インタポーザ30について説明する前に、半導体チップ10および実装基板20について説明する。
半導体チップ10は、図1および図3に示すように、半導体基板を用いて形成され後述のセンシング部が設けられた可動部を有するセンサ部E1およびセンサ部E1と協働するIC部E2が集積化された加速度センサチップであり、上述の半導体基板としてシリコン基板からなる支持基板10a上のシリコン酸化膜からなる絶縁層(埋込酸化膜)10b上にn形のシリコン層(活性層)10cを有するSOIウェハを加工することにより形成してある。なお、本実施形態では、SOIウェハにおける支持基板10aの厚さを300μm〜500μm程度、絶縁層10bの厚さを0.3μm〜1.5μm程度、シリコン層10cの厚さを4μm〜10μm程度としてあるが、これらの数値は特に限定するものではない。また、SOIウェハの主表面であるシリコン層10cの表面は(100)面としてある。
半導体チップ10におけるセンサ部E1は、枠状(本実施形態では、矩形枠状)のフレーム部11を備え、フレーム部11の内側に配置される重り部12が一表面側(図3(b)の上面側)において可撓性を有する4つの短冊状の撓み部13を介してフレーム部11に揺動自在に支持されている。言い換えれば、半導体チップ10は、枠状のフレーム部11の内側に配置される重り部12が重り部12から四方へ延長された4つの撓み部13を介してフレーム部11に揺動自在に支持されている。ここで、フレーム部11は、上述のSOIウェハの支持基板10a、絶縁層10b、シリコン層10cそれぞれを利用して形成してある。これに対して、撓み部13は、上述のSOIウェハにおけるシリコン層10cを利用して形成してあり、フレーム部11よりも十分に薄肉となっている。
重り部12は、上述の4つの撓み部13を介してフレーム部11に支持された直方体状のコア部12aと、半導体チップ10の上記一表面側から見てコア部12aの四隅それぞれに連続一体に連結された直方体状の4つの付随部12bとを有している。言い換えれば、重り部12は、フレーム部11の内側面に一端部が連結された各撓み部13の他端部が外側面に連結されたコア部12aと、コア部12aと一体に形成されコア部12aとフレーム部11との間の空間に配置される4つの付随部12bとを有している。つまり、各付随部12bは、半導体チップ10の上記一表面側から見て、フレーム部11とコア部12aと互いに直交する方向に延長された2つの撓み部13,13とで囲まれる空間に配置されており、各付随部12bそれぞれとフレーム部11との間にはスリット14が形成され、撓み部13を挟んで隣り合う付随部12b間の間隔が撓み部13の幅寸法よりも長くなっている。ここにおいて、コア部12aは、上述のSOIウェハの支持基板10a、絶縁層10b、シリコン層10cそれぞれを利用して形成し、各付随部12bは、SOIウェハの支持基板10aを利用して形成してある。しかして、半導体チップ10の上記一表面側において各付随部12bの表面は、コア部12aの表面を含む平面から半導体チップ10の上記他表面側(図3(b)の下面側)へ離間して位置している。なお、半導体チップ10の上述のフレーム部11、重り部12、各撓み部13は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。
ところで、図3(a),(b)それぞれの右下に示したように、半導体チップ10の上記一表面に平行な面内でフレーム部11の一辺に沿った一方向をx軸の正方向、この一辺に直交する辺に沿った一方向をy軸の正方向、半導体チップ10の厚み方向の一方向をz軸の正方向と規定すれば、重り部12は、x軸方向に延長されてコア部12aを挟む2つ1組の撓み部13,13と、y軸方向に延長されてコア部12aを挟む2つ1組の撓み部13,13とを介してフレーム部11に支持されていることになる。なお、上述のx軸、y軸、z軸の3軸により規定した直交座標では、半導体チップ10において上述のシリコン層10cにより形成された部分の表面における重り部12の中心位置を原点としている。
重り部12のコア部12aからx軸の正方向に延長された撓み部13(図3(a)の右側の撓み部13)は、コア部12a近傍に2つ1組のピエゾ抵抗Rx2,Rx4が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz2が形成されている。一方、重り部12のコア部12aからx軸の負方向に延長された撓み部13(図3(a)の左側の撓み部13)は、コア部12a近傍に2つ1組のピエゾ抵抗Rx1,Rx3が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz3が形成されている。ここに、コア部12a近傍に形成された4つのピエゾ抵抗Rx1,Rx2,Rx3,Rx4は、x軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部13の長手方向に一致するように形成してあり、図4における左側のブリッジ回路Bxを構成するように半導体チップ10に形成されている図示しない配線(拡散層配線、金属配線など)によって接続されている。なお、ピエゾ抵抗Rx1〜Rx4は、x軸方向の加速度がかかったときに撓み部13において応力が集中する応力集中領域に形成されている。
また、重り部12のコア部12aからy軸の正方向に延長された撓み部13(図3(a)の上側の撓み部13)はコア部12a近傍に2つ1組のピエゾ抵抗Ry1,Ry3が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz1が形成されている。一方、重り部12のコア部12aからy軸の負方向に延長された撓み部13(図3(a)の下側の撓み部13)はコア部12a近傍に2つ1組のピエゾ抵抗Ry2,Ry4が形成されるとともに、フレーム部11側の端部に1つのピエゾ抵抗Rz4が形成されている。ここに、コア部12a近傍に形成された4つのピエゾ抵抗Ry1,Ry2,Ry3,Ry4は、y軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部13の長手方向に一致するように形成してあり、図4における中央のブリッジ回路Byを構成するように半導体チップ10に形成されている図示しない配線(拡散層配線、金属配線など)によって接続されている。なお、ピエゾ抵抗Ry1〜Ry4は、y軸方向の加速度がかかったときに撓み部13において応力が集中する応力集中領域に形成されている。
また、フレーム部11近傍に形成された4つのピエゾ抵抗Rz1,Rz2,Rz3,Rz4は、z軸方向の加速度を検出するために形成されたものであり、図4における右側のブリッジ回路Bzを構成するように半導体チップ10に形成されている図示しない配線(拡散層配線、金属配線など)によって接続されている。ただし、2つ1組となる撓み部13,13のうち一方の組の撓み部13,13に形成したピエゾ抵抗Rz1,Rz4は長手方向が撓み部13,13の長手方向と一致するように形成されているのに対して、他方の組の撓み部13,13に形成したピエゾ抵抗Rz2,Rz3は長手方向が撓み部13,13の幅方向(短手方向)と一致するように形成されている。
なお、上述の各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4および上記各拡散層配線は、シリコン層10cにおけるそれぞれの形成部位に適宜濃度のp形不純物をドーピングすることにより形成されている。
ここで、半導体チップ10におけるセンサ部E1の動作の一例について説明する。
いま、半導体チップ10に加速度がかかっていない状態で、半導体チップ10に対してx軸の正方向に加速度がかかったとすると、x軸の負方向に作用する重り部12の慣性力によってフレーム部11に対して重り部12が変位し、結果的にx軸方向を長手方向とする撓み部13,13が撓んで当該撓み部13,13に形成されているピエゾ抵抗Rx1〜Rx4の抵抗値が変化することになる。この場合、ピエゾ抵抗Rx1,Rx3は引張応力を受け、ピエゾ抵抗Rx2,Rx4は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値(抵抗率)が増大し、圧縮応力を受けると抵抗値(抵抗率)が減少する特性を有しているので、ピエゾ抵抗Rx1,Rx3は抵抗値が増大し、ピエゾ抵抗Rx2,Rx4は抵抗値が減少することになる。したがって、図4に示した一対の入力端子VDD,GND間に外部電源から一定の直流電圧を印加しておけば、図4に示した左側のブリッジ回路Bxの出力端子X1,X2間の電位差がx軸方向の加速度の大きさに応じて変化する。同様に、y軸方向の加速度がかかった場合には図4に示した中央のブリッジ回路Byの出力端子Y1,Y2間の電位差がy軸方向の加速度の大きさに応じて変化し、z軸方向の加速度がかかった場合には図4に示した右側のブリッジ回路Bzの出力端子Z1,Z2間の電位差がz軸方向の加速度の大きさに応じて変化する。しかして、上述の半導体チップ10は、各ブリッジ回路Bx〜Bzそれぞれの出力電圧の変化を検出することにより、当該半導体チップ10に作用したx軸方向、y軸方向、z軸方向それぞれの加速度を検出することができる。本実施形態では、重り部12と各撓み部13とで可動部を構成しており、各撓み部13が中央部に形成され周部に比べて薄肉の機能部を構成し、各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4それぞれが、半導体チップ10におけるセンシング部を構成している。
また、半導体チップ10に集積化された上述のIC部E2は、CMOSを用いた集積回路(CMOS IC)であって上記センシング部であるピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4と協働する集積回路が形成されている。ここにおいて、IC部E2の集積回路は、上述のブリッジ回路Bx,By,Bzの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したEEPROMなどが集積化されている。
ところで、半導体チップ10は、IC部E2がセンサ部E1の周りを取り囲んで形成されており、さらに、IC部E2を取り囲むように接合用領域部E3が形成されている。要するに、半導体チップ10は、平面視において中央部に位置するセンサ部E1をIC部E2が囲み、IC部E2を接合用領域部E3が囲むようにセンサ部E1、IC部E2、接合用領域部E3のレイアウトが設計されている。
ここにおいて、半導体チップ10のIC部E2では、多層配線技術を利用して半導体チップ10における当該IC部E2の占有面積の縮小化を図っている。ここで、半導体チップ10のシリコン層10cの表面側には、シリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜との積層膜からなる絶縁膜16が形成されており、IC部E2では、絶縁膜16の表面側に、層間絶縁膜やパッシベーション膜などからなる多層構造部41が形成され、上記パッシベーション膜の適宜部位を除去することにより複数の電極42を露出させてある。
また、半導体チップ10は、上記センシング部に電気的に接続された複数のパッド(外部接続用電極)19が絶縁膜16のうち接合用領域部E3に形成されている部位上に形成されており、IC部E2の各電極42が金属材料(例えば、Auなど)からなる引き出し配線43を介してパッド19と電気的に接続されている。ここで、本実施形態では、引き出し配線43の材料とパッド19の材料とを同じとして、引き出し配線43とパッド19とが連続する形で形成されている。なお、IC部E2に形成された複数の電極42には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、パッド19と上記センシング部とが電気的に接続されることとなる。また、複数のパッド19は、接合用領域部E3の周方向に離間して配置されている。
パッド19は、Au膜からなる接合膜と絶縁膜16との間に密着性改善用のTi膜を介在させてある。言い換えれば、パッド19は、絶縁膜16上に形成されたTi膜と当該Ti膜上に形成された接合膜との積層膜により構成されている。なお、パッド19は、Ti膜の膜厚を15〜50nm、接合膜の膜厚を500nmに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Au膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態におけるパッド19は、接合膜と絶縁膜16との間に密着性改善用の密着層としてTi膜を介在させてあるが、密着層の材料はTiに限らず、例えば、Cr、Nb、Zr、TiN、TaNなどでもよい。また、接合膜は、Au膜に限らず、Al膜でもよい。
また、実装基板20は、ガラスエポキシ樹脂などからなる絶縁性基材20aの一表面側に半導体チップ10の各パッド19それぞれと電気的に接続される複数の接続用端子(導体パターン)29が形成されている。
以下、本実施形態のインタポーザ30について図1および図2を参照しながら詳述する。
インタポーザ30は、シリコン基板からなるインタポーザ用基板31と、インタポーザ用基板31の一表面側に形成されてなり半導体チップ10の上記周部に設けられた各パッド19それぞれに接合され電気的に接続される複数の中継用電極39と、インタポーザ用基板30の他表面側に形成されてなり実装基板20の複数の接続用端子29それぞれに接合され電気的に接続される複数の実装用電極35と、インタポーザ用基板31の厚み方向に貫設され対をなす中継用電極39と実装用電極35とを電気的に接続する複数の貫通孔配線34とを備えている。なお、本実施形態では、インタポーザ用基板31を上述のシリコン基板の基礎となるシリコンウェハを加工することにより形成してある。ここで、シリコンウェハの厚さは、200μm〜300μm程度としてあるが、この数値は特に限定するものではない。また、インタポーザ用基板31の上記一表面に対応するシリコンウェハの主表面は(100)面としてある。
また、インタポーザ30は、インタポーザ用基板31の上記一表面側に、半導体チップ10の重り部12と各撓み部13とで構成される可動部の変位空間を確保する変位空間形成用凹部30aが形成されており、変位空間形成用凹部30aの周部において上述の貫通孔配線34がインタポーザ用基板31の周方向に離間して形成されている。ここにおいて、インタポーザ用基板31は、貫通孔配線34の形成予定領域それぞれに厚み方向に貫通する複数の貫通孔32が形成されており、上記一表面と上記他表面と各貫通孔32の内面とに跨って熱絶縁膜(シリコン酸化膜)からなる絶縁膜33が形成され、貫通孔配線34と貫通孔32の内面との間に絶縁膜33の一部が介在している。また、本実施形態では、貫通孔32を例えば誘導結合プラズマ(ICP)型のドライエッチング装置を用いた異方性エッチング技術を利用して形成しているので、一般的なRIE装置を用いて形成する場合に比べて、貫通孔32のアスペクト比を高くすることができて直径が100μm以下の貫通孔配線34を形成することができ、インタポーザ用基板31の上記一表面および上記他表面それぞれにおける貫通孔配線34の面積を小さくすることができる。なお、貫通孔配線34は、貫通孔32の形成後にめっき法を利用して形成しており、貫通孔配線34の材料としては、Cuを採用しているが、Cuに限らず、例えば、Niなどを採用してもよい。
また、上述の中継用電極39は、インタポーザ用基板31の上記一表面側において貫通孔配線34よりもインタポーザ用基板31の外周側に形成され、実装用電極35は、インタポーザ用基板31の上記他表面側において貫通孔配線34よりもインタポーザ用基板31の中心側に形成されている。要するに、中継用電極39は、インタポーザ用基板31の周部において上記一表面側に配置され、実装用電極35は、インタポーザ用基板31の中央部において上記他表面側に配置されている。
ここで、中継用電極39は、Au膜からなる接合膜と絶縁膜33との間に密着性改善用のTi膜を介在させてある。言い換えれば、中継用電極39は、絶縁膜33上に形成されたTi膜と当該Ti膜上に形成された接合膜との積層膜により構成されている。本実施形態では、中継用電極39の外周形状が矩形状となっており、インタポーザ用基板31の上記一表面側には、各中継用電極39と各貫通孔配線34とを電気的に接続する複数の表面配線36aが形成されている。なお、中継用電極39は、Ti膜の膜厚を15〜50nm、接合膜の膜厚を500nmに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Au膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態における中継用電極39は、接合膜と絶縁膜33との間に密着性改善用の密着層としてTi膜を介在させてあるが、密着層の材料はTiに限らず、例えば、Cr、Nb、Zr、TiN、TaNなどでもよい。また、接合膜は、Au膜に限らず、Al膜でもよい。
また、実装用電極35は、半田リフロー用パッドとして用いることを想定して、厚み方向に積層されたTi膜とCu膜とNi膜とAu膜との積層膜により構成されており、最上層が半田濡れ性の良好なAu膜、当該最上層直下がバリア層として機能するNi膜となっている。本実施形態では、各実装用電極35の外周形状が矩形状となっており、インタポーザ用基板31の上記他表面側には、各実装用電極35と各貫通孔配線34とを電気的に接続する複数の表面配線36bが形成されている。なお、各表面配線36bは、各実装用電極35と同様に厚み方向に積層されたTi膜とCu膜とNi膜とAu膜との積層膜により構成されており、各実装用電極35と連続一体に形成されている。また、本実施形態では、各実装用電極35の大きさを、半田リフローに適した大きさ(200μm□以上)を下回らないように設計してあり、隣り合う実装用電極35間の距離を、半田リフローに適した距離を下回らないように設計してある。
本実施形態では、半導体チップ10のパッド19とインタポーザ30の中継用電極39とをAuバンプからなるバンプ40を介して接合してあるが、パッド19と中継用電極39とを例えば常温接合法により直接接合してもよい。
また、本実施形態では、インタポーザ30の実装用電極35と実装基板20の接続用端子29との接合部50を半田により形成しているが、接合部50は半田に限らず、Auバンプなどのバンプにより形成してもよく、接合部50をAuバンプにより形成する場合には、接合部50を半田により形成する場合に比べて各実装用電極35の大きさを小さくすることが可能となる(例えば、半田により形成する場合には200μm□以上の大きさに設定するのが望ましいが、Auバンプにより形成する場合には100μm□以下の大きさに設定することが可能となる)。ここにおいて、接合部50を半田により形成する場合の接合温度は270℃程度、接合部50をAuバンプにより形成する場合の接合温度は100〜400℃程度に設定すればよい。なお、本実施形態のインタポーザ30は、実装用電極35の周辺に実装用電極35の材料に比べて半田濡れ性の低い材料であるSiO2からなる絶縁膜33が露出しているので、実装基板20へ半田リフローにより実装する際に半田が実装用電極35の周辺まで流出するのを防止することができて接合面積の増大による応力の増大を抑制することができる。
ところで、インタポーザ30は、インタポーザ用基板31の上記一表面側において貫通孔配線34よりもインタポーザ用基板31の中心側に形成された第1の溝部37aと上記他表面側において貫通孔配線34よりもインタポーザ用基板31の外周側に形成された第2の溝部37bとで、実装基板20から半導体チップ10の機能部である各撓み部13に伝達される応力を緩和する応力緩和部37が構成されている。要するに、本実施形態のインタポーザ30は、実装用電極35と実装基板20の接続用端子29とを半田からなる接合部50による接合することに伴い機能部たる各撓み部13に発生する応力を緩和する応力緩和部37が設けられている。
ここで、第1の溝部37aおよび第2の溝部37bそれぞれを貫通孔配線34の配列方向に沿った矩形環状に形成してあり、図2(c)に示すように投影視において第1の溝部37aが第2の溝部37bの内側に位置し、第2の溝部37bと第1の溝部37aとの間において複数の貫通孔配線34が配列されている。本実施形態では、各溝部37a,37bの深さ寸法をインタポーザ用基板31の厚み寸法の半分よりも大きな寸法に設定してあるが、このような深溝の各溝部37a,37bは、例えばICP型のドライエッチング装置を用いた異方性エッチング技術を利用して形成すればよい。本実施形態では、各溝部37a,37bをICP型のドライエッチング装置を用いて形成しているので、各溝部37a,37bの幅を100μm以下にすることができるとともに、第1の溝部37aの内底面とインタポーザ用基板31の上記他表面との間の薄肉部31aの厚さ、第2の溝部37bの内底面とインタポーザ用基板31の上記一表面との間の薄肉部31bの厚さそれぞれを50μm程度まで薄くすることができる。ここにおいて、各薄肉部31a,31bの厚さが薄いほど両溝部37a,37b間の部位が変形しやすくなって応力伝搬を抑制しやすくなり応力緩和効果が高くなるが、薄くなりすぎると機械的強度が劣化するので注意が必要である。また、本実施形態では、絶縁膜33を形成した後に各溝部37a,37bを形成しているが、各溝部37a,37bを形成した後に絶縁膜33を形成してもよく、この場合には、各溝部37a,37bの内面にも、絶縁膜33が形成されることとなる。いずれにしても、第1の溝部37aおよび第2の溝部37bは、インタポーザ用基板31における第1の溝部37aおよび第2の溝部37bそれぞれの形成予定領域をドライエッチングすることにより形成されているので、ウェットエッチングにより形成する場合やダイシングソーを用いて形成する場合に比べて、第1の溝部37aおよび第2の溝部37bのアスペクト比を高くすることができ、第1の溝部37aおよび第2の溝部37bそれぞれの形成領域を狭くすることができる。
本実施形態のインタポーザ30は、上述のようにシリコンウェハを加工することで形成してあるが、シリコンウェハに限らず、半導体チップ10の基礎となるSOIウェハとの線膨張率差が小さな基板であればよく、例えば、パイレックス(登録商標)などのガラス基板やセラミック基板(例えば、アルミナセラミック基板)などを採用してもよい。ただし、半導体チップ10の機能部たる各撓み部13に生じる応力をより小さくするうえでは、半導体チップ10と同じSiを用いて形成することが望ましい。
以上説明した本実施形態のインタポーザ30によれば、実装用電極35が貫通孔配線34よりもインタポーザ用基板31の中心側に形成されている(中継用電極39がインタポーザ用基板31の周部に形成される一方で、実装用電極35がインタポーザ用基板31の中央部に形成されている)ことによって、半導体チップ10と実装基板20との線膨張率差に起因して半導体チップ10の機能部である各撓み部13に生じる応力をより緩和することができるから、半導体チップ10の特性劣化(本実施形態では、センサ特性の劣化)を抑制でき、また、応力緩和部37が、インタポーザ用基板31の上記一表面側と上記他表面側との一方において貫通孔配線34よりもインタポーザ用基板31の中心側に形成された第1の溝部と他方において貫通孔配線34よりもインタポーザ用基板31の外周側に形成された第2の溝部37bとで構成されていることにより、第1の溝部37aと第2の溝部37bとの間に貫通孔配線34が配置されているので、中継用電極39および実装用電極35それぞれと貫通孔配線34とを接続する配線である表面配線36a,36bの断線を防止することができ、信頼性を高めることができる。
ところで、インタポーザ30における応力緩和部37は、第1の溝部37aがインタポーザ用基板31の上記一表面側において貫通孔配線34よりもインタポーザ用基板31の中心側に形成され、第2の溝部37bがインタポーザ用基板31の上記他表面側において貫通孔配線34よりもインタポーザ用基板31の外周側に形成されているが、第1の溝部37aが上記一表面側においてインタポーザ用基板31の外周側に形成され、第2の溝部37bが上記他表面側においてインタポーザ用基板31の中心側に形成されていてもよい。ただし、後者の場合には、図5に示すように、互いに電気的に接続する中継用電極39と実装用電極35との間に介在させる貫通孔配線34を3つにして更にインタポーザ用基板31の上記一表面側において貫通孔配線34同士を電気的に接続する表面配線36a’、上記他表面側において貫通孔配線34同士を電気的に接続する表面配線36b’を追加する必要がある。これに対して、前者の場合には、貫通孔配線34よりもインタポーザ用基板31の中心側に設ける第1の溝部37aをインタポーザ用基板31の上記一表面側に形成するとともに、貫通孔配線34よりもインタポーザ用基板31の外周側に設ける第2の溝部37bをインタポーザ用基板31の上記他表面側に形成しているので、互いに電気的に接続する中継用電極39と実装用電極35との間に介在させる貫通孔配線34を1つにすることができ、インタポーザ30の構造を簡略化することができるとともに、中継用電極39と実装用電極35との間の電気的接続の信頼性を高めることができる。
また、本実施形態のインタポーザ30において、図6に示すように、第1の溝部37aおよび第2の溝部37bの内底面37aa,37bbを凹曲面状に形成すれば、第1の溝部37aおよび第2の溝部37bの内底面37aa,37bbが平面状に形成されている場合に比べて、第1の溝部37aおよび第2の溝部37bの内底面37aa,37bbと内周面との境界付近に応力が集中するのを防止することができ、インタポーザ用基板31の破損を防止することができる。なお、第1の溝部37aおよび第2の溝部37bそれぞれの内底面37aa,37bbを凹曲面状に形成するのは、第1の溝部37aおよび第2の溝部37bを形成する際のエッチング条件を適宜設定することで容易に形成することができる。
(実施形態2)
本実施形態のインタポーザ30の基本構成は実施形態1と略同じであり、図7に示すように、半導体チップ10と同じ外形サイズに形成され、半導体チップ10の周部の接合用領域部E3においてパッド19よりも外側で半導体チップ10の外周の全周に沿って形成された枠状(矩形枠状)の接合用金属層18と接合される接合用金属層38がインタポーザ用基板31の上記一表面側において中継用電極39よりも外側でインタポーザ用基板31の外周の全周に沿って形成されている点などが相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を省略する。
上述の半導体チップ10は、接合用領域部E3において絶縁膜16上に接合用金属層18が形成されており、上述の複数のパッド19が接合用金属層18よりも内側で絶縁膜16上に形成されている。ここで、接合用金属層18は、パッド19と同様に絶縁膜16上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。したがって、接合用金属層18と各パッド19とを同時に形成することで、同一平面上に同一厚さで形成してある。
これに対して、インタポーザ30は、インタポーザ用基板31の上記一表面側において絶縁膜33上に接合用金属層38が形成されており、上述の中継用電極39が接合用金属層38よりも内側で絶縁膜33上に形成されている。ここで、接合用金属層38は、中継用電極39と同様に絶縁膜33上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。したがって、接合用金属層38と各中継用電極39とを同時に形成することで、同一平面上に同一厚さで形成してある。
ところで、半導体チップ10とインタポーザ30とは、接合用金属層18,38同士が接合されるとともに、パッド19と中継用電極39とが接合される。また、半導体チップ10とインタポーザ30との積層体からなる構造体は、半導体チップ10を多数形成したSOIウェハとインタポーザ30を多数形成したシリコンウェハとをウェハレベルで接合してから、ダイシング工程により所望の半導体チップ10のチップサイズで個々の構造体に分離されている。したがって、インタポーザ30が半導体チップ10と同じ外形サイズとなるとともに、製造が容易になる。
ここにおいて、半導体チップ10とインタポーザ30との接合方法としては、半導体チップ10の残留応力を少なくするためにより低温での接合が可能な接合方法を採用することが望ましく、本実施形態では、常温接合法を採用している。常温接合法では、接合前に互いの接合面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合面の清浄化・活性化を行ってから、接合面同士を接触させ、常温下で接合する。本実施形態では、上述の常温接合法により、常温(例えば、25℃)下で適宜の荷重を印加して、半導体チップ10の接合用金属層18とインタポーザ30の接合用金属層38とを接合するのと同時に、半導体チップ10のパッド19とインタポーザ30の中継用電極39とを接合している。しかして、本実施形態における構造体では、半導体チップ10とインタポーザ30との間の接合がAu−Au接合となっている。ここで、本実施形態では、半導体チップ10とインタポーザ30とが同じ半導体材料であるSiにより形成されているので、半導体チップ10とインタポーザ30との線膨張率差に起因した応力(半導体チップ10における残留応力)が実施形態1で説明した上記ブリッジ回路Bx,By,Bz(図4参照)の出力信号に与える影響を低減でき、インタポーザ30が半導体チップ10と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、半導体チップ10は、SOIウェハを加工して形成してあるが、SOIウェハに限らず、例えば、シリコンウェハを加工して形成してもよい。
以上説明した本実施形態のインタポーザ30では、中継用電極39と貫通孔配線34との間に表面配線36aを介在させ、中継用電極39の位置を貫通孔配線34の位置からずらしてあるので、中継用電極39と半導体チップ10のパッド19との接合部位が、貫通孔配線34からずれるから、中継用電極39においてパッド19との接合部位の接合前の表面の平滑性を高めることができ(中継用電極39の成膜時の表面の平滑性を高めることができ)、中継用電極39とパッド19とを上述のように常温接合法により直接接合する場合の接合信頼性を高めることが可能となる。
ところで、図7に示した構成では、半導体チップ10におけるインタポーザ30側の一表面側とは反対側の他表面側が開放されているが、図8に示すように、半導体チップ10の他表面側にシリコン基板を用いて形成され半導体チップ10の他表面側(図1(a)における上面側)に接合されたカバー基板(パッケージ用基板)60を接合してもよい。ここにおいて、カバー基板60は、半導体チップ10およびインタポーザ30と同じ外形寸法に形成されている。なお、本実施形態では、カバー基板60を上述のシリコン基板の基礎となるシリコンウェハを加工することにより形成してある。ここで、シリコンウェハの厚さは、100μm〜300μm程度としてあるが、この数値は特に限定するものではない。
カバー基板60は、半導体チップ10との対向面に、重り部12の変位空間を形成する所定深さ(例えば、5μm〜10μm程度)の凹部61を形成してある。ここで、カバー基板60の凹部61は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板60における半導体チップ10との対向面に、重り部12の変位空間を形成する凹部61を形成してあるが、重り部12のコア部12aおよび各付随部12bのうち支持基板10aを利用して形成されている部分の厚さを、フレーム部11において支持基板10aを利用して形成されている部分の厚さに比べて、半導体チップ10の厚み方向への重り部12の許容変位量分だけ薄くするようにすれば、カバー基板60に凹部61を形成しなくても、半導体チップ10の上記他表面側には上記他表面に交差する方向への重り部12の変位を可能とする隙間が重り部12とカバー基板60との間に形成される。
また、図8に示した例では、半導体チップ10とカバー基板60とは、互いの対向面の周部同士が接合されている。ここで、インタポーザ30と半導体チップ10とカバー基板60との積層体からなる構造体は、半導体チップ10を多数形成したSOIウェハとインタポーザ30を多数形成したシリコンウェハおよびカバー基板60を多数形成したシリコンウェハとをウェハレベルで接合してから、ダイシング工程により所望の半導体チップ10のチップサイズで個々の構造体に分離されている。したがって、インタポーザ30およびカバー基板60が半導体チップ10と同じ外形サイズとなるとともに、製造が容易になる。
ここにおいて、半導体チップ10とカバー基板60との接合方法としては、半導体チップ10の残留応力を少なくするためにより低温での接合が可能な接合方法を採用することが望ましく、本実施形態では、常温接合法を採用している。すなわち、上述の常温接合法により、常温(例えば、25℃)下で半導体チップ10のフレーム部11とカバー基板60の周部とを接合している。しかして、図8に示した構成の構造体では、半導体チップ10とインタポーザ30との間の接合がAu−Au接合となり、半導体チップ10とカバー基板60との接合がSi−Si接合となっている。ここで、本実施形態では、半導体チップ10とインタポーザ30およびカバー基板60が同じ半導体材料であるSiにより形成されているので、半導体チップ10とインタポーザ30およびカバー基板60との線膨張率差に起因した応力(半導体チップ10における残留応力)がブリッジ回路Bx,By,Bz(図4参照)の出力信号に与える影響を低減でき、インタポーザ30およびカバー基板60が半導体チップ10と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、本実施形態では、半導体チップ10とカバー基板60とが、Si−Siの組み合わせの常温接合により接合されているが、Si−Siの組み合わせに限らず、Si−Si、Si−SiO2、SiO2−SiO2の群から選択される1組の組み合わせの常温接合により接合されるようにしてもよい。
(実施形態3)
本実施形態のインタポーザ30の基本構成は実施形態1と略同じであり、図9に示すように、インタポーザ用基板31の上記他表面側に形成する第2の溝部37bが、インタポーザ用基板31における第2の溝部37bの形成予定領域をハーフダイシングすることにより形成されている点が相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を省略する。
ところで、第1の溝部37aおよび第2の溝部37bそれぞれを実施形態1のようにICP型のドライエッチング装置を用いたドライエッチングにより形成することで、薄肉部31a,31bの厚さを50μm程度まで薄くすることができるが、第1の溝部37aおよび第2の溝部37bそれぞれを形成するプロセス時間が長いので、応力緩和部37の形成工程のタクトタイムが長くなってしまう。
これに対して、本実施形態のインタポーザ30によれば、第1の溝部37aをICP型のドライエッチング装置を用いたドライエッチングにより形成する一方で、第2の溝部37bを、インタポーザ用基板31における当該第2の溝部37bの形成予定領域をハーフダイシング(ハーフカット)することにより形成しているので、第2の溝部37bをドライエッチングにより形成する場合に比べて、応力緩和部37の形成工程のプロセス時間の短縮化を図れる。なお、ハーフダイシングによって第2の溝部37bを形成する場合も、上述の薄肉部31bの厚さを50μm程度まで薄くすることができる。また、第2の溝部37bをハーフダイシングにより形成する場合には、第2の溝部37bがインタポーザ用基板31の上記他表面の外周端まで延長されるが、インタポーザ用基板31の上記一表面側において貫通孔配線34よりもインタポーザ用基板31の中心側に第1の溝部37aが形成され、インタポーザ用基板31の上記他表面側において貫通孔配線34よりもインタポーザ用基板31の外周側に第2の溝部37bが形成されているので、第1の溝部37aと第2の溝部37bとが連通することがない。したがって、実施形態2のようにインタポーザ基板31の上記一表面側の接合用金属層38と半導体チップ10の上記一表面側の接合用金属層18とを接合するとともに、半導体チップ10の上記他表面の周部とカバー基板60の周部とを接合した構造体を製造するような場合に、上記構造体を多数備えたウェハレベルパッケージ構造体に対して、インタポーザ30と半導体チップ10のフレーム部11とカバー基板60とで囲まれる空間の気密性を損なうことなく第2の溝部37bを短時間で形成することができる。
上述の各実施形態では、半導体チップ10がIC部E2を備えている加速度センサについて説明したが、IC部E2を備えていない加速度センサでもよい。また、上記各実施形態では、半導体チップ10として、ピエゾ抵抗形の加速度センサを例示したが、半導体チップ10は、ピエゾ抵抗形の加速度センサに限らず、例えば、圧力センサ、赤外線センサ、BAWフィルタ、静電型トランスデューサなどでもよい。