JP4000169B2 - チップサイズパッケージ - Google Patents

Description

本発明は、半導体基板を用いて形成され可動部を有するセンサ部およびセンサ部の出力信号を信号処理するＩＣ部が集積化されたセンサ基板を備えたチップサイズパッケージに関するものである。

従来から、半導体基板を用いて形成され可動部を有するセンサ部およびセンサ部の出力信号を信号処理するＩＣ部が集積化されたセンサ装置が各所で研究開発されている（例えば、特許文献１参照）。

ここにおいて、上記特許文献１に記載のセンサ装置は、容量形の加速度センサであり、図１１に示すように、半導体基板として、シリコン基板からなる支持基板１０ａ’上のシリコン酸化膜からなる絶縁層１０ｂ’上にシリコン層１０ｃ’を有するＳＯＩ基板を用いており、表面マイクロマシニング技術を利用して可動部である可動電極１０４および固定電極１１２，１１３を有するセンサ部１０１を形成する一方で、シリコン層１０ｃ’の表面側においてセンサ部１０１の側方にセンサ部１０１と協働するＩＣ部である信号処理回路部１２０を形成してあり、各電極１０４，１１２，１１３それぞれと信号処理回路部１２０とがポリシリコン配線１１５，１０５，１１７を介して電気的に接続されている。なお、図１１に示した構成のセンサ装置では、ＳＯＩ基板の表面側にセンサ部１０１を封止するカバー基板１３０が配設されている。

図１１に示した構成のセンサ装置では、可動電極１０４および固定電極１１２，１１３を有するセンサ部１０１と信号処理回路部１２０とが１つのＳＯＩ基板に集積化されているので、センサ装置を収納するパッケージの低背化を図ることができる。

ところで、半導体基板を用いて形成され可動部を有するセンサ装置としては、加速度センサやジャイロセンサなどが広く知られており、加速度センサとしては、容量形の加速度センサの他に、加速度が印加されたときのピエゾ抵抗からなるゲージ抵抗のひずみによる抵抗値の変化により加速度を検出するピエゾ抵抗形の加速度センサなどが知られている。

ここで、ピエゾ抵抗形の加速度センサとしては、矩形枠状のフレーム部の内側に配置される重り部が一方向へ延長された撓み部を介してフレーム部に揺動自在に支持された片持ち式のものや、枠状のフレーム部の内側に配置される重り部が相反する２方向へ延長された一対の撓み部を介してフレーム部に揺動自在に支持された両持ち式のものなどが提案されており、近年では、枠状のフレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され、互いに直交する３方向それぞれの加速度を各別に検出可能なものも提案されている。

なお、上述のピエゾ抵抗形の加速度センサでは、重り部および撓み部が可動部を構成し、ピエゾ抵抗がセンシング部を構成している。また、ジャイロセンサでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成しており、固定電極と可動電極とによりセンシング部を構成している。
特開平１０−２９１１号公報

ところで、上記特許文献１に開示されたセンサ装置のようにセンサ部と信号処理回路部とを半導体基板の一表面に沿って横並びで並設するようにしたものでは、センサ部のセンサ特性が信号処理回路部側からの外部応力の影響を受けやすく、特に、枠状のフレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持されたセンサ部と当該センサ部の出力信号を信号処理する信号処理回路部とを横並びで並設したセンサ装置では、信号処理回路部側からの外部応力に起因して各撓み部に発生する応力のバランスがとれないので、センサ部の出力特性が劣化してしまうという不具合があった。

本発明は上記事由に鑑みて為されたものであり、その目的は、ＩＣ部側からの外部応力に起因したセンサ部の出力特性の劣化を防止することが可能なチップサイズパッケージを提供することにある。

請求項１の発明は、半導体基板を用いて形成され可動部を有するセンサ部およびセンサ部と協働するＩＣ部が集積化されたセンサ基板と、センサ部に電気的に接続される貫通孔配線を有するとともにセンサ基板と同じ外形寸法に形成されセンサ基板の一表面側に封着された貫通孔配線形成基板と、センサ基板と同じ外形寸法に形成されセンサ基板の他表面側に封着されたカバー基板とを備えたチップサイズパッケージであって、センサ基板は、半導体基板の一表面側においてセンサ部とＩＣ部との間を連続させる部位にセンサ部とＩＣ部とを電気的に接続する配線が形成され且つＩＣ部がセンサ部の周りを取り囲んで形成されてなり、貫通孔配線形成基板との接合用領域部がＩＣ部を全周に亘って取り囲んで形成されてなり、センサ基板の接合用領域部における貫通孔配線形成基板側の表面には、枠状の第１の封止用接合金属層が形成されるとともに、センサ部に電気的に接続された第１の接続用接合金属層が第１の封止用接合用金属層よりも内側において形成され、貫通孔配線形成基板は、センサ基板側の表面に、当該表面の周部の全周に亘って枠状の第２の封止用接合金属層が形成されるとともに、第２の封止用接合金属層よりも内側に配置され貫通孔配線に電気的に接続された第２の接続用接合金属層が形成されてなり、第１の封止用接合金属層と第１の接続用接合金属層とが、同一の金属材料により同じ厚さで形成されるとともに、第２の封止用接合金属層と第２の接続用接合金属層とが、同一の金属材料により同じ厚さで形成されてなり、センサ基板と貫通孔配線形成基板とは、センサ基板の接合用領域部において各接合表面が活性化された封止用接合金属層同士および各接合表面が活性化された接続用接合金属層同士が常温接合されてなることを特徴とする。

この発明によれば、ＩＣ部がセンサ部の周りを取り囲んで形成されているので、ＩＣ部側からの外部応力に起因したセンサ部の出力特性の劣化を防止することが可能となる。

請求項２の発明は、請求項１の発明において、前記半導体基板における前記ＩＣ部のレイアウト領域の外周形状と前記センサ部のレイアウト領域の外周形状とが互いの外周線が並行する相似形であり、両外周形状の中心を一致させてなることを特徴とする。

この発明によれば、前記ＩＣ部のレイアウト領域の幅を一様にすることができ、前記ＩＣ部の回路構成要素の配置設計の自由度が高くなるとともに、前記ＩＣ部側からの外部応力に起因したセンサ部の出力特性の劣化をより確実に防止することが可能となる。

請求項３の発明は、請求項２の発明において、前記センサ部は、フレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され互いに直交する３方向それぞれの加速度を検出可能な３軸加速度センサ部であって、重り部と各撓み部とで前記可動部が構成され、各撓み部に対応する部位それぞれにピエゾ抵抗が形成されてなり、前記センサ部のレイアウト領域の外周形状が正方形状の形状であり、前記ＩＣ部のレイアウト領域の外周形状が正方形状の形状であることを特徴とする。

この発明によれば、前記ＩＣ部側からの外部応力に起因して３軸加速度センサ部の各撓み部に発生する応力のバランスがとれ、前記ＩＣ部側からの外部応力に起因した３軸加速度センサ部の出力特性の劣化を防止することができる。

請求項１の発明では、ＩＣ部側からの外部応力に起因したセンサ部の出力特性の劣化を防止することが可能となるという効果がある。

本実施形態では、図１に示すように半導体基板を用いて形成され後述のセンシング部が設けられた可動部を有するセンサ部Ｅ１およびセンサ部Ｅ１と協働するＩＣ部Ｅ２が集積化されたセンサ装置１をセンサ基板として備えた加速度センサについて例示する。

本実施形態の加速度センサは、図５（ｃ）に示すように、センサ基板１と、センサ基板１のセンシング部に電気的に接続される貫通孔配線２４を有しセンサ基板１の一表面側（図５（ｃ）の上面側）に封着された貫通孔配線形成基板（第１のパッケージ用基板部）２と、センサ基板１の他表面側（図５（ｃ）の下面側）に封着されたカバー基板（第２のパッケージ用基板部）３とを備えている。ここにおいて、センサ基板１および貫通孔配線形成基板２およびカバー基板３の外周形状は矩形状であり、貫通孔配線形成基板２およびカバー基板３はセンサ基板１と同じ外形寸法に形成されている。

センサ基板１は、上述の半導体基板としてシリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを採用し、当該ＳＯＩウェハを加工することにより形成してあり、貫通孔配線形成基板２は第１のシリコンウェハを加工することにより形成し、カバー基板３は第２のシリコンウェハを加工することにより形成してある。なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコンウェハの厚さを２００μｍ〜３００μｍ程度、第２のシリコンウェハの厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。

センサ基板１におけるセンサ部Ｅ１は、図１に示すように、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図１（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ基板１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサ基板１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ基板１の上記他表面側（図１（ｂ）の下面側）へ離間して位置している。なお、センサ基板１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。

ところで、図１（ａ），（ｂ）それぞれの右下に示したように、センサ基板１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ基板１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図１（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図１（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における左側のブリッジ回路Ｂｘを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図１（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図１（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における中央のブリッジ回路Ｂｙを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図３における右側のブリッジ回路Ｂｚを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。

なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。

ここで、センサ基板１におけるセンサ部Ｅ１の動作の一例について説明する。

いま、センサ基板１に加速度がかかっていない状態で、センサ基板１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図３に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図３に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図３に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図３に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ基板１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ基板１におけるセンシング部を構成している。また、本実施形態では、センサ部Ｅ１が３軸加速度センサ部を構成している。

また、センサ基板１に集積化された上述のＩＣ部Ｅ２は、ＣＭＯＳを用いた集積回路（ＣＭＯＳ ＩＣ）であって上記センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４と協働する集積回路が形成されている。ここにおいて、ＩＣ部Ｅ２の集積回路は、上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。

ところで、センサ基板１は、ＩＣ部Ｅ２がセンサ部Ｅ１の周りを取り囲んで形成されており、さらに、ＩＣ部Ｅ２を取り囲むように接合用領域部Ｅ３が形成されている。要するに、センサ基板１は、平面視において中央部に位置するセンサ部Ｅ１をＩＣ部Ｅ２が囲み、ＩＣ部Ｅ２を接合用領域部Ｅ３が囲むようにセンサ部Ｅ１、ＩＣ部Ｅ２、接合用領域部Ｅ３のレイアウトが設計されている。

ここにおいて、センサ基板１のＩＣ部Ｅ２では、多層配線技術を利用してセンサ基板１における当該ＩＣＥ２の占有面積の縮小化を図っている。ここで、センサ基板１のシリコン層１０ｃの表面側には、シリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、ＩＣ部Ｅ２では、絶縁膜１６の表面側に、層間絶縁膜やパッシベーション膜などからなる多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド４２を露出させてある。

また、センサ基板１は、上記センシング部と上述の貫通孔配線形成基板２の複数の貫通孔配線２４とを電気的に接続するための複数の第１の接続用接合金属層１９が絶縁膜１６のうち接合用領域部Ｅ３に形成されている部位上に形成されており、各パッド４２が金属材料（例えば、Ａｕなど）からなる引き出し配線４３を介して第１の接続用接合金属層１９と電気的に接続されている（図２参照）。ここで、本実施形態では、引き出し配線４３の材料と第１の接続用接合金属層１９の材料とを同じとして、引き出し配線４３と第１の接続用接合金属層１９とが連続する形で形成されている。なお、ＩＣ部Ｅ２に形成された複数のパッド４２には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、貫通孔配線形成基板２の貫通孔配線２４と上記センシング部とが電気的に接続されることとなる。

ここにおいて、センサ基板１の接合用領域部Ｅ３では、絶縁膜１６上に、枠状（矩形枠状）の第１の封止用接合金属層１８が形成されており、上述の複数の第１の接続用接合金属層１９が第１の封止用接合金属層１８よりも内側で絶縁膜１６上に形成されている。要するに、センサ基板１は、第１の封止用接合金属層１８と各接続用接合金属層１９とを同一平面上に形成してある。ここで、複数の第１の接続用接合金属層１９は、接合用領域部Ｅ３の周方向に離間して配置されている。

第１の封止用接合金属層１８および第１の接続用接合金属層１９は、接合用のＡｕ膜と絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とは同一の金属材料により形成されているので、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを同時に形成することができるとともに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを略同じ厚さに形成することができる。なお、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

以下、上述のＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０（図５参照）の製造方法について図４を参照しながら簡単に説明するが、図４（ａ）〜（ｄ）は図１（ａ）のＡ−Ａ’断面に対応する部分の断面を示してある。

まず、ＳＯＩウェハの主表面側（シリコン層１０ｃの表面側）に各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ形成用の拡散層配線や上記集積回路などの回路構成要素をＣＭＯＳプロセス技術などを利用して形成する。ここにおいて、ＩＣ領域部Ｅ２の各パッド４２を露出させる工程が終了した段階では、上述の多層構造部４１がセンサ部Ｅ１および接合用領域部Ｅ３にも形成されているが、多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３に対応する部位に形成されている部分には金属配線は設けられていない。

上述の各パッド４２を露出させる工程が終了した後、多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層を形成してから、当該レジスト層をエッチングマスクとして、多層構造部４１の露出部分をウェットエッチングによりエッチング除去し、続いて、レジスト層を除去することによって、図４（ａ）に示す構造を得る。なお、このウェットエッチングを行う際には、シリコン層１０ｃ上の絶縁膜１６のシリコン窒化膜をエッチングストッパ層として利用する。

その後、ＳＯＩウェハの主表面側に第１の封止用接合金属層１８、各接続用接合金属層１９、および引き出し配線４３をスパッタ法などの薄膜形成技術およびリソグラフィ技術およびエッチング技術などを利用して形成してから、ＳＯＩウェハの主表面側に、上述の絶縁膜１６においてフレーム部１１、重り部１２のコア部１２ａ、各撓み部１３、ＩＣ部Ｅ２、接合用領域部Ｅ３それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、絶縁膜１６の露出部分をエッチングすることで絶縁膜１６をパターニングし、ＳＯＩウェハを主表面側から絶縁層１０ｂに達する深さまでエッチングする表面側パターニング工程を行い、続いて、レジスト層を除去することによって、図４（ｂ）に示す構造を得る。この表面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該表面側パターニング工程を行うことによって、ＳＯＩウェハにおけるシリコン層１０ｃは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各撓み部１３それぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

上述の表面側パターニング工程に続いてレジスト層を除去した後、ＳＯＩウェハの裏面側で支持基板１０ａに積層されているシリコン酸化膜１０ｄにおいてフレーム部１１に対応する部位とコア部１２ａに対応する部位と各付随部１２ｂそれぞれに対応する部位とＩＣ部Ｅ２に対応する部位と接合用領域部Ｅ３に対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層を形成し、その後、当該レジスト層をエッチングマスクとして、シリコン酸化膜１０ｄの露出部分をエッチングすることでシリコン酸化膜１０ｄをパターニングし、レジスト層を除去してから、シリコン酸化膜１０ｄをエッチングマスクとして、ＳＯＩウェハを裏面側から絶縁層１０ｂに達する深さまで略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図４（ｃ）に示す構造を得る。この裏面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該裏面側パターニング工程を行うことにより、ＳＯＩウェハにおける支持基板１０ａは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各付随部１２ｂそれぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

裏面側パターニング工程の後、絶縁層１０ｂのうちフレーム部１１に対応する部位およびコア部１２ａに対応する部位およびＩＣ部Ｅ２に対応する部位および接合用領域部Ｅ３に対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部１１、各撓み部１３、重り部１２を形成する分離工程を行うことによって、図４（ｄ）に示す構造を得る。なお、この分離工程において、ＳＯＩウェハの裏面側のシリコン酸化膜１０ｄもエッチング除去される。

貫通孔配線形成基板２は、図７および図８に示すように、センサ基板１側（図５（ｃ）における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数の貫通孔２２が形成されており、厚み方向の両面および貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、貫通孔配線形成基板２は、変位空間形成用凹部２１の開口面の投影領域内にセンサ基板１のセンサ部Ｅ１およびＩＣ部Ｅ２が収まるように変位空間形成用凹部２１の開口面積を大きくしてあり、ＩＣ部Ｅ２の多層構造部４１が変位空間形成用凹部２１内に配置されるようになっている（図５、図６参照）。なお、貫通孔配線形成基板２の複数の貫通孔配線２４は当該貫通孔配線形成基板２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。

また、貫通孔配線形成基板２は、センサ基板１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数の第２の接続用接合金属層２９が形成されている。また、貫通孔配線形成基板２は、センサ基板１側の表面の周部の全周に亘って枠状（矩形枠状）の第２の封止用接合金属層２８が形成されており、上述の複数の第２の接続用接合金属層２９が第２の封止用接合金属層２８よりも内側に配置されている（ここで、第２の封止用接合金属層２８と各接続用接合金属層２９とは同一平面上に形成してある）。ここにおいて、第２の接続用接合金属層２９は、外周形状が細長の長方形状であり、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ基板１の第１の接続用接合金属層１９と接合されて電気的に接続されるように配置してある。要するに、貫通孔配線形成基板２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の接続用接合金属層１９との位置をずらしてあり、第２の接続用接合金属層２９を、長手方向が第２の封止用接合金属層２８の周方向に一致し且つ貫通孔配線２４と第１の接続用接合金属層１９とに跨る形で配置してある。

また、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とは同一の金属材料により形成されているので、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを同時に形成することができるとともに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを略同じ厚さに形成することができる。なお、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

また、貫通孔配線形成基板２におけるセンサ基板１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。

カバー基板３は、図９に示すように、センサ基板１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板３におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してある（つまり、カバー基板３ごとに凹部３１を形成してある）が、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ基板１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、カバー基板３に凹部３１を形成しなくても、センサ基板１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２とカバー基板３との間に形成される。

ところで、上述の加速度センサにおけるセンサ基板１と貫通孔配線形成基板２とは、第１の封止用接合金属層１８と第２の封止用接合金属層２８とが全周に亘って接合されるとともに、第１の接続用接合金属層１９と第２の接続用接合金属層２９とが接合され、センサ基板１とカバー基板３とは、互いの対向面の周部同士が全周に亘って接合されている。また、本実施形態の加速度センサは、図５（ａ）〜（ｃ）に示すように、上述のＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０と、上述の第１のシリコンウェハに貫通孔配線形成基板２を複数形成した第１のパッケージウェハ２０と、上述の第２のシリコンウェハにカバー基板３を複数形成した第２のパッケージウェハ３０とをウェハレベルで接合することでウェハレベルパッケージ構造体１００を形成してから、センサ基板１のサイズにダイシング工程により分割されている（図５（ｃ）は図５（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分の断面に相当している）。したがって、貫通孔配線形成基板２とカバー基板３とがセンサ基板１と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。

ここにおいて、本実施形態では、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０との接合方法として、センサ基板１の残留応力を少なくするためにより低温での直接接合が可能な常温接合法を採用している。常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。本実施形態では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用接合金属層１８と第２の封止用接合金属層２８とを直接接合するのと同時に、第１の接続用接合金属層１９と第２の接続用接合金属層２９とを直接接合しており、また、上述の常温接合法により、常温下でセンサ基板１の周部とカバー基板３の周部とを直接接合している。

しかして、本実施形態におけるウェハレベルパッケージ構造体１００では、センサウェハ１０と第１のパッケージウェハ２０との封止用接合金属層１８，２８同士および接続用接合金属層１９，２９同士が直接接合されており、センサウェハ１０と第２のパッケージウェハ３０とが常温接合法のような低温プロセスで直接接合されており、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０とを半田リフローや陽極接合法のような熱処理を必要とする方法により接合する場合に比べて、センシング部を構成するピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が熱応力の影響を受けにくくなるという利点があり、また、プロセス温度の低温化を図れるとともに、製造プロセスの簡略化を図れるという利点がある。また、本実施形態におけるウェハレベルパッケージ構造体１００および加速度センサでは、センサウェハ１０がＳＯＩウェハを用いて形成され、第１のパッケージウェハ２０および第２のパッケージウェハ３０がそれぞれシリコンウェハを用いて形成されているので、センサウェハ１０と各パッケージウェハ２０，３０との線膨張率差に起因して撓み部１３に発生する応力を低減でき、線膨張率差に起因した応力が上記ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に与える影響を低減できるから、センサ部Ｅ１の出力特性の温度依存性を小さくすることが可能となる。なお、本実施形態では、センサ基板１の基礎となる半導体基板としてＳＯＩウェハを採用しているが、センサ基板１の基礎となる半導体基板は、ＳＯＩウェは限らず、例えば、シリコンウェハでもよい。

以上説明した本実施形態のセンサ基板１では、上述のようにＩＣ部Ｅ２がセンサ部Ｅ１の周りを取り囲んで形成されているので、ＩＣ部Ｅ２側からの外部応力に起因して各撓み部１３に発生する応力のバランスがとれ、ＩＣ部Ｅ２側からの外部応力に起因したセンサ部Ｅ１の出力特性の劣化を防止することが可能となる。ここにおいて、本実施形態では、上記半導体基板におけるＩＣ部Ｅ２のレイアウト領域の外周形状とセンサ部Ｅ１のレイアウト領域の外周形状とが互いの外周線が並行する相似形であり、両外周形状の中心を一致させてあるので、ＩＣ部Ｅ２のレイアウト領域の幅を一様にすることができ、ＩＣ部Ｅ２の回路構成要素の配置設計の自由度が高くなるとともに、ＩＣ部Ｅ２側からの外部応力に起因したセンサ部Ｅ１の出力特性の劣化をより確実に防止することが可能となる。ここにおいて、本実施形態では、図１０（ａ）に示すようにＩＣ領域部Ｅ２のレイアウト領域の外周形状およびセンサ部Ｅ１のレイアウト領域の外周形状の両方を正方形状の形状としてあるが、同図（ｂ）に示すように両方とも正六角形状の形状としてもよいし、同図（ｃ）に示すように両方とも正八角形状の形状としてもよいし、同図（ｄ）に示すように両方とも円形状の形状としてもよい。

なお、本実施形態のセンサ基板１では、上述の説明から明らかなようにセンサ部Ｅ１をバルクマイクロマシニング技術を利用して形成してあるので、センサ部Ｅ１を表面マイクロマシニング技術を利用して形成する場合に比べて、重り部１２の質量を大きくすることができ、高感度化を図れる。

上述の実施形態では、ピエゾ抵抗形の加速度センサを例示したが、本発明の技術思想は、ピエゾ抵抗形の加速度センサに限らず、例えば、容量形の加速度センサやジャイロセンサなど他のセンサにも適用でき、容量形の加速度センサやジャイロセンサでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成し、固定電極と可動電極とによりセンシング部を構成することとなる。

実施形態におけるセンサ装置を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるセンサ装置の要部概略断面図である。 同上におけるセンサ装置のセンサ部の回路図である。 同上におけるセンサウェハの製造方法を説明するための主要工程断面図である。 同上におけるウェハレベルパッケージ構造体を示し、（ａ）は概略平面図、（ｂ）は概略側面図、（ｃ）は加速度センサの概略断面図である。 同上における加速度センサを示し、（ａ）は要部概略断面図、（ｂ）は他の要部概略断面図である。 同上における貫通孔配線形成基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。 同上における貫通孔配線形成基板の下面図である。 同上におけるカバー基板を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるセンサ装置のレイアウトの説明図である。 従来例におけるセンサ装置を示し、（ａ）は概略断面図、（ｂ）は要部概略平面図である。

符号の説明

１ センサ装置（センサ基板）
１１ フレーム部
１２ 重り部
１３ 撓み部
Ｅ１ センサ部
Ｅ２ ＩＣ部
Ｒｘ１〜Ｒｘ４ ピエゾ抵抗
Ｒｙ１〜Ｒｙ４ ピエゾ抵抗
Ｒｚ１〜Ｒｚ４ ピエゾ抵抗

Claims (3)

1. 半導体基板を用いて形成され可動部を有するセンサ部およびセンサ部と協働するＩＣ部が集積化されたセンサ基板と、センサ部に電気的に接続される貫通孔配線を有するとともにセンサ基板と同じ外形寸法に形成されセンサ基板の一表面側に封着された貫通孔配線形成基板と、センサ基板と同じ外形寸法に形成されセンサ基板の他表面側に封着されたカバー基板とを備えたチップサイズパッケージであって、センサ基板は、半導体基板の一表面側においてセンサ部とＩＣ部との間を連続させる部位にセンサ部とＩＣ部とを電気的に接続する配線が形成され且つＩＣ部がセンサ部の周りを取り囲んで形成されてなり、貫通孔配線形成基板との接合用領域部がＩＣ部を全周に亘って取り囲んで形成されてなり、センサ基板の接合用領域部における貫通孔配線形成基板側の表面には、枠状の第１の封止用接合金属層が形成されるとともに、センサ部に電気的に接続された第１の接続用接合金属層が第１の封止用接合用金属層よりも内側において形成され、貫通孔配線形成基板は、センサ基板側の表面に、当該表面の周部の全周に亘って枠状の第２の封止用接合金属層が形成されるとともに、第２の封止用接合金属層よりも内側に配置され貫通孔配線に電気的に接続された第２の接続用接合金属層が形成されてなり、第１の封止用接合金属層と第１の接続用接合金属層とが、同一の金属材料により同じ厚さで形成されるとともに、第２の封止用接合金属層と第２の接続用接合金属層とが、同一の金属材料により同じ厚さで形成されてなり、センサ基板と貫通孔配線形成基板とは、センサ基板の接合用領域部において各接合表面が活性化された封止用接合金属層同士および各接合表面が活性化された接続用接合金属層同士が常温接合されてなることを特徴とするチップサイズパッケージ。
2. 前記半導体基板における前記ＩＣ部のレイアウト領域の外周形状と前記センサ部のレイアウト領域の外周形状とが互いの外周線が並行する相似形であり、両外周形状の中心を一致させてなることを特徴とする請求項１記載のチップサイズパッケージ。
3. 前記センサ部は、フレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され互いに直交する３方向それぞれの加速度を検出可能な３軸加速度センサ部であって、重り部と各撓み部とで前記可動部が構成され、各撓み部に対応する部位それぞれにピエゾ抵抗が形成されてなり、前記センサ部のレイアウト領域の外周形状が正方形状の形状であり、前記ＩＣ部のレイアウト領域の外周形状が正方形状の形状であることを特徴とする請求項２記載のチップサイズパッケージ。

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