JP4825778B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＭＥＭＳ(Micro Electro Mechanical Systems)とＬＳＩ(Large Scale Integrated circuit)を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。

特開２００５−１６９５４１号公報（特許文献１）には、ＭＥＭＳを形成したＭＥＭＳチップと、ＩＣ（Integrated Circuit）を形成したＩＣチップとを所定の間隔を置いて対向するように配置した加速度センサの構造が記載されている。特に、加速度センサの小型化や薄型化と、加速度センサの検出感度の向上とを両立するために、ＭＥＭＳチップからの検出信号を電気的に処理するＩＣチップを規制板としても機能させている。そして、外部からの衝撃によるＭＥＭＳチップとＩＣチップの電気的接触を防止するために、ＩＣチップのＭＥＭＳチップと対向する面に絶縁層が形成されている。このように構成された加速度センサにおいて、所定間隔を置いて対向配置されたＭＥＭＳチップとＩＣチップとをボンディングワイヤで接続し、加速度センサを構成するＭＥＭＳチップとＩＣチップとを、パッケージで気密封止している。

特開２００４−２７１３１２号公報（特許文献２）には、ＭＥＭＳチップを回路チップに対してバンプ電極を使用して実装する容量型半導体センサが記載されている。この技術は、ＭＥＭＳチップと回路チップの電気的接続をボンディングワイヤで実施する場合、高集積化に伴うボンディングワイヤ間の間隔が狭くなることで、隣接するボンディングワイヤ間に発生する寄生容量の変動を解消することを目的としている。この目的を達成するために、ＭＥＭＳチップと回路チップとの電気的接続を、ワイヤボンディングではなくバンプ電極により行なっている。これにより、ボンディングワイヤ間に発生する寄生容量をなくすことができ、寄生容量の変動に伴う検出精度の低下を防止できるとしている。この技術においても、ＭＥＭＳチップと回路チップは、パッケージによって気密封止されている。

特開２００５−１７２６９０号公報（特許文献３）には、ガラス基板とシリコン基板との陽極接合を用いたＭＥＭＳ構造体の気密封止方法が記載されている。具体的には、減圧下でガラス基板とシリコン基板との間を陽極接合することにより、ＭＥＭＳ構造体を気密封止する。ここで、陽極接合の際、ＭＥＭＳ構造体が配置されている密閉空間に発生した残留ガスを、所定の温度と時間による加熱処理を実施することにより除去することができ、ＭＥＭＳ構造体が配置されている密閉空間の圧力を真空に近い状態まで減圧できるとしている。つまり、酸素吸収用のゲッタなどをＭＥＭＳ構造体が配置されている密閉空間に配置しなくても、密閉空間を真空に近い状態まで減圧でき、密閉容器を小型化できるとともに、センサの製造工程を簡略化して生産効率を向上することができるとしている。
特開２００５−１６９５４１号公報 特開２００４−２７１３１２号公報 特開２００５−１７２６９０号公報

半導体製造技術を用いてＳｉ基板やＳＯＩ（Silicon on Insulator）基板に立体的な構造体を形成し、この構造体の機械的な変形を電気的信号として計測したり、機械的な動作を電気的に制御したりすることで、ＭＥＭＳセンサは成り立っている。

例えば、ＭＥＭＳセンサの１つである加速度センサは、錘と支持梁とで構成されており、錘に働く加速度を電気信号に変換するものである。ＭＥＭＳセンサは、圧電素子（ピエゾ素子）の弾性変形で発生する電圧信号を利用するピエゾ抵抗方式や、コンデンサを構成する電極間の容量変化として加速度を検出する静電容量方式など、電気信号に変換する方式により区別されているが、いずれも、錘に働く加速度を抵抗や容量などの変化として捉え、それをＬＳＩ回路で電気信号に変換してＭＥＭＳセンサの出力としている。

これらの加速度センサや角速度センサに代表されるＭＥＭＳセンサは、自動車のエアバック制御向けに発展したが、現在では、ゲーム機のコントローラや携帯電話機などのモーションコントロールに採用されている。そのような民生機器や小型の携帯端末に用いるためにはＭＥＭＳセンサの小型化および低価格化や実装方法の簡易化が必要となっている。

特許文献１〜３に記載された技術には、ＭＥＭＳセンサとＬＳＩ回路からなる半導体装置の小型化や薄型化と、高感度化もしくは検出精度向上とを両立するための方法が開示されている。これらの方法ではＭＥＭＳセンサを形成している半導体チップとＬＳＩ回路を形成している半導体チップとを別々に作製している。そして、半導体チップ同士を積層して配置し、積層配置された半導体チップをパッケージに封止する構造をとっている。そのため、小型化には限界がある。

また、ＭＥＭＳセンサを構成する構造体の気密封止構造として、特許文献３に代表される陽極接合を用いたガラス基板と半導体基板（Ｓｉ基板）との気密封止方法がある。この方法では、半導体基板にＭＥＭＳセンサを構成する構造体を形成した後、構造体と外部とを電気接続するための電極をサンドブラストなどの方法によりガラス基板に形成する必要がある。このため、工程が複雑になっている。

本発明の目的は、加速度センサや角速度センサのようにバルクマイクロマシニング技術により形成したＭＥＭＳセンサとＬＳＩ回路からなる半導体装置の小型化や薄型化と、高感度化を両立しつつ、ＭＥＭＳセンサとＬＳＩ回路からなる半導体装置の実装構造を簡易化することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態によれば、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とを有するＳＯＩ基板と、（ｂ）前記ＳＯＩ基板の前記半導体層上に形成された集積回路と、（ｃ）前記ＳＯＩ基板の前記基板層を加工して形成された半導体素子とを備える。

ここで、前記集積回路は、（ｂ１）前記半導体層上に形成された複数のＭＩＳＦＥＴと、（ｂ２）前記複数のＭＩＳＦＥＴを電気的に接続する配線とを有する。そして、前記半導体素子は、（ｃ１）前記基板層を加工して形成された固定部と、（ｃ２）前記固定部と機械的に接続され、可動可能な構造体と、（ｃ３）前記構造体を囲むように形成された空洞部とを有する。このとき、前記集積回路と前記半導体素子とは電気的に接続されており、前記集積回路と前記半導体素子の電気的な接続は、前記ＳＯＩ基板の内部に形成された貫通電極によって行なわれていることを特徴とするものである。

このように構成することにより、ＳＯＩ基板の一方の面にＬＳＩ回路（集積回路）を形成し、もう一方の面にＭＥＭＳセンサ（半導体素子）を形成することで、ＭＥＭＳセンサとＬＳＩ回路とを別々の半導体基板に形成する場合に比べて小型化や薄型化を実現することができる。そして、ＭＥＭＳセンサとＬＳＩ回路とを埋め込み絶縁層を貫通する貫通電極で電気的に接続することにより、高感度化や検出精度向上を図ることができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

基板層と基板層に埋め込まれた埋め込み絶縁層および埋め込み絶縁層上に形成されているシリコン層よりなるＳＯＩ基板において、シリコン層上にＬＳＩ回路を形成する一方、基板層を加工してＭＥＭＳセンサを形成する。すなわち、ＳＯＩ基板の一方の面にＬＳＩ回路を形成し、もう一方の面にＭＥＭＳセンサを形成することで、ＭＥＭＳセンサとＬＳＩ回路とを別々の半導体基板に形成する場合に比べて小型化や薄型化を実現することができる。

そして、シリコン層に形成されたＬＳＩ回路と、基板層に形成されたＭＥＭＳセンサとを、埋め込み絶縁層を貫通する貫通電極で直接接続する構成をとっている。このため、ＬＳＩ回路とＭＥＭＳセンサとをワイヤボンディングで接続する場合には、ワイヤ間の寄生容量変動が発生するが、ＬＳＩ回路とＭＥＭＳセンサとを貫通電極で直接接続する構成では、寄生容量変動を抑制でき、ＭＥＭＳセンサの高感度化や検出精度向上を図ることができる。すなわち、ＭＥＭＳセンサとＬＳＩ回路を同一のＳＯＩ基板に形成し、かつ、ＭＥＭＳセンサとＬＳＩ回路とを埋め込み絶縁層を貫通する貫通電極で電気的に接続することにより、半導体装置の小型化や薄型化と、高感度化や検出精度向上を両立することができる。

さらに、ＭＥＭＳセンサを構成する構造体を気密封止する場合も、ＬＳＩ回路を形成した側に外部引き出し用電極を設けることができるので、構造体を気密封止するキャップに開口部を形成して外部引き出し用電極を形成する必要がない。このため、ＭＥＭＳセンサを構成する構造体を気密封止する工程を簡略化することができ、かつ、キャップとＭＥＭＳセンサの接合面の信頼性を向上することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１におけるＭＥＭＳセンサを示す平面図である。図１において、本実施の形態１におけるＭＥＭＳセンサは、例えば、加速度センサである。このＭＥＭＳセンサは、ＳＯＩ基板に形成された固定部１３０と、この固定部１３０に接続する構造体１２５を有している。構造体１２５は、梁１３１、可動錘１３２および検出部１３３、１３４を有している。

梁１３１は、弾性変形可能であり、固定部１３０と可動錘１３２を接続している。したがって、可動錘１３２は、外力を受けると変位できるようになっている。固定部１３０と梁１３１および可動錘１３２は、導電性のシリコンを加工して形成されており、互いに機械的な接続をしているだけでなく、電気的にも接続されている。

可動錘１３２には可動電極１３２ａが形成されており、検出部１３３に形成されている固定電極１３３ａと組み合わせて検出用容量素子を構成している。すなわち、検出部１３３は、可動錘１３２に上方向の加速度が働いて変位するとき、この変位を検出用容量素子の容量変化として検出するようになっている。同様に、検出部１３４には、固定電極１３４ａが形成されており、可動錘１３２に形成されている可動電極１３２ａと組み合わせて検出用容量素子を構成している。本実施の形態１におけるＭＥＭＳセンサ（加速度センサ）では、紙面上方向の加速度を検出する検出部１３３と、紙面下方向の加速度を検出する検出部１３４を有している。

可動錘１３２に形成されている可動電極１３２ａは、可動錘１３２に接続されている梁１３１および固定部１３０と電気的に接続されており、固定部１３０に接続されている貫通電極１２１と間接的に接続されている。一方、検出部１３３や検出部１３４に形成されている固定電極１３３ａや固定電極１３４ａは、検出部１３３や検出部１３４に達している貫通電極１２１と接続されている。このことから、固定部１３０に接続されている貫通電極１２１と、検出部１３３、１３４に接続されている貫通電極１２１により、検出用容量素子の入出力を制御できることになる。

このように構成されたＭＥＭＳセンサがＳＯＩ基板に形成されているが、さらに、ＳＯＩ基板には集積回路（ＬＳＩ）も形成されている。ＭＥＭＳセンサと集積回路がどのようにＳＯＩ基板に形成されているかについて、断面図を用いて説明する。

図２は、本実施の形態１における半導体装置の構成を示す断面図であり、図１のＡ−Ａ線で切断した断面を示している。図２において、本実施の形態１における半導体装置は、ＳＯＩ基板の片面に集積回路（ＬＳＩ）が形成され、もう一方の面にＭＥＭＳセンサが形成された構成をしている。

具体的には、ＳＯＩ基板は、基板層１００と、基板層１００上に形成された埋め込み絶縁層１０１と、埋め込み絶縁層（ＢＯＸ層）１０１上に形成されているシリコン層（デバイス層）１０２から構成されている。基板層１００は、シリコン単結晶から形成されており、その厚さは、約４００μｍとなっている。埋め込み絶縁層１０１は、例えば、酸化シリコン膜から形成され、その厚さは、約５μｍとなっている。そして、シリコン層１０２は、シリコンから形成されており、その厚さは、約１００μｍである。

このようにＳＯＩ基板とは、絶縁体上に形成したシリコン単結晶を有する基板をいう。

ＳＯＩ基板を構成するシリコン層１０２には、素子分離領域１０３が形成されており、デバイスが形成される活性領域を区分けしている。そして、素子分離領域１０３で区分けされた活性領域には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。

ＭＩＳＦＥＴは、例えば、シリコン層１０２上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有している。そして、ゲート電極の両側の側壁には、サイドウォールが形成されている。さらに、ゲート電極に整合したシリコン層１０２の内部には、半導体領域であるソース領域およびドレイン領域が形成されている。このように形成されたＭＩＳＦＥＴには、ソース領域およびドレイン領域を、リンや砒素などのｎ型不純物導入したｎ型不純物拡散領域から形成しているｎチャネル型ＭＩＳＦＥＴと、ソース領域およびドレイン領域を、ボロンなどのｐ型不純物を導入したｐ型不純物拡散領域から形成しているｐチャネル型ＭＩＳＦＥＴが存在する。

例えば、ｎチャネル型ＭＩＳＦＥＴは、ソース領域とドレイン領域の間に電位差を与えた状態で、ゲート電極にしきい値電圧以上の正電圧を印加することにより、ゲート電極直下のシリコン層１０２内にチャネルを形成する。これにより、ソース領域とドレイン領域とをチャネルで接続してＭＩＳＦＥＴをオン状態にする。一方、ゲート電極にしきい値電圧以下の電圧を印加すると、ゲート電極直下のシリコン層１０２内にはチャネルが形成されない。このため、ソース領域とドレイン領域とは電気的に遮断されることになり、ＭＩＳＦＥＴはオフ状態となる。このようにＭＩＳＦＥＴのゲート電極に印加する電圧を制御することにより、ＭＩＳＦＥＴのオン／オフ状態を制御することができる。

本実施の形態１では、ＭＩＳＦＥＴをＳＯＩ基板のシリコン層１０２に形成し、素子分離領域１０３をシリコン層１０２の上部に形成しているが、素子分離領域を埋め込み絶縁層１０１まで伸長することで、完全に素子分離することができ、また、ソース領域あるいはドレイン領域の容量を低減することができる。このため、集積密度や動作速度の向上、高耐圧化やラッチアップフリー化を実現できる利点がある。

次に、ＭＩＳＦＥＴを形成したシリコン層１０２上には、例えば、酸化シリコン膜よりなる層間絶縁膜１１５が形成され、層間絶縁膜１１５には多層配線が形成されている。図２では、多層配線の例として、第１層配線Ｌ１と、第１層配線Ｌ１上に形成されている第２層配線Ｌ２、および、第２層配線Ｌ２上に形成されている第３層配線Ｌ３が図示されている。図２では、第３層配線Ｌ３が最上層配線となっており、第３層配線Ｌ３の一部がボンディングパッドとなっている。このボンディングパッドは、層間絶縁膜１１５から露出しており、例えば、ワイヤを介して外部配線（外部端子）と接続されるようになっている。

以上より、ＳＯＩ基板を構成するシリコン層１０２上には、複数のＭＩＳＦＥＴと、これらのＭＩＳＦＥＴを電気的に接続する配線が形成されている。これらのＭＩＳＦＥＴと配線により集積回路（ＬＳＩ）が構成される。すなわち、本実施の形態１では、シリコン層１０２が形成されているＳＯＩ基板の一方の面に集積回路が形成されていることになる。

続いて、ＳＯＩ基板に形成されているＭＥＭＳセンサの構成について説明する。図２において、ＳＯＩ基板の基板層１００には、ＭＥＭＳセンサが形成されている。すなわち、ＳＯＩ基板を構成する基板層１００を加工してＭＥＭＳセンサが形成されている。ＭＥＭＳセンサとしては、例えば、加速度センサや加速度センサといったものが挙げられる。このＭＥＭＳセンサは、基板層１００に固定されている固定部と、固定部と機械的に接続されている構造体１２５を有している。構造体１２５は、基板層１００を加工して形成されており、基板層１００に設けられている空洞部に配置されている。したがって、構造体１２５は可動できるように構成されている。この構造体１２５は、弾性変形可能な梁および可動錘から構成されている。つまり、ＭＥＭＳセンサの固定部と可動錘とを梁によって接続し、ＭＥＭＳセンサに外力が加わると、可動錘が移動できるように構成されている。ＭＥＭＳセンサの構造体１２５は、キャップ１２７によって気密封止されている。キャップ１２７による封止は、例えば、金属１２６によるメタル接合やガラスキャップによるガラス陽極接合によって行なわれている。

このように本実施の形態１では、１枚のＳＯＩ基板の両面に半導体素子が形成されていることになる。すなわち、ＳＯＩ基板のシリコン層１０２には、ＭＩＳＦＥＴおよび配線を有する集積回路が形成され、シリコン層１０２と反対側の基板層１００には、構造体１２５を有するＭＥＭＳセンサが形成されていることになる。

次に、ＭＥＭＳセンサの動作について説明する。例えば、ＭＥＭＳセンサの一例として、容量検出型ＭＥＭＳセンサの動作について説明する。図１および図２に示すように、ＳＯＩ基板の基板層１００には、ＭＥＭＳセンサを構成する構造体１２５が設けられている。この構造体１２５は、キャップ１２７によって気密封止された空洞部に設けられており、外力が加わると、構造体１２５を構成する可動錘１３２が動く。すなわち、可動錘１３２は弾性変形可能な梁１３１を介して固定部１３０に接続されているので、ＳＯＩ基板に外力が働くと、可動錘１３２は、その加速度の大きさに応じて変位する。ここで、可動する可動錘１３２には、例えば、可動電極１３２ａが形成され、この可動電極１３２ａと相対するように検出部１３３、１３４に固定電極１３３ａ、１３４ａが形成されている。つまり、可動錘１３２と検出部１３３、１３４には、それぞれ電極が設けられており、これらの電極を平行平板とすることにより容量素子が形成されている。したがって、可動錘１３２が外力を受けて変位すると、可動錘１３２に設けられている可動電極１３２ａも変位する。このため、可動電極１３２ａと固定電極１３３ａ、１３４ａとの間の距離および平面的に重なる面積が変化するので、可動電極１３２ａと固定電極１３３ａ、１３４ａより構成される容量素子の容量が変化する。この容量変化を、貫通電極１２１を介して集積回路で電気的に検出することにより、加速度を間接的に検出することができる。なお、本実施の形態１では、容量検出型ＭＥＭＳセンサを例に挙げて説明しているが、これに限らず、圧電素子を用いたＭＥＭＳセンサも用いることができる。例えば、圧電素子を使用したＭＥＭＳセンサでは、構造体１２５の変位を圧電素子に伝達する。すると、圧電素子は、変形の度合いに応じて電圧が生じるので、この電圧変化を検知することにより外力（加速度や圧力）を検知することができる。

このように、本実施の形態１における半導体装置において、ＭＥＭＳセンサでは、例えば、ＳＯＩ基板に加えられる加速度を容量変化として検出し、このＭＥＭＳセンサで検出した容量変化を集積回路で電気的に処理して電気信号として検出するものである。このことから、ＭＥＭＳセンサと集積回路とは、電気的に接続する必要がある。そこで、以下では、ＭＥＭＳセンサと集積回路との接続構成について説明する。

図２に示すように、本実施の形態１における半導体装置では、ＳＯＩ基板を使用している。そして、このＳＯＩ基板のシリコン層１０２側に、ＭＩＳＦＥＴや配線を有する集積回路が形成される一方、ＳＯＩ基板の基板層１００を加工して、変位可能な構造体１２５を有するＭＥＭＳセンサが形成されている。したがって、ＳＯＩ基板に形成された集積回路とＭＥＭＳセンサとは、ＳＯＩ基板の内部に設けられている埋め込み絶縁層１０１によって電気的に絶縁されていることになる。しかし、上述したように、集積回路とＭＥＭＳセンサとは電気的に接続する必要がある。この接続は、ＳＯＩ基板の内部に形成されている貫通電極１２１によって行なわれている。つまり、本実施の形態１では、ＳＯＩ基板の内部（埋め込み絶縁層１０１）を貫通する貫通電極１２１により集積回路とＭＥＭＳセンサが電気的に接続されている。具体的に、図２において、貫通電極は、集積回路を構成する第１層配線Ｌ１と、ＭＥＭＳセンサの固定部（基板層１００）とを電気的に接続している。これにより、ＳＯＩ基板の相対する面に形成された集積回路とＭＥＭＳセンサとを、ＳＯＩ基板の内部を貫通する貫通電極１２１によって接続することができる。貫通電極１２１は、孔に導電材料を埋め込むことにより形成されている。ただし、孔に導電材料を埋め込んだだけでは、ＳＯＩ基板のシリコン層１０２が半導体領域であるため、ＳＯＩ基板のシリコン層１０２とも電気的に接続されてしまうことになる。そこで、孔の内壁には、例えば、酸化シリコン膜よりなる絶縁膜を形成している。これにより、孔の内壁に接触するシリコン層１０２とは電気的に絶縁することができる。一方、貫通電極１２１の上部に接触する集積回路の第１層配線Ｌ１と、貫通電極１２１の下部に接触するＭＥＭＳセンサの基板層（固定部）１００とを電気的に接続することができる。

本実施の形態１における半導体装置は上記のように構成されており、その特徴について説明する。まず、第１の特徴点は、半導体基板としてＳＯＩ基板を使用している点にある。すなわち、半導体基板としてＳＯＩ基板を使用することにより、ＳＯＩ基板の両面にそれぞれ異なる半導体素子を電気的に絶縁した状態で形成できるのである。ＳＯＩ基板によれば、図２に示すように、埋め込み絶縁層１０１によって基板層１００とシリコン層１０２とを電気的に分離することができるので、ＳＯＩ基板の両面に半導体素子を形成できる点に本実施の形態１は着目しているのである。

従来から、ＭＩＳＦＥＴや配線を有する集積回路と、ＭＥＭＳセンサとを組み合わせた半導体装置においては、集積回路を形成する半導体チップと、ＭＥＭＳセンサを形成する半導体チップとを別々に形成している。このため、集積回路を形成する半導体チップと、ＭＥＭＳセンサを形成する半導体チップとを平面的に異なる位置に配置すると、半導体装置全体の面積が大きくなってしまい、小型化が実現できない問題点が生じている。この問題点を解決するために、集積回路を形成する半導体チップと、ＭＥＭＳセンサを形成する半導体チップとを積層して占有面積を低減することが考えられる。しかし、集積回路を形成する半導体チップと、ＭＥＭＳセンサを形成する半導体チップとを積層しても、別々の半導体チップを積層するため、厚みが厚くなり薄板化を実現することができない問題点が依然として存在する。さらに、集積回路を形成する半導体チップと、ＭＥＭＳセンサを形成する半導体チップとを、電気的に接続する必要があり、ワイヤを接続するボンディングエリアを確保する必要があるため、小型化の障害となっている。

そこで、本実施の形態１では、集積回路とＭＥＭＳセンサとを１つのＳＯＩ基板に形成している。この点が本実施の形態１における半導体装置の特徴の１つである。つまり、図２に示すように、ＳＯＩ基板のシリコン層１０２上にＭＩＳＦＥＴや配線を有する集積回路を形成し、ＳＯＩ基板の基板層１００を加工して、構造体１２５を含むＭＥＭＳセンサを形成している。このようにＳＯＩ基板の両面を使用することにより、集積回路とＭＥＭＳセンサを１つのＳＯＩ基板に形成することができる。したがって、１つのＳＯＩ基板だけを使用していることから、小型化を実現することができ、かつ、薄型化も実現することができるのである。さらに、集積回路とＭＥＭＳセンサとの電気的な接続をＳＯＩ基板の内部を貫通する貫通電極１２１によって実現しているため、ワイヤ接続する必要がなく、ボンディングエリアを確保する必要がない。このことから、集積回路とＭＥＭＳセンサを有する半導体装置の小型化をより推進することができる。

そして、集積回路とＭＥＭＳセンサとの電気的な接続を、ＳＯＩ基板を貫通する貫通電極１２１により実施しているので以下に示す効果も得られる。すなわち、集積回路とＭＥＭＳセンサとをワイヤで接続すると、複数のワイヤ間での寄生容量および寄生容量変動の発生が問題となる。しかし、本実施の形態１のように、集積回路とＭＥＭＳセンサとをＳＯＩ基板の内部を貫通する貫通電極１２１で接続することにより、ワイヤ間の寄生容量および寄生容量変動の影響を抑制することができる。つまり、ＳＯＩ基板の両面に集積回路とＭＥＭＳセンサとを形成し、かつ、集積回路とＭＥＭＳセンサとをＳＯＩ基板の内部を貫通する貫通電極１２１で接続することにより、半導体装置の小型化や薄型化を実現することができるとともに、半導体装置の高感度化や信頼性向上を図ることができる。

さらに、本実施の形態１によれば、以下に示す効果も得られる。例えば、図２に示すように、ＭＥＭＳセンサの構造体１２５は、キャップ１２７により気密封止される。通常のＭＥＭＳセンサを形成した半導体チップでも、ＭＥＭＳセンサの構造体をキャップで気密封止する必要があるが、ＭＥＭＳセンサと外部との電気的接続をとるために、キャップに外部引き出し用電極を形成する必要がある。このため、ＭＥＭＳセンサの構造体をキャップで気密封止した後、キャップに開口部を設けて外部引き出し用電極を形成する必要がある。これ対し、本実施の形態１では、図２に示すように、ＳＯＩ基板の基板層１００にＭＥＭＳセンサを形成し、このＭＥＭＳセンサと集積回路とを貫通電極１２１で接続している。つまり、ＭＥＭＳセンサの外部出力は、この貫通電極１２１を介して集積回路に繋がっていることになる。したがって、ＭＥＭＳセンサを気密封止するキャップに外部引き出し用電極を形成する必要がなく、半導体装置の製造工程を簡略化することができる。そして、本実施の形態１によれば、キャップに開口部を形成する必要がないので、キャップによる気密封止の信頼性を低減させる要因がなくなる。このため、ＭＥＭＳセンサの気密封止の信頼性を向上することができる。

さらに、本実施の形態１によれば、貫通電極１２１でＭＥＭＳセンサと集積回路とを接続しているので、ＭＥＭＳセンサに形成される容量素子からの引き出し配線を簡素化できる利点がある。例えば、ＭＥＭＳセンサを構成する構造体１２５は、ＳＯＩ基板の基板層１００を加工して形成されている。基板層１００は１層構造であるので、構造体１２５を形成するにあたり、構造体１２５に形成される容量素子からの引き出し配線も基板層１００で形成する必要がある。したがって、構造体１２５を形成する上で引き出し配線の配置を考慮する必要があることから、このことがＭＥＭＳセンサのレイアウト上の制約となる。しかし、本実施の形態１によれば、構造体１２５に接続する貫通電極１２１により容量素子の入出力を外部に引き出すことができるので、ＭＥＭＳセンサのレイアウト構成の自由度が向上することになる。すなわち、基板層１００で引き回し配線を形成する必要がなく、貫通電極１２１の接続先である集積回路の配線を使用することができるので、ＭＥＭＳセンサを形成する基板層１００でのレイアウト自由度が向上することになる。

次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。まず、図３に示すように、ＳＯＩ基板を用意する。ＳＯＩ基板は、基板層１００と、基板層１００上に形成されている埋め込み絶縁層１０１と、埋め込み絶縁層１０１上に形成されているシリコン層１０２とを有している。基板層１００の厚さは約４００μｍ、埋め込み絶縁層１０１の厚さは約５μｍ、シリコン層１０２の厚さは約１００μｍである。

続いて、図４に示すように、ＳＯＩ基板のシリコン層１０２にＭＩＳＦＥＴを形成する。図４では、ＳＯＩ基板のシリコン層１０２を拡大して示している。この図４に示すＭＩＳＦＥＴの形成工程について説明する。

ＳＯＩ基板は、略円盤形状をした半導体ウェハの状態になっている。そして、ＳＯＩ基板のＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域１０３を形成する。素子分離領域１０３は、素子が互いに干渉しないようにするために設けられる。この素子分離領域１０３は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。素子分離領域１０３を埋め込み絶縁層１０１まで伸長する場合は、シリコン層１０２を加工して絶縁膜で埋め込むディープ・トレンチ・アイソレーションを用いる。

次に、素子分離領域１０３で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル１０４を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル１０５を形成する。ｐ型ウェル１０４は、例えばホウ素などのｐ型不純物をイオン注入法によりシリコン層１０２に導入することで形成される。同様に、ｎ型ウェルは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法によりシリコン層１０２に導入することで形成される。

続いて、ｐ型ウェル１０４の表面領域およびｎ型ウェル１０５の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。

次に、シリコン層１０２上にゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜１０６は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜１０６を酸窒化シリコン膜（ＳｉＯＮ）や酸化ハフニウムなどの高誘電率ゲート絶縁膜としてもよい。

続いて、ゲート絶縁膜１０６上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にホウ素などのｐ型不純物を導入する。

次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極１０７ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極１０７ｂを形成する。

ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極１０７ａには、ポリシリコン膜中にｎ型不純物が導入されている。このため、ゲート電極１０７ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極１０７ｂには、ポリシリコン膜中にｐ型不純物が導入されている。このため、ゲート電極１０７ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極１０７ａに整合した浅いｎ型不純物拡散領域１０８を形成する。浅いｎ型不純物拡散領域１０８は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域１０９を形成する。浅いｐ型不純物拡散領域１０９は、ｐチャネル型ＭＩＳＦＥＴのゲート電極１０７ｂに整合して形成される。この浅いｐ型不純物拡散領域１０９は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。

次に、ＳＯＩ基板上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール１１０をゲート電極１０７ａ、１０７ｂの側壁に形成する。サイドウォール１１０は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールに整合した深いｎ型不純物拡散領域１１１を形成する。深いｎ型不純物拡散領域１１１は、半導体領域である。この深いｎ型不純物拡散領域１１１と浅いｎ型不純物拡散領域１０８によってソース領域が形成される。同様に、深いｎ型不純物拡散領域１１１と浅いｎ型不純物拡散領域１０８によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域１０８と深いｎ型不純物拡散領域１１１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。

同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールに整合した深いｐ型不純物拡散領域１１２を形成する。この深いｐ型不純物拡散領域１１２と浅いｐ型不純物拡散領域１０９によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。

このようにして、深いｎ型不純物拡散領域１１１および深いｐ型不純物拡散領域１１２を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。

本実施の形態１では、ゲート電極１０７ａ、１０７ｂをポリシリコン、ソース領域およびドレイン領域（拡散領域）をシリコン基板で形成したが、表面にチタンやコバルト、ニッケル膜を堆積し、熱処理によってシリサイド化することにより、ゲート電極１０７ａ、１０７ｂと拡散領域の低抵抗化を図ることができる。

このようにして、図４に示すＭＩＳＦＥＴをＳＯＩ基板のシリコン層１０２に形成することができる。

次に、図５に示すように、ＳＯＩ基板のシリコン層１０２上に層間絶縁膜１１５となる酸化シリコン膜を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。

続いて、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

続いて、コンタクトホールを埋め込むように、ＳＯＩ基板のシリコン層１０２上に形成されている酸化シリコン膜の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ１１６を形成することができる。

次に、図７に示すように、プラグ１１６を形成した層間絶縁膜１１５上にレジスト膜１１７を形成する。そして、フォトリソグラフィ技術を使用することにより、このレジスト膜１１７をパターニングする。レジスト膜１１７のパターニングは、貫通電極形成領域に開口部１１７ａが形成されるように行なわれる。

続いて、図８に示すように、開口部１１７ａを形成したレジスト膜１１７をマスクにしたエッチングにより、開口部１１８を形成する。すなわち、レジスト膜１１７に形成している開口部１１７ａより、層間絶縁膜１１５、素子分離領域１０３、シリコン層１０２および埋め込み絶縁層１０１を順次、エッチングする。これにより、基板層１００に達する開口部１１８を形成することができる。その後、レジスト膜１１７を除去してＳＯＩ基板を洗浄する。そして、開口部１１８を含む層間絶縁膜１１５上に酸化シリコン膜１１９を形成する。酸化シリコン膜１１９は、例えば、プラズマＣＶＤ法で形成することができ、その膜厚は、約１μｍである。このとき、開口部１１８の内壁に酸化シリコン膜１１９が形成される。

次に、図９に示すように、エッチバック処理を施すことにより、開口部１１８の底部に形成されている酸化シリコン膜１１９を除去する。このエッチバック処理により、層間絶縁膜１１５上の酸化シリコン膜１１９も除去される。ただし、開口部１１８の側面に形成されている酸化シリコン膜１１９は残存する。このエッチバック処理後、ＳＯＩ基板に対してアッシャ処理と洗浄処理を実施する。

ここで、開口部１１８の形状は、図１０に示すような円形形状１１８ａとして形成しているが、これに限らず、例えば、多角形形状１１８ｂ、複数個の円形形状１１８ｃ、あるいは、縦横幅の異なる複数の形状１１８ｄなどを使用してもよい。開口部１１８の形状は、開口部１１８を形成した後の金属膜の埋め込み容易性や、貫通電極のプラグ抵抗、あるいは、貫通電極とＳＯＩ基板のシリコン層１０２との間の寄生容量などを考慮して選択することが望ましい。

続いて、図１１に示すように、開口部１１８に金属膜１２０を埋め込み、貫通電極１２１を形成する。具体的には、開口部１１８を含む層間絶縁膜１１５上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜の代わりにタンタル／窒化タンタル膜を用いてもよい。本実施の形態１に用いた銅に対するバリア性があることが必要である。チタン／窒化チタン膜は、例えば、スパッタリング法を使用することにより形成することができる。そして、チタン／窒化チタン膜上に銅膜よりなるシード層をスパッタリング法で形成する。その後、シード層を電極としたメッキ法により、開口部１１８を埋め込むように銅膜を形成する。次に、層間絶縁膜１１５上に形成されている不要な銅膜をＣＭＰ法で除去した後、層間絶縁膜１１５上に露出しているチタン／窒化チタン膜をフッ素系のプラズマを使用して除去する。これにより、開口部１１８の内部にだけ、チタン／窒化チタン膜および銅膜が埋め込まれる。すなわち、チタン／窒素チタン膜および銅膜からなる金属膜１２０を開口部１１８に埋め込んだ貫通電極１２１を形成することができる。本実施の形態１では、貫通電極１２１に埋め込む導電材料として金属膜１２０を使用している。これは、貫通電極１２１をＭＩＳＦＥＴの形成後に形成しているからである。つまり、ＭＩＳＦＥＴを形成する前に貫通電極１２１を形成する場合には、ＭＩＳＦＥＴを形成する工程で実施される熱処理工程などによって、貫通電極１２１に埋め込まれている金属膜１２０の表面が酸化されてしまう。すると、貫通電極１２１の抵抗が高くなったり、さらには、貫通電極１２１の導通状態を確保することが困難になるおそれがある。しかし、本実施の形態１では、ＭＩＳＦＥＴを形成した後に、貫通電極１２１を形成しているので上述した問題は生じない。このため、貫通電極１２１に埋め込む導電材料として、銅などの低抵抗な金属膜１２０を使用することができるのである。

次に、図１２に示すように、層間絶縁膜１１５上に第１層配線Ｌ１を形成する。第１層配線Ｌ１は、層間絶縁膜１１５上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第１層配線Ｌ１を形成する。このとき、貫通電極１２１上にも第１層配線Ｌ１が形成される。

なお、本実施の形態１では、貫通電極１２１を形成する際、層間絶縁膜１１５上に形成された銅膜をＣＭＰ法で除去した後、層間絶縁膜１１５上に形成されたチタン／窒化チタン膜も除去している。しかし、層間絶縁膜１１５上に形成されたチタン／窒化チタン膜を残存させた状態で、第１層配線Ｌ１の形成を行なってもよい。すなわち、貫通電極１２１を形成する際、不要となる層間絶縁膜１１５上のチタン／窒化チタン膜を第１層配線Ｌ１として使用するように構成してもよい。

続いて、図１３に示すように、第１層配線Ｌ１上に層間絶縁膜１１５を形成し、この層間絶縁膜１１５を平坦化した後、第１層配線Ｌ１と接続するプラグを形成する。そして、このプラグと接続するように第２層配線Ｌ２を形成する。さらに、同様の工程を経ることにより、第２層配線Ｌ２上に第３層配線Ｌ３を形成する。第２層配線Ｌ２や第３層配線Ｌ３も第１層配線Ｌ１と同様に、例えば、チタン／窒化チタン膜、アルミニウム膜、および、チタン／窒化チタン膜の積層膜から形成することができる。その後、第３層配線Ｌ３上に表面保護膜となるパッシベーション膜を形成し、このパッシベーション膜に開口部を形成して第３層配線Ｌ３の一部を露出させてボンディングパッドを形成する。

以上のようにして、ＳＯＩ基板のシリコン層１０２上にＭＩＳＦＥＴおよび配線を有する集積回路を形成することができる。本実施の形態１においては、通常のＭＩＳＦＥＴ形成工程と配線工程の他に、貫通電極を形成する工程を追加した点に特徴があり、ＭＩＳＦＥＴ形成工程と配線工程は、通常技術によって実施されるものである。

次に、ＳＯＩ基板の基板層１００側（埋め込み絶縁層１０１を挟んでシリコン層１０２の裏面側）にＭＥＭＳセンサを形成する工程について説明する。まず、図１４に示すように、支持基板１２３に接着層１２２を形成し、この接着層１２２にＳＯＩ基板のシリコン層１０２側を接着する。すなわち、支持基板１２３上に接着層１２２を介してＳＯＩ基板が固定されている。このとき、支持基板１２３側（下側）に集積回路を形成したシリコン層１０２が位置し、上側にＳＯＩ基板の基板層１００が位置するようになっている。そして、ＳＯＩ基板の基板層１００上にレジスト膜１２４を形成し、このレジスト膜１２４をパターニングする。パターニングは、レジスト膜１２４をマスクにした基板層１００のエッチングにより、ＭＥＭＳセンサの構造体を形成するように行なわれる。

本実施の形態１では、支持基板１２３にＳＯＩ基板を接着した後、基板層１００へのパターニングを行っているが、基板層１００へのパターニングの前にＳＯＩウェハの薄膜化処理を行うことで、より完成チップの薄膜化ができる。ＬＳＩ回路の容量検出など検出回路の感度に合わせて、基板層１００の厚さとＭＥＭＳセンサ構造体の各電極ギャップなどを調整して作製すればよい。

続いて、図１５に示すように、レジスト膜１２４をマスクにした基板層１００のエッチングにより、基板層１００にＭＥＭＳセンサの構造体１２５を形成する。この構造体１２５は、基板層１００に形成されている固定部に接続する弾性変形可能な梁および錘を含むように形成される。ただし、この段階では、構造体１２５は、埋め込み絶縁層１０１に固定されているため、構造体１２５は可動状態にはない。

その後、レジスト膜１２４を除去し、図１６に示すように、構造体１２５を固定している埋め込み絶縁層１０１を等方的にエッチングする。これにより、構造体１２５は、埋め込み絶縁層１０１から離れて可動可能な状態となる。なお、図１６では、埋め込み絶縁層１０１の一部をエッチングする例を示しているが、構造体１２５の下部に存在する埋め込み絶縁層１０１を全部除去するようにしてもよい。この場合には、ＭＥＭＳセンサの構造体１２５とシリコン層１０２との間にチャージアップやショート不良が生じないように注意する必要がある。

次に、図１７に示すように、支持基板１２３をＳＯＩ基板から剥離する。そして、図２に示すように、ＭＥＭＳセンサの固定部（基板層１００）とキャップ１２７とを金属１２６によって接合（金属接合）することにより、ＭＥＭＳセンサの構造体１２５を気密封止する。以上のようにして、ＳＯＩ基板の基板層１００にＭＥＭＳセンサを形成することができる。金属接合のかわりに、キャップ材料をガラスとし、ガラス陽極接合を用いても良い。ガラス陽極接合を用いる場合は、ガラスを介して高電界が印加されるので、ガラスの接合面側にシールド電極処理を施すことが有効である。

本実施の形態１では、ＳＯＩ基板のシリコン層１０２上にＭＩＳＦＥＴや配線を形成した後、ＳＯＩ基板の基板層１００にＭＥＭＳセンサを形成しているが、このように、まず、集積回路を形成した後にＭＥＭＳセンサを形成することが望ましい。これは、ＭＥＭＳセンサは、ＳＯＩ基板の基板層１００を加工して形成されるので、ＭＥＭＳセンサを集積回路よりも先に形成すると、ＳＯＩ基板の基板層１００に複数の穴が形成された状態で集積回路を形成することになる。したがって、基板層１００に形成したＭＥＭＳセンサがウェハ搬送や各プロセス処理時にダメージを受けやすくなるためである。また、ＭＥＭＳセンサは、比較的低温の製造工程で形成されるため、集積回路を先に形成しても、集積回路の特性を劣化させることがない。

本実施の形態１では、集積回路を構成する第１層配線Ｌ１の形成前に貫通電極１２１の形成を行なう例について説明しているが、第１層配線Ｌ１を形成した後であって、第２層配線Ｌ２あるいは第３層配線Ｌ３を形成する前に貫通電極１２１を形成してもよい。この場合も、本実施の形態１と同等の方法で実現することができる。さらに、本実施の形態１では、集積回路を構成する多層配線として３層配線を例に挙げて説明しているが、これに限らず、３層配線よりも多層配線であってもよいし、少ない配線層であってもよい。

本実施の形態１によれば、基板層１００と基板層１００に埋め込まれた埋め込み絶縁層１０１および埋め込み絶縁層１０１上に形成されているシリコン層１０２よりなるＳＯＩ基板において、シリコン層１０２上に集積回路を形成する一方、基板層１００を加工してＭＥＭＳセンサを形成することができる。つまり、ＳＯＩ基板の一方の面に集積回路を形成し、もう一方の面にＭＥＭＳセンサを形成することで、ＭＥＭＳセンサと集積回路とを別々の半導体チップに形成する場合に比べて小型化や薄型化を実現することができる。

そして、シリコン層１０２に形成された集積回路と、基板層１００に形成されたＭＥＭＳセンサとを、埋め込み絶縁層１０１を貫通する貫通電極１２１で直接接続する構成をとっている。このため、集積回路とＭＥＭＳセンサとをワイヤボンディングで接続する場合には、ワイヤ間の寄生容量変動が発生するが、集積回路とＭＥＭＳセンサとを貫通電極１２１で直接接続する構成では、寄生容量変動を抑制でき、ＭＥＭＳセンサの高感度化や検出精度向上を図ることができる。以上より、ＭＥＭＳセンサと集積回路を同一のＳＯＩ基板に形成し、かつ、ＭＥＭＳセンサと集積回路とを埋め込み絶縁層１０１を貫通する貫通電極１２１で電気的に接続することにより、半導体装置の小型化や薄型化と、高感度化や検出精度向上を両立することができる。

さらに、ＭＥＭＳセンサを構成する構造体を気密封止する場合も、集積回路を形成した側に外部引き出し用電極を設けることができるので、構造体を気密封止するキャップに開口部を形成して外部引き出し用電極を形成する必要がない。このため、ＭＥＭＳセンサを構成する構造体を気密封止する工程を簡略化することができ、かつ、キャップとＭＥＭＳセンサの接合面の信頼性を向上することができる。

（実施の形態２）
本実施の形態２では、ＳＯＩ基板として複数の埋め込み絶縁層が形成されている基板を使用する例について説明する。本実施の形態２において、前記実施の形態１との相違点は、複数の埋め込み絶縁層が形成されているＳＯＩ基板を用いている点と、接続先の異なる複数の貫通電極をＳＯＩ基板に形成している点である。

まず、本実施の形態２におけるＭＥＭＳセンサは角速度センサである。この角速度センサの構成について図１８を参照しながら説明する。

図１８は、ＭＥＭＳセンサである角速度センサの構成を示す平面図である。図１８において、本実施の形態２における角速度センサは、ＳＯＩ基板に形成された固定部２５３と、この固定部２５３に接続する構造体１２５を有している。構造体１２５は、可動錘２５０、２５１および検出部２５２を有している。

外側の可動錘２５０は、弾性変形可能な梁を介して、固定部２５３と接続されており、内側の可動錘２５１は、外側の可動錘２５０と弾性変形可能な梁を介して接続されている。固定部２５３と可動錘２５０、２５１は、導電性のシリコンを加工して形成されており、互いに機械的な接続をしているだけでなく、電気的にも接続されている。すなわち、可動錘２５０は、ｘ方向に振動できるように構成されており、内側の可動錘２５１も可動錘２５０と共にｘ方向に振動する。さらに、内側の可動錘２５１はｙ方向にも変位できるようになっている。

可動錘２５０、２５１は、内部が空洞となっている矩形形状をしており、可動錘２５１の内部に検出部２５２が形成されている。つまり、２重にロの字形状をした可動錘２５０、２５１の内部に検出部２５２が形成されている。可動錘２５１の内部には、可動錘２５１に接続された可動電極２５１ａと、検出部２５２に接続された固定電極２５２ａが配置されており、可動電極２５１ａと固定電極２５２ａにより検出用容量素子が形成されている。

内側の可動錘２５１に形成されている可動電極２５１ａは、内側の可動錘２５１に接続されている梁、外側の可動錘２５０、外側の可動錘２５０に接続されている梁、および固定部２５３と電気的に接続されており、固定部２５３に接続されている貫通電極２１６と間接的に接続されている。一方、検出部２５２に形成されている固定電極２５２ａは、検出部２５２に達している貫通電極２１６と接続されている。このことから、固定部２５３に接続されている貫通電極２１６と、検出部２５２に接続されている貫通電極２１６により、検出用容量素子の入出力を制御できることになる。

本実施の形態２におけるＭＥＭＳセンサ（角速度センサ）は上記のように構成されており、以下にその動作について説明する。図１８に示すように、まず、可動錘２５０、２５１をｘ方向に基準振動させる。この状態で、ｚ軸回りに回転が生じると、内側の可動錘２５１は、コリオリ力によってｙ方向に変位する。内側の可動錘２５１がｙ方向に変位すると、可動錘２５１に接続されている可動電極２５１ａと、検出部２５２に接続されている固定電極２５２ａの間隔が変化する。したがって、可動電極２５１ａと固定電極２５２ａより構成される容量素子の容量が変化する。この容量変化を、貫通電極２１６を介して集積回路で電気的に検出することにより、角加速度を検出することができる。

図１８は、簡単のため、可動錘２５０、２５１、コリオリ力検出のための固定電極２５２ａおよび可動電極２５１ａ、固定部２５３と左右に配置した加振用の電極のみを図示したが、ｘ方向の加振を検出するためのモニタ電極や、各種調整電極、コリオリ力をサーボ力により打ち消して零位法で検出するための電極などを追加しても良いことはいうまでもない。

このように構成されたＭＥＭＳセンサ（角速度センサ）がＳＯＩ基板に形成されているが、さらに、ＳＯＩ基板には集積回路（ＬＳＩ）も形成されている。ＭＥＭＳセンサと集積回路がどのようにＳＯＩ基板に形成されているかについて、断面図を用いて説明する。

図１９は、本実施の形態２における半導体装置の構成を示す断面図であり、図１８のＢ−Ｂ線で切断した断面を示している。図１９において、本実施の形態２における半導体装置は、ＳＯＩ基板の片方の面にＭＩＳＦＥＴおよび配線からなる集積回路が形成されている。ＳＯＩ基板に形成されているＭＩＳＦＥＴは、素子分離領域１０３で区分けされた活性領域に形成されており、前記実施の形態１と同様の構成をしている。そして、前記実施の形態１と同様に、ＭＩＳＦＥＴ上には、例えば、酸化シリコン膜よりなる層間絶縁膜１１５が形成され、層間絶縁膜１１５には多層配線が形成されている。図１９では、多層配線の例として、第１層配線Ｌ１と、第１層配線Ｌ１上に形成されている第２層配線Ｌ２、および、第２層配線Ｌ２上に形成されている第３層配線Ｌ３が図示されている。第１層配線Ｌ１は、プラグ１１６を介してＭＩＳＦＥＴと直接接続されている。図１９では、第３層配線Ｌ３が最上層配線となっており、第３層配線Ｌ３の一部がボンディングパッドとなっている。このボンディングパッドは、層間絶縁膜１１５から露出しており、例えば、ワイヤを介して外部配線（外部端子）と接続されるようになっている。以上のようにして、ＳＯＩ基板の片方の面にＭＩＳＦＥＴおよび配線を有する集積回路が形成されている。

一方、ＳＯＩ基板の他方の面には、ＭＥＭＳセンサが形成されている。つまり、ＳＯＩ基板を構成する基板層２００を加工してＭＥＭＳセンサを構成する固定部および変位可能な構造体１２５が形成されている。この構造体１２５は、例えば、弾性変形可能な梁および錘から構成される。つまり、前記実施の形態１と同様に、ＭＥＭＳセンサは、固定部と錘とを梁によって接続し、ＭＥＭＳセンサに外力が加わると、錘が移動できるように構成されている。ＭＥＭＳセンサの構造体１２５は、キャップ１２７によって気密封止されている。キャップ１２７による封止は、例えば、金属１２６によるメタル接合によって行なわれている。このようにして、本実施の形態２では、ＳＯＩ基板の両方の面に集積回路とＭＥＭＳセンサが形成されている。

ここまでの構成は前記実施の形態１と同様であり、次に、前記実施の形態１と異なる構成について説明する。まず、本実施の形態２が前記実施の形態１と異なる点は、ＳＯＩ基板の構成である。本実施の形態２におけるＳＯＩ基板は、図１９に示すように、基板層２００と、基板層２００上に形成されている第１埋め込み絶縁膜２０１と、第１埋め込み絶縁層２０１上に形成されている中間層２０２とを有している。さらに、ＳＯＩ基板は、中間層２０２上に形成されている第２埋め込み絶縁層２０３と、第２埋め込み絶縁層２０３上に形成されているシリコン層２０４を有している。このように構成されているＳＯＩ基板のシリコン層２０４上にＭＩＳＦＥＴと配線を有する集積回路が形成され、基板層２００に構造体１２５を含むＭＥＭＳセンサが形成されている。

基板層２００は、例えば、単結晶シリコンから構成され、その膜厚は約３００μｍである。第１埋め込み絶縁層２０１は、例えば、酸化シリコン膜から構成され、その膜厚は約５μｍである。さらに、中間層２０２は、例えば、シリコンから構成され、その膜厚は約４０μｍである。第２埋め込み絶縁層２０３は、例えば、酸化シリコン膜から構成され、その膜厚は約１μｍである。そして、シリコン層２０４は、例えば、シリコンから構成され、その膜厚は約５０μｍである。

次に、本実施の形態２が前記実施の形態１と異なる点は、貫通電極の種類である。本実施の形態２では、例えば、図１９に示すように、集積回路を構成する第１層配線Ｌ１とＳＯＩ基板の中間層２０２を接続する貫通電極２１５と、第１層配線Ｌ１とＳＯＩ基板の基板層２００（ＭＥＭＳセンサが形成されている基板層２００）を接続する貫通電極２１６が形成されている。つまり、本実施の形態２では、接続先の異なる複数の貫通電極が形成されている。このように集積回路とＭＥＭＳセンサを接続する貫通電極２１６と、集積回路とＳＯＩ基板の中間層２０２を接続する貫通電極２１５を設けることにより、多様な接続関係を構築することができる。すなわち、ＳＯＩ基板の中間層２０２も配線の一部として機能させることができ、集積回路とＭＥＭＳセンサの電気的な接続の自由度を向上することができる。例えば、ＭＥＭＳセンサである角速度センサでは、可動錘の容量変化を用いて角速度を検出するため、可動錘とＳＯＩ基板間の電位を安定化させ、寄生容量変動を抑制することが検出感度を向上する観点から望ましい。したがって、可動錘と基板となる中間層の電位を安定化するために、ＳＯＩ基板の中間層２０２を可動錘と同電位にし、集積回路とＳＯＩ基板の中間層２０２を電気的に接続することにより、中間層２０２を一定電位に安定させることができる。

さらに、本実施の形態２によれば、貫通電極２１５、２１６でＭＥＭＳセンサと集積回路とを接続しているので、ＭＥＭＳセンサに形成される容量素子からの引き出し配線を簡素化できる利点がある。例えば、ＭＥＭＳセンサを構成する構造体１２５は、ＳＯＩ基板の基板層２００を加工して形成されている。基板層２００は１層構造であるので、構造体１２５を形成するにあたり、構造体１２５に形成される容量素子からの引き出し配線も基板層２００で形成する必要がある。したがって、構造体１２５を形成する上で引き出し配線の配置を考慮する必要があることから、このことがＭＥＭＳセンサのレイアウト上の制約となる。しかし、本実施の形態２によれば、構造体１２５に接続する貫通電極２１５、２１６により容量素子の入出力を外部に引き出すことができるので、ＭＥＭＳセンサのレイアウト構成の自由度が向上することになる。すなわち、基板層２００で引き回し配線を形成する必要がなく、貫通電極２１５、２１６の接続先である集積回路の配線を使用することができるので、ＭＥＭＳセンサを形成する基板層２００でのレイアウト自由度が向上することになる。

具体的に、本実施の形態２では以下に示すようなレイアウトをとることができる。図１８に示すように、可動錘２５０、２５１は２重のロの字形状をしており、この内部に検出部２５２が形成されている。したがって、検出部２５２に接続する貫通電極２１６を形成しない場合には、検出部２５２と外部回路との接続をとるために、基板層２００に引き回し配線を形成する必要がある。この場合、可動錘２５１の形状をロの字形状にすることはできなくなる。なぜなら、検出部２５２と外部回路との間の入出力をとるために、引き回し配線を可動錘２５１の内部から外部に向って形成する必要があるからである。つまり、可動錘２５１と検出部２５２は同じ１層の基板層２００を加工して形成されるため、可動錘２５１を完全なロに字形状にすると、検出部２５２からの引き出し配線を形成することができなくなるからである。このため、例えば、可動錘２５０、２５１の形状をコの字形状にして、検出部２５２から外部回路への引き出し配線を形成することになる。

この場合、可動錘２５１の剛性が弱まることが考えられる。すなわち、可動錘２５１は剛性を高める観点から、非対称なコの字形状よりも対称なロの字形状の方が望ましい。可動錘２５１の剛性が弱まると、例えば、ｘ方向に基準振動させている場合に余計なモードの振動が生じてＭＥＭＳセンサの感度が劣化するおそれがある。したがって、引き出し配線を引き回す構造では、ＭＥＭＳセンサのレイアウト自由度が低下するばかりでなく、ＭＥＭＳセンサの性能向上を図るうえでも支障が生じることになる。

これに対し、本実施の形態２のように貫通電極２１６を使用して、検出部２５２と外部回路との電気的な接続をとる場合には、ＭＥＭＳセンサを形成する基板層２００での引き回し配線を形成する必要がなくなる。このため、可動錘２５０、２５１をロの字形状にしても、可動錘２５１の内部に配置される検出部２５２から外部回路への電気的接続を実現することができる。このことから、本実施の形態２では、ＭＥＭＳセンサを構成する構造体１２５のレイアウト自由度が向上するとともに、ＭＥＭＳセンサの性能向上を図ることができる。

さらに、基板層２００に引き出し配線を形成する場合には、レイアウト上の制約から、同電位の信号（同じ信号）を供給する配線に対して複数の外部端子を設ける必要がある。すなわち、同じ信号を伝達する配線であっても、容量素子の配置位置などの違い（レイアウトの制約）によって同じ信号を伝達する配線を共通化するように引き回すことができないことが多いと考えられる。このため、同じ信号を供給する配線であっても複数の外部端子を設けてそこから各検出用容量素子に接続する配線を形成することになってしまう。しかし、本実施の形態２では、ＭＥＭＳセンサと集積回路との接続を貫通電極２１５、２１６によって実施しているため、各検出用容量素子から貫通電極２１５、２１６によって集積回路の配線層と接続し、集積回路の配線層で同じ信号を伝達する配線を共通化するように構成することができる。このことから、集積回路から外部回路へ接続するための外部端子の数を低減することができ、半導体装置の小型化を推進することができる。

本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について説明する。前記実施の形態１では、ＭＩＳＦＥＴを形成した後に貫通電極を形成する例について説明しているが、本実施の形態２では、貫通電極をＭＩＳＦＥＴよりも先に形成する例について説明する。

まず、図２０に示すように、ＳＯＩ基板を用意する。ＳＯＩ基板は、基板層２００と、基板層２００上に形成された第１埋め込み絶縁層２０１と、第１埋め込み絶縁層２０１上に形成された中間層２０２と、中間層２０２上に形成された第２埋め込み絶縁層２０３と、第２埋め込み絶縁層２０３上に形成されたシリコン層２０４を有している。基板層２００、中間層２０２およびシリコン層２０４は、例えば、シリコンから構成され、第１埋め込み絶縁層２０１および第２埋め込み絶縁層２０３は、例えば、酸化シリコン膜から構成されている。

次に、図２１に示すように、ＳＯＩ基板の両面を約１０ｎｍ程度酸化した後、ＳＯＩ基板の両面に窒化シリコン膜２０５を形成する。窒化シリコン膜２０５は、例えば、ＣＶＤ法を使用して形成することができ、例えば、その膜厚は、約３００ｎｍである。

続いて、図２２に示すように、ＳＯＩ基板のシリコン層２０４上に形成された窒化シリコン膜２０５上にレジスト膜２０６を形成する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜２０６をパターニングする。レジスト膜２０６のパターニングは、貫通電極形成領域に開口部２０７を形成するように行なわれる。そして、開口部２０７から露出している窒化シリコン膜２０５をエッチングする。

その後、図２３に示すように、パターニングしたレジスト膜２０６をマスクにしてシリコン層２０４および第２埋め込み絶縁膜２０３をエッチングする。これにより、ＳＯＩ基板のシリコン層２０４と第２埋め込み絶縁膜２０３を貫通して中間層２０２に達する開口部２０８を形成することができる。そして、パターニングしたレジスト膜２０６を除去した後、再び、レジスト膜２０９を塗布する。このとき、レジスト膜２０９は、開口部２０８の内部にも埋め込まれる。したがって、レジスト膜２０９の膜厚に分布が生じる場合には、レジスト膜２０９を二度塗布したり、一旦塗布したレジスト膜２０９をエッチバックした後に再度、レジスト膜２０９を塗布することにより、レジスト膜２０９の平坦性を確保することができる。

次に、フォトリソグラフィ技術を使用することにより、レジスト膜２０９をパターニングする。レジスト膜２０９のパターニングは、ＳＯＩ基板の基板層２００に達する貫通電極を形成する領域に開口部２１０を設けるように行なわれる。

続いて、図２４に示すように、パターニングしたレジスト膜２０９をマスクにしたエッチングにより、開口部２１１を形成する。開口部２１１は、窒化シリコン膜２０５、シリコン層２０４、第２埋め込み絶縁膜２０３、中間層２０２および第１埋め込み絶縁膜２０１を貫通して基板層２００にまで達している。その後、レジスト膜２０９を除去してＳＯＩ基板を洗浄する。これにより、開口部２０８に埋め込まれたレジスト膜２０９も除去される。

次に、図２５に示すように、開口部２０８の内壁および開口部２１１の内壁を酸化することにより、開口部２０８の内壁および開口部２１１の内壁に酸化シリコン膜２１２を形成する。このとき、開口部２０８の内壁には、シリコン層２０４と第２埋め込み絶縁層２０３が露出し、開口部２１１の内壁には、シリコン層２０４、第２埋め込み絶縁層２０３、中間層２０２および第１埋め込み絶縁層２０１が露出している。したがって、開口部２０８の内壁および開口部２１１の内壁を酸化した場合には、内壁に露出している下地膜の種類が異なることにより、酸化シリコン膜の成長速度が異なることになる。このため、開口部２０８の内壁および開口部２１１の内壁のそれぞれに形成される酸化シリコン膜の膜厚は均一ではなく場所によって異なることになる。

そして、図２６に示すように、開口部２０８の底部および開口部２１１の底部に形成されている酸化シリコン膜２１２をエッチングによって除去した後、ＳＯＩ基板を洗浄する。その後、開口部２０８の内部および開口部２１１の内部を含む窒化シリコン膜２０５上に導電型不純物を導入したポリシリコン膜２１３を形成する。この際、ポリシリコン膜２１３は、開口部２０８の内部および開口部２１１の内部に埋め込まれる。ここで、開口部２０８の側壁および開口部２１１の側壁には、酸化シリコン膜２１２が形成されているが、その膜厚は均一でないため、ポリシリコン膜２１３を開口部２０８および開口部２１１に埋め込む際、「す」２１４が形成される。ポリシリコン膜２１３を開口部２０８および開口部２１１に埋め込む際、「す」２１４の発生を抑制するためには、上述した開口部２０８の内壁および開口部２１１の内壁を酸化する工程の代わりに、開口部２０８の内部および開口部２１１の内部にＣＶＤ法を使用して酸化シリコン膜を堆積した後、エッチバックすることにより、開口部２０８の側壁および開口部２１１の側壁にサイドウォールスペーサを形成する工程を行なうことが考えられる。ただし、ポリシリコン膜２１３を開口部２０８および開口部２１１に埋め込む際、「す」２１４が発生しても支障はない。なぜなら、その後の工程で、貫通電極の上部に膜が堆積するので、「す」２１４の影響は見られなくなるからである。

次に、図２７に示すように、窒化シリコン膜２０５上に形成されている不要なポリシリコン膜２１３をエッチバック法やＣＭＰ法により除去した後、ポリシリコン膜２１３を除去することにより露出する窒化シリコン膜２０５を熱リン酸などで除去する。これにより、ポリシリコン膜２１３を埋め込んだ貫通電極２１５、２１６を形成することができる。つまり、シリコン層２０４および第２埋め込み絶縁層２０３を貫通して中間層２０２に達する貫通電極２１５と、シリコン層２０４、第２埋め込み絶縁層２０３、中間層２０２および第１埋め込み絶縁層２０１を貫通して基板層２００に達する貫通電極２１６を形成することができる。貫通電極２１５および貫通電極２１６の側壁には酸化シリコン膜２１２が形成されているため、側壁の絶縁性は確保されている。このようにして、ＳＯＩ基板に接続先の異なる複数の貫通電極２１５、２１６を形成することができる。

ここで、本実施の形態２では、貫通電極２１５、２１６に埋め込む材料としてポリシリコン膜２１３を使用している。貫通電極２１５、２１６を低抵抗にする観点からは、貫通電極２１５、２１６を埋め込む導電材料として銅などの金属膜を使用することが望ましい。しかし、本実施の形態２では、集積回路を構成するＭＩＳＦＥＴよりも先に貫通電極２１５、２１６を形成している。このため、貫通電極２１５、２１６を埋め込む材料に金属膜を使用すると、ＭＩＳＦＥＴを形成する工程で実施される高温の熱処理工程により、金属膜の表面が酸化される。すると、貫通電極２１５、２１６の抵抗が高くなったり、さらには、貫通電極２１５、２１６の導通状態を確保することが困難になるおそれがある。そこで、本実施の形態２では、貫通電極２１５、２１６を埋め込む材料として、ポリシリコン膜２１３を使用しているのである。

次に、ＳＯＩ基板のシリコン層２０４上に集積回路を形成する工程について説明する。まず、図２８に示すように、シリコン層２０４の表面を酸化した後、シリコン層２０４上に窒化シリコン膜２１７を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜２１７をパターニングする。窒化シリコン膜２１７のパターニングは、素子分離領域の形成領域を開口するように行なわれる。その後、ＳＯＩ基板のシリコン層２０４を選択酸化することにより、シリコン層２０４に素子分離領域１０３を形成する。このとき、貫通電極２１５、２１６の表面が酸化されないように、貫通電極２１５、２１６上にも窒化シリコン膜２１７を形成する。

続いて、図２９に示すように、シリコン層２０４上にゲート絶縁膜１０６を形成する。そして、ゲート絶縁膜１０６上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にホウ素などのｐ型不純物を導入する。

次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極１０７ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極１０７ｂを形成する。

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極１０７ａに整合した浅いｎ型不純物拡散領域（図示せず）を形成する。浅いｎ型不純物拡散領域は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域（図示せず）を形成する。浅いｐ型不純物拡散領域は、ｐチャネル型ＭＩＳＦＥＴのゲート電極１０７ｂに整合して形成される。この浅いｐ型不純物拡散領域は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。イオン注入法で不純物を導入する際、貫通電極２１５、２１６の表面はレジスト膜などのマスクで覆われる。これは、貫通電極２１５、２１６に不純物が導入されると、貫通電極２１５、２１６の抵抗が上昇してしまうおそれがあるためである。すなわち、本実施の形態２では、貫通電極２１５、２１６を埋め込む導電材料としてポリシリコン膜２１３を使用している。上述したように、浅いｎ型不純物拡散領域と浅いｐ型不純物拡散領域を形成するので、貫通電極２１５、２１６上をマスクで覆わずにイオン注入を実施すると、ポリシリコン膜２１３にｎ型不純物やｐ型不純物が導入されることになる。すると、貫通電極２１５はＳＯＩ基板の中間層２０２に接続し、貫通電極２１６はＳＯＩ基板の基板層２００に接続しているので、中間層２０２や基板層２００を構成する半導体領域の導電型によっては、貫通電極２１５、２１６とこれらの層の間にｐｎ接合が形成されてしまい。導電性の観点から望ましくない。このことから、貫通電極２１５、２１６の上部をマスクで覆いながらイオン注入を実施しているのである。

次に、ＳＯＩ基板のシリコン層２０４上に酸化シリコン膜２１８を形成する。酸化シリコン膜２１８は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜２１８を異方性エッチングする。このとき、貫通電極２１５、２１６上はレジスト膜２１９で覆われる。これは、異方性エッチングで酸化シリコン膜２１８を除去する際、貫通電極２１５、２１６の表面がエッチングされないようにするためである。この状態で、露出している酸化シリコン膜２１８を異方性エッチングすることにより、図３０に示すように、サイドウォール１１０をゲート電極１０７ａ、１０７ｂの側壁に形成する。

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１１０に整合した深いｎ型不純物拡散領域１１１を形成する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１１０に整合した深いｐ型不純物拡散領域１１２を形成する。先程と同様に、イオン注入法で不純物を導入する際、貫通電極２１５、２１６の表面はレジスト膜２１９で覆われている。これは、貫通電極２１５、２１６に不純物が導入されると、貫通電極２１５、２１６の抵抗が上昇してしまうおそれがあるためである。

そして、レジスト膜２１９を除去した後、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極１０７ａ、１０７ｂに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域１１１および深いｐ型不純物拡散領域１１２にもコバルト膜が直接接する。

ここで、前記実施の形態１と同様に、ゲート電極１０７ａ、１０７ｂと拡散層領域（深いｎ型不純物拡散領域１１１および深いｐ型不純物拡散領域１１２）の表面をチタンやコバルト、ニッケルによるシリサイド化をして低抵抗にすることができる。

次に、図３１に示すように、ＳＯＩ基板のシリコン層２０４上に層間絶縁膜１１５となる酸化シリコン膜を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。その後、層間絶縁層１１５上にレジスト膜２２０を形成する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜２２０をパターニングする。レジスト膜２２０のパターニングは、コンタクトホール形成領域を開口するように行なわれる。

続いて、図３２に示すように、エッチング技術を使用して、酸化シリコン膜にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

続いて、コンタクトホールを埋め込むように、ＳＯＩ基板のシリコン層２０４上に形成されている酸化シリコン膜の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ１１６を形成することができる。このプラグ１１６は、貫通電極２１５、２１６にも接続するように形成される。

次に、層間絶縁膜１１５上に第１層配線Ｌ１を形成する。第１層配線Ｌ１は、層間絶縁膜１１５上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、第１層配線Ｌ１を形成する。このとき、貫通電極２１５、２１６上にも第１層配線Ｌ１が形成される。

続いて、図３３に示すように、第１層配線Ｌ１上に層間絶縁膜１１５を形成し、この層間絶縁膜１１５を平坦化した後、第１層配線Ｌ１と接続するプラグを形成する。そして、このプラグと接続するように第２層配線Ｌ２を形成する。さらに、同様の工程を経ることにより、第２層配線Ｌ２上に第３層配線Ｌ３を形成する。第２層配線Ｌ２や第３層配線Ｌ３も第１層配線Ｌ１と同様に、例えば、チタン／窒化チタン膜、アルミニウム膜、および、チタン／窒化チタン膜の積層膜から形成することができる。その後、第３層配線Ｌ３上に表面保護膜となるパッシベーション膜を形成し、このパッシベーション膜に開口部を形成して第３層配線Ｌ３の一部を露出させてボンディングパッドを形成する。

以上のようにして、ＳＯＩ基板のシリコン層２０４上にＭＩＳＦＥＴおよび配線を有する集積回路を形成することができる。本実施の形態２においては、通常のＭＩＳＦＥＴ形成工程と配線工程の他に、貫通電極を形成する工程を追加した点に特徴があり、ＭＩＳＦＥＴ形成工程と配線工程は、通常技術によって実施されるものである。

次に、ＳＯＩ基板の基板層２００側（第１埋め込み絶縁層２０１を挟んでシリコン層２０４の裏面側）にＭＥＭＳセンサを形成する工程について説明する。基板層２００側のパターニングの前にＳＯＩ基板の薄膜化処理を行うこともできる。この場合、完成チップの薄膜化がより達成できる。ＬＳＩ回路の容量検出など検出回路の感度に合わせて、基板層２００の厚さとＭＥＭＳセンサ構造体の各電極ギャップなどを調整して作製すればよい。

基板層２００側のパターニングにあたっては、前記実施の形態１と同様に、支持基板に接着層を形成し、この接着層にＳＯＩ基板のシリコン層２０４側を接着する。

そして、ＳＯＩ基板の基板層２００上にレジスト膜を形成し、このレジスト膜をパターニングする。パターニングは、レジスト膜をマスクにした基板層２００のエッチングにより、ＭＥＭＳセンサの構造体を形成するように行なわれる。

続いて、図３４に示すように、レジスト膜をマスクにした基板層２００のエッチングにより、基板層２００にＭＥＭＳセンサの構造体１２５を形成する。この構造体１２５は、基板層２００に形成されている固定部に接続する弾性変形可能な梁および錘を含むように形成される。

その後、レジスト膜を除去し、構造体１２５を固定している第１埋め込み絶縁層２０１を等方的にエッチングする。これにより、構造体１２５は、第１埋め込み絶縁層２０１から離れて可動可能な状態となる。

次に、支持基板をＳＯＩ基板から剥離する。そして、図１９に示すように、ＭＥＭＳセンサの固定部（基板層２００）とキャップ１２７とを金属１２６によって接合（金属接合）することにより、ＭＥＭＳセンサの構造体１２５を気密封止する。以上のようにして、ＳＯＩ基板の基板層２００にＭＥＭＳセンサを形成することができる。金属接合のかわりに、キャップ材料をガラスとしたガラス陽極接合を用いてもよい。ガラス陽極接合を用いる場合は、ガラスを介して高電界が印加されるので、ガラスの接合面側にシールド電極処理を施すことが有効である。

本実施の形態２では、集積回路を構成するＭＩＳＦＥＴの形成前に貫通電極２１５、２１６の形成を行なう例について説明しているが、前記実施の形態１と同様に、ＭＩＳＦＥＴを形成した後に貫通電極２１５、２１６を形成してもよい。この場合も、本実施の形態１と同等の方法で実現することができる。さらに、本実施の形態２では、集積回路を構成する多層配線として３層配線を例に挙げて説明しているが、これに限らず、３層配線よりも多層配線であってもよいし、少ない配線層であってもよい。

本実施の形態２によれば、基板層２００と基板層２００に埋め込まれた第１埋め込み絶縁層２０１と第１埋め込み絶縁層２０１上に形成されている中間層２０２と中間層２０２上に形成されている第２埋め込み絶縁層２０３と第２埋め込み絶縁層２０３上に形成されているシリコン層２０４よりなるＳＯＩ基板において、シリコン層２０４上に集積回路を形成する一方、基板層２００を加工してＭＥＭＳセンサを形成することができる。つまり、ＳＯＩ基板の一方の面に集積回路を形成し、もう一方の面にＭＥＭＳセンサを形成することで、ＭＥＭＳセンサと集積回路とを別々の半導体チップに形成する場合に比べて小型化や薄型化を実現することができる。

そして、シリコン層２０４に形成された集積回路と、基板層２００に形成されたＭＥＭＳセンサとを、貫通電極２１６で直接接続する構成をとっている。このため、集積回路とＭＥＭＳセンサとをワイヤボンディングで接続する場合には、ワイヤ間の寄生容量変動が発生するが、集積回路とＭＥＭＳセンサとを貫通電極２１６で直接接続する構成では、寄生容量変動を抑制でき、ＭＥＭＳセンサの高感度化や検出精度向上を図ることができる。さらに、シリコン層２０４に形成されている集積回路からＳＯＩ基板の中間層２０２に達する別の貫通電極２１５も形成している。このように接続先の異なる貫通電極を形成することで、多様な接続関係を構築することができる。すなわち、ＳＯＩ基板の中間層２０２も配線の一部として機能させることができ、集積回路とＭＥＭＳセンサの電気的な接続の自由度を向上することができる。

以上より、ＭＥＭＳセンサと集積回路を同一のＳＯＩ基板に形成し、かつ、ＭＥＭＳセンサと集積回路とを貫通電極２１６で電気的に接続することにより、半導体装置の小型化や薄型化と、高感度化や検出精度向上を両立することができる。

さらに、ＭＥＭＳセンサを構成する構造体を気密封止する場合も、集積回路を形成した側に外部引き出し用電極を設けることができるので、構造体を気密封止するキャップに開口部を形成して外部引き出し用電極を形成する必要がない。このため、ＭＥＭＳセンサを構成する構造体を気密封止する工程を簡略化することができ、かつ、キャップとＭＥＭＳセンサの接合面の信頼性を向上することができる。

本実施の形態１、２によれば、バルクマイクロマシニング技術を用いた加速度センサや角速度センサなどのＭＥＭＳセンサと集積回路（ＬＳＩ）とを１つの半導体チップに集積することができる。さらに、ＭＥＭＳセンサと集積回路との電気的な接続を貫通電極によって実現している。このため、ＭＥＭＳセンサの可動部である構造体を空洞部内に気密封止するキャップに外部引き出し用電極を形成する必要がないので、工程を簡略化することができ、かつ、気密封止の信頼性を向上することができる。本実施の形態１、２による半導体装置は、チップ実装により上位システムの基板に組み込むことも可能となるので、実装コストの低減や実装面積の低減も図ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１におけるＭＥＭＳセンサの構成を示す平面図である。 実施の形態１における半導体装置の構成を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 開口部の形状の一例を示す図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態２におけるＭＥＭＳセンサの構成を示す平面図である。 実施の形態２における半導体装置の構成を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。

符号の説明

１００ 基板層
１０１ 埋め込み絶縁層
１０２ シリコン層
１０３ 素子分離領域
１０４ ｐ型ウェル
１０５ ｎ型ウェル
１０６ ゲート絶縁膜
１０７ａ ゲート電極
１０７ｂ ゲート電極
１０８ 浅いｎ型不純物拡散領域
１０９ 浅いｐ型不純物拡散領域
１１０ サイドウォール
１１１ 深いｎ型不純物拡散領域
１１２ 深いｐ型不純物拡散領域
１１５ 層間絶縁膜
１１６ プラグ
１１７ レジスト膜
１１７ａ 開口部
１１８ 開口部
１１８ａ 円形形状
１１８ｂ 多角形形状
１１８ｃ 円形形状
１１８ｄ 形状
１１９ 酸化シリコン膜
１２０ 金属膜
１２１ 貫通電極
１２２ 接着層
１２３ 支持基板
１２４ レジスト膜
１２５ 構造体
１２６ 金属
１２７ キャップ
１３０ 固定部
１３１ 梁
１３２ 可動錘
１３２ａ 可動電極
１３３ 検出部
１３３ａ 固定電極
１３４ 検出部
１３４ａ 固定電極
２００ 基板層
２０１ 第１埋め込み絶縁層
２０２ 中間層
２０３ 第２埋め込み絶縁層
２０４ シリコン層
２０５ 窒化シリコン膜
２０６ レジスト膜
２０７ 開口部
２０８ 開口部
２０９ レジスト膜
２１０ 開口部
２１１ 開口部
２１２ 酸化シリコン膜
２１３ ポリシリコン膜
２１４ 「す」
２１５ 貫通電極
２１６ 貫通電極
２１７ 窒化シリコン膜
２１８ 酸化シリコン膜
２１９ レジスト膜
２２０ レジスト膜
２５０ 可動錘（外側）
２５１ 可動錘（内側）
２５１ａ 可動電極
２５２ 検出部
２５２ａ 固定電極
２５３ 固定部
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線

Claims (13)

1. （ａ）基板層と、前記基板層上に形成された第１埋め込み絶縁層と、前記第１埋め込み絶縁層上に形成された中間層と、前記中間層上に形成された第２埋め込み絶縁層と、前記第２埋め込み絶縁層上に形成された半導体層とを有するＳＯＩ基板と、
   （ｂ）前記ＳＯＩ基板の前記半導体層上に形成された集積回路と、
   （ｃ）前記ＳＯＩ基板の前記基板層を加工して形成された半導体素子とを備え、
   前記集積回路は、
   （ｂ１）前記半導体層上に形成された複数のＭＩＳＦＥＴと、
   （ｂ２）前記複数のＭＩＳＦＥＴを電気的に接続する配線とを有し、
   前記半導体素子は、
   （ｃ１）前記基板層を加工して形成された固定部と、
   （ｃ２）前記固定部と機械的に接続され、可動可能な構造体と、
   （ｃ３）前記構造体を内部に含むように形成された空洞部とを有し、
   前記集積回路と前記半導体素子とは電気的に接続されており、前記集積回路と前記半導体素子の電気的な接続は、前記ＳＯＩ基板の内部に形成された第１貫通電極によって行なわれ、
   さらに、前記集積回路を構成する配線と、前記ＳＯＩ基板の前記中間層とを接続する第２貫通電極を有していることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記第１貫通電極は、前記集積回路を構成する前記配線と、前記半導体素子を構成する前記基板層とを接続していることを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記中間層は、一定電位に固定されていることを特徴とする半導体装置。
4. 請求項２記載の半導体装置であって、
   前記第１貫通電極は、複数設けられていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置であって、
   前記複数の第１貫通電極は、前記集積回路を構成する前記配線で互いに接続されていることを特徴とする半導体装置。
6. （ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程と、
   （ｂ）前記（ａ）工程後、前記ＳＯＩ基板の前記半導体層上に複数のＭＩＳＦＥＴを形成する工程と、
   （ｃ）前記（ｂ）工程後、前記半導体層と前記埋め込み絶縁層を貫通して前記基板層に達する貫通電極を形成する工程と、
   （ｄ）前記（ｃ）工程後、前記ＳＯＩ基板の前記半導体層上に前記複数のＭＩＳＦＥＴを接続する配線を形成する工程と、
   （ｅ）前記（ｄ）工程後、前記ＳＯＩ基板の前記基板層を加工して半導体素子を形成する工程とを備え、
   前記（ｅ）工程は、
   （ｅ１）前記ＳＯＩ基板の前記基板層をエッチングして前記基板層に固定部と前記固定部と機械的に接続された構造体とを形成する工程と、
   （ｅ２）前記構造体を内部に含む空洞部を形成して、前記構造体を可動可能にする工程とを有することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法であって、
   前記（ｃ）工程は、
   （ｃ１）前記半導体層と前記埋め込み絶縁層を貫通して前記基板層に達する開口部を形成する工程と、
   （ｃ２）前記開口部の内壁に絶縁膜を形成する工程と、
   （ｃ３）前記開口部の底面に形成されている前記絶縁膜を除去しつつ、前記開口部の側面に形成されている前記絶縁膜を残存させる工程と、
   （ｃ４）前記（ｃ３）工程後、前記開口部に導電材料を埋め込むことにより前記貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法であって、
   前記開口部に埋め込む前記導電材料は金属であることを特徴とする半導体装置の製造方法。
9. 請求項６記載の半導体装置の製造方法であって、
   （ｆ）前記（ｅ）工程後、前記半導体素子を気密封止する工程を備えることを特徴とする半導体装置の製造方法。
10. （ａ）基板層と、前記基板層上に形成された第１埋め込み絶縁層と、前記第１埋め込み絶縁層上に形成された中間層と、前記中間層上に形成された第２埋め込み絶縁層と、前記第２埋め込み絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程と、
    （ｂ）前記（ａ）工程後、前記半導体層と前記第２埋め込み絶縁層と前記中間層と前記第１埋め込み絶縁層を貫通して前記基板層に達する第１貫通電極を形成し、前記半導体層と前記第２埋め込み絶縁層を貫通して前記中間層に達する第２貫通電極を形成する工程と、
    （ｃ）前記（ｂ）工程後、前記ＳＯＩ基板の前記半導体層上に複数のＭＩＳＦＥＴを形成する工程と、
    （ｄ）前記（ｃ）工程後、前記ＳＯＩ基板の前記半導体層上に前記複数のＭＩＳＦＥＴを接続する配線を形成する工程と、
    （ｅ）前記（ｄ）工程後、前記ＳＯＩ基板の前記基板層を加工して半導体素子を形成する工程とを備え、
    前記（ｅ）工程は、
    （ｅ１）前記ＳＯＩ基板の前記基板層をエッチングして前記基板層に固定部と前記固定部と機械的に接続された構造体とを形成する工程と、
    （ｅ２）前記構造体を内部に含む空洞部を形成して、前記構造体を可動可能にする工程とを有することを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法であって、
    前記（ｂ）工程は、
    （ｂ１）前記半導体層と前記第２埋め込み絶縁層と前記中間層と前記第１埋め込み絶縁層とを貫通して前記基板層に達する第１開口部を形成する工程と、
    （ｂ２）前記半導体層と前記第２埋め込み絶縁層を貫通して前記中間層に達する第２開口部を形成する工程と、
    （ｂ３）前記第１開口部の内壁および前記第２開口部の内壁に絶縁膜を形成する工程と、
    （ｂ４）前記第１開口部の底面および前記第２開口部の底面に形成されている前記絶縁膜を除去しつつ、前記第１開口部の側面および前記第２開口部の側面に形成されている前記絶縁膜を残存させる工程と、
    （ｂ５）前記（ｂ４）工程後、前記第１開口部および前記第２開口部に導電材料を埋め込むことにより、前記第１貫通電極および前記第２貫通電極を形成することを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法であって、
    前記第１開口部および前記第２開口部に埋め込む前記導電材料は、ポリシリコンであることを特徴とする半導体装置の製造方法。
13. （ａ）基板層と、前記基板層上に形成された第１埋め込み絶縁層と、前記第１埋め込み絶縁層上に形成された中間層と、前記中間層上に形成された第２埋め込み絶縁層と、前記第２埋め込み絶縁層上に形成された半導体層とを有するＳＯＩ基板を用意する工程と、
    （ｂ）前記（ａ）工程後、前記ＳＯＩ基板の前記半導体層上に複数のＭＩＳＦＥＴを形成する工程と、
    （ｃ）前記（ｂ）工程後、前記半導体層と前記第２埋め込み絶縁層と前記中間層と前記第１埋め込み絶縁層を貫通して前記基板層に達する第１貫通電極を形成し、前記半導体層と前記第２埋め込み絶縁層を貫通して前記中間層に達する第２貫通電極を形成する工程と、
    （ｄ）前記（ｃ）工程後、前記ＳＯＩ基板の前記半導体層上に前記複数のＭＩＳＦＥＴを接続する配線を形成する工程と、
    （ｅ）前記（ｄ）工程後、前記ＳＯＩ基板の前記基板層を加工して半導体素子を形成する工程とを備え、
    前記（ｅ）工程は、
    （ｅ１）前記ＳＯＩ基板の前記基板層をエッチングして前記基板層に固定部と前記固定部と機械的に接続された構造体とを形成する工程と、
    （ｅ２）前記構造体を内部に含む空洞部を形成して、前記構造体を可動可能にする工程とを有することを特徴とする半導体装置の製造方法。

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