KR101886134B1 - 멤스 센서 및 그 제조 방법 - Google Patents

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Abstract

멤스 센서 및 그 제조 방법이 제공된다. 상기 멤스 센서는, 디바이스 패턴이 형성된 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 제1 캐비티(cavity) 영역을 포함하는 캡 기판, 상기 디바이스 기판 하부에 배치되는 베이스 기판, 상기 베이스 기판을 관통하여 형성되는 제1 실리콘 관통 전극으로서, 상기 제1 실리콘 관통 전극은 상기 디바이스 패턴에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴으로 전송하는 제1 코어 영역과, 상기 제1 코어 영역의 외면을 둘러싸는 제1 절연 영역과, 상기 제1 절연 영역의 외면을 둘러싸는 제1 주변 영역과, 상기 제1 주변 영역의 외면을 둘러싸는 제2 절연 영역을 포함하는 제1 실리콘 관통 전극 및 상기 제1 실리콘 관통 전극과 전기적으로 연결되어 상기 디바이스 패턴에 대한 전기 신호를 처리하는 회로 기판을 포함한다.

Description

멤스 센서 및 그 제조 방법{MEMS sensor and Method for fabricating of the same}
본 발명은 멤스 센서 및 그 제조 방법에 관한 것이다.
MEMS(Micro electro mechanical systems)는 기계적, 전기적 부품들을 반도체 공정을 이용하여 구현하는 기술로서, 멤스 기술을 이용한 소자의 대표적인 예가 각속도를 측정하는 멤스 자이로스코프와 가속도를 측정하는 멤스 가속도 센서다. 일반적으로 공간상의 물체의 운동은 3자유도의 회전 움직임과 3자유도의 직선 움직임으로 기술될 수 있는데, 상기 3자유도의 회전 움직임은 x축, y축, z축 자이로스코프에 의해 감지될 수 있고, 상기 3자유도의 직선 움직임은 x축, y축, z축 가속도 센서에 의해 감지될 수 있다.
자이로스코프는 소정의 속도로 이동하는 물체에 회전각속도가 가해질 경우에 발생하는 코리올리 힘(Coriolis Force)을 측정하여 각속도를 측정한다. 이때 코리올리힘은 이동속도와 외력에 의한 회전각속도의 외적(cross product)에 비례한다.
또한, 상기 발생된 코리올리힘을 감지하기 위해, 자이로스코프는 그 내부에서 진동을 하는 질량체를 구비하고 있다. 통상적으로, 자이로스코프 내의 질량체가 구동되는 방향을 가진 방향이라 하고, 자이로스코프에 회전각속도가 입력되는 방향을 입력 방향이라 하며, 질량체에 발생되는 코리올리힘을 감지하는 방향을 감지 방향이라 한다. 상기 가진 방향과 입력방향 및 감지 방향은 공간상에서 상호 직교하는 방향으로 설정된다. 통상적으로, 멤스기술을 이용한 자이로스코프는 바닥 웨이퍼 기판을 x-y 평면으로 볼 때, x축(또는 y축) 자이로스코프와 z축 자이로스코프로 나뉜다.
한편, 자이로스코프와 달리 가속도 센서는 인위적인 가진은 필요하지 않고 외부의 가속도가 직접 질량체에 작용함에 의해 상기 질량체의 변위를 감지하는 방식으로 가속도를 측정할 수 있는 구조이므로 자이로스코프에 비해 상대적으로 간단하다. 멤스 가속도 센서 중에서도 바닥 웨이퍼 기판이 이루는 평면에 평행한 두 축 방향의 가속도를 감지할 수 있는 x축 또는 y축 가속도 센서와 z축 가속도 센서로 나뉜다. x축 가속도 센서는 입력 방향이 상기 평면에 평행한 가속도 센서며, y축 가속도 센서는 평면 상에서 상기 x축과 직교하는 방향의 가속도 센서로 정의될 수 있다. 그러나, y축 가속도 센서는 사실상 하우징의 설치 방향의 차이만 있을 뿐이고, 그 원리면에서는 x축 가속계와 동일하므로, x축 가속도 센서와 y축 가속도 센서는 통칭하여 x-y축 가속도 센서로 명명되기도 한다.
이러한 x-y축 가속도 센서는 센서 질량체가 평면 내에서 진동하는 움직임을 감지하면 되므로, 센서 질량체를 바닥 웨이퍼 기판과 평행하게 배치하고 바닥 웨이퍼 기판에 평행한 방향으로 형성된 감지 전극에 의해 그 움직임을 감지하면 되는 구조이다. 이에 비하여 z축 가속도 센서는 바닥 웨이퍼 기판에 수직인 방향의 움직임을 감지하여야 하므로 웨이퍼를 적층하여 제조되는 멤스 디바이스의 특성상 센서 질량체 및 감지 전극을 수직으로 배치하는 방식으로 구현하기는 어렵다.
따라서, 하나의 회전 지지축을 기준으로 한 센서 질량체의 회동 운동을 이용하여 x-y평면에 수직인 z축 방향의 가속도를 감지하는 z축 멤스 가속도 센서가 알려져 있다. 이러한 z축 멤스 가속도 센서는 고정 앵커와, 비틀림 강성을 제공하는 회전 지지축과, 상기 회전 지지축에 대해 회동 가능한 센서 질량체로 구성된다.
이 때, 각 축에 대한 멤스 가속도 센서를 별도로 구비할 수도 있으나, 3축 모두에 대해 가속도 측정을 원할 수 있다. 이러한 경우를 위해 3축 통합 가속도 센서가 알려져 있다.
본 발명이 해결하고자 하는 과제는, 기생 잡음을 크게 감소시켜 동작 성능이 향상된 멤스 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 기생 잡음을 크게 감소시켜 동작 성능이 향상된 멤스 센서 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 멤스 센서는, 디바이스 패턴이 형성된 디바이스 기판, 상기 디바이스 기판 상부에 배치되고, 제1 캐비티(cavity) 영역을 포함하는 캡 기판, 상기 디바이스 기판 하부에 배치되는 베이스 기판, 상기 베이스 기판을 관통하여 형성되는 제1 실리콘 관통 전극으로서, 상기 제1 실리콘 관통 전극은 상기 디바이스 패턴에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴으로 전송하는 제1 코어 영역과, 상기 제1 코어 영역의 외면을 둘러싸는 제1 절연 영역과, 상기 제1 절연 영역의 외면을 둘러싸는 제1 주변 영역과, 상기 제1 주변 영역의 외면을 둘러싸는 제2 절연 영역을 포함하는 제1 실리콘 관통 전극 및 상기 제1 실리콘 관통 전극과 전기적으로 연결되어 상기 디바이스 패턴에 대한 전기 신호를 처리하는 회로 기판을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 멤스 센서 제조 방법은, 베이스 기판을 도핑하고, 상기 베이스 기판에 제1 환형 트렌치와, 상기 제1 환형 트렌치를 감싸는 제2 환형 트렌치와, 상기 제1 환형 트렌치에 의해서 정의되는 제1 코어 영역과, 상기 제1 및 제2 환형 트렌치에 의해서 정의되는 제1 주변 영역을 형성하고, 상기 제1 및 제2 환형 트렌치에 절연물질을 채워 각각 제1 및 제2 절연 영역을 형성하고, 상기 베이스 기판의 하면을 연마하여 상기 제1 코어 영역과 상기 제1 주변 영역을 분리하여, 상기 제1 코어 영역, 상기 제1 절연 영역, 상기 제1 주변 영역 및 상기 제2 절연 영역을 포함하는 제1 실리콘 관통 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 몇몇 실시예들에 따른 멤스 센서에 의하면, 기판을 관통하는 실리콘 관통 전극(Through Silicon Via, TSV)의 구조에 의해서 필연적으로 발생되는 신호 기생 잡음(Signal parasitic noise)을 대폭 감소시킬 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 멤스 센서 제조 방법에 의하면, 간단한 추가 공정을 통해서 신호 기생 잡음을 대폭 감소시키는 멤스 센서를 제조할 수 있다. 이러한 기생 잡음의 감소는 SNR(Signal to Noise Ratio)을 크게 향상시켜 멤스 센서의 정밀한 동작 및 동작 속도를 높일 수 있다.
도 1b 및 도 1b는 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명하기 위한 측면 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 가속도 멤스 센서를 설명하기 위한 레이아웃도이다.
도 3은 본 발명의 몇몇 실시예에 따른 자이로 멤스 센서를 설명하기 위한 레이아웃도이다.
도 4는 도 1a 및 도 1b의 실리콘 관통 전극을 세부적으로 설명하기 위한 평면 단면도이다.
도 5는 도 4의 실리콘 관통 전극을 세부적으로 설명하기 위한 등가 회로(equivalent circuit)도이다.
도 6은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 7은 도 6의 실리콘 관통 전극을 세부적으로 설명하기 위한 등가 회로도이다.
도 8은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 12 내지 도 16은 본 발명의 몇몇 실시예에 따른 멤스 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17 내지 도 20은 본 발명의 몇몇 실시예에 따른 멤스 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1a 내지 도 5를 참조하여 본 발명의 몇몇 실시예의 멤스 센서를 설명한다.
도 1a 및 도 1b는 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명하기 위한 측면 단면도이고, 도 2는 본 발명의 몇몇 실시예에 따른 가속도 멤스 센서를 설명하기 위한 레이아웃도이다. 도 3은 본 발명의 몇몇 실시예에 따른 자이로 멤스 센서를 설명하기 위한 레이아웃도이고, 도 4는 도 1a 및 도 1b의 실리콘 관통 전극을 세부적으로 설명하기 위한 평면 단면도이다. 도 5는 도 4의 실리콘 관통 전극을 세부적으로 설명하기 위한 등가 회로도이다.
도 1a를 참조하면, 본 발명의 몇몇 실시예에 따른 멤스 센서는 디바이스 기판(100), 캡 기판(200), 베이스 기판(300) 및 회로 기판(400)을 포함한다.
디바이스 기판(100)에는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴(dp)이 형성될 수 있다. 멤스란, 미세전자기계시스템, 미세전자제어기술 등으로 통칭되며, 반도체 공정기술을 기반으로 성립되는 마이크론(㎛) 또는 ㎜크기의 초소형 정밀기계 제작기술을 의미한다. 예를 들어, 디바이스 패턴(dp)은 멤스 기반의 x-y축 자이로스코프 또는 z축 자이로스코프일 수 있다. 디바이스 기판(100)은 약 0.01Ωcm 정도의 저저항 실리콘웨이퍼일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
디바이스 기판(100) 상에는 패시베이션막(103, 104)이 형성될 수 있다. 패시베이션막(103, 104)을 형성하기 위한 증착 공정으로서, CVD (chemical vapor deposition), ALD (atomic layer deposition), PVD (physical vapor deposition), PECVD (plasma-enhanced CVD), LPCVD (low pressure CVD), P-CVD (pulsed CVD), 또는 이들의 조합을 이용할 수 있다.
본 발명의 몇몇 실시예에서, CVD 또는 ALD 공정을 이용하여 Ru 및 N을 포함하는 금속 질화막으로 이루어지는 패시베이션막(103, 104)을 형성하기 위하여, 디바이스 기판(100) 상에 퇴적 가스를 공급할 수 있다. 상기 퇴적 가스는 Ru 전구체 및 질소 소스를 포함할 수 있다. 상기 퇴적 가스와 함께, 캐리어 가스 (예를 들면, 불활성 가스), 환원 가스, 또는 이들의 조합이 함께 공급될 수 있다.
예시적인 Ru 전구체는 Ru3(CO)12, Ru(DMPD)(EtCp) ((2,4-dimethylpentadienyl)(ethylcyclopentadienyl)ruthenium), Ru(DMPD)2 (bis(2,4-dimethylpentadienyl)ruthenium), Ru(DMPD)(MeCp) (4-dimethylpentadienyl)(methylcyclopentadienyl)ruthenium), 및 Ru(EtCp)2 (bis(ethylcyclopentadienyl)ruthenium)을 포함하나, 이에 제한되는 것은 아니다.
상기 질소 소스는 질소(N2) 가스, 일산화질소(NO) 가스, 일산화이질소(N2O) 가스, 이산화일질소(NO2) 가스, 암모니아(NH3) 가스, N-함유 라디칼 (예를 들면, N*, NH*, NH2*), 아민, 및 이들의 조합으로부터 선택될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상기 질소 소스로서 N2를 사용하는 경우, 루테늄 질화물로 이루어지는 패시베이션막(103, 104)이 얻어질 수 있다. 다른 실시예에서, 상기 질소 소스로서 NO2를 사용하는 경우, 루테늄 산질화물로 이루어지는 패시베이션막(103, 104)이 얻어질 수 있다.
패시베이션막(103, 104) 상에는 솔더 패드(105, 106)가 형성될 수 있다. 솔더 패드(105, 106)는 전해도금법을 이용하여 금층(Au layer)으로 형성할 수 있으나, 이에 제한되는 것은 아니다. 솔더 패드(105, 106) 상에는 솔더 컨택(205, 206)이 형성되어 상부의 캡 기판(200)과 하부의 디바이스 기판(100)을 전기적으로 연결할 수 있다. 구체적으로, 캡 기판(200) 상에 금속 패드(203, 204)가 형성되고, 금속 패드(203, 204)가 솔더 컨택(205, 206)과 접촉하여 상부의 캡 기판(200)과 하부의 디바이스 기판(100)을 전기적으로 연결할 수 있다. 금속 패드(203, 204)는 예를 들어, 시드 층(seed layer) 상에 전기도금(electroplating)을 수행하여 형성될 수 있다.
캡 기판(200)은 디바이스 기판(100) 상부에 배치되고, 캡 기판(200)에는 제1 캐비티 영역(C1)이 형성될 수 있다. 캡 기판(200)은 디바이스 기판(100)과 웨이퍼 간 본딩(wafer to wafer bonding) 방식에 의하여 기계적으로 연결될 수 있다. 제1 캐비티 영역(C1)은 캡 기판(200)과 디바이스 기판(100)이 웨이퍼 간 본딩 방식으로 본딩되어 형성된 밀폐 공간이다.
제1 캐비티 영역(C1)은 캡 기판(200)의 표면에 대해 단차를 갖도록 형성될 수 있다. 즉, 캡 기판(200)의 표면으로부터 일부를 식각하여 빈 공간을 형성할 수 있고, 이러한 빈 공간이 제1 캐비티 영역(C1)이 될 수 있다. 제1 캐비티 영역(C1)은 디바이스 기판(100)에서 디바이스 패턴(dp)이 형성된 영역에 대응하도록 형성되어, 디바이스 패턴(dp)이 상하좌우로 진동하는 경우에 디바이스 패턴(dp)이 진동 가능한 공간을 제공하는 역할을 한다. 예를 들어, 디바이스 패턴(dp)은 x-y축 자이로스코프 또는 z축 자이로스코프일 수 있으며, 이러한 디바이스 패턴(dp)은 사용자의 움직임에 따라 상하좌우로 진동될 수 있다.
제1 캐비티 영역(C1)은 적어도 하나를 포함하도록 형성될 수 있다. 왜냐하면, 디바이스 기판(100)에 형성된 디바이스 패턴(dp)은 복잡한 형상을 가질 수 있고, 이러한 디바이스 패턴(dp)이 진동하는 영역은 복수 개 존재할 수 있으므로, 디바이스 패턴(dp)이 진동하는 위치에 각각 대응하도록 적어도 하나의 제1 캐비티 영역(C1)이 형성될 수 있다.
또한, 제1 캐비티 영역(C1)이 복수 개 형성되는 경우에, 이러한 캐비티 영역들 각각은 캡 기판(200)과 디바이스 기판(100)에 의해 형성되는 제1 밀폐벽(200s)에 의해 구분될 수 있다.
도 2를 참조하면, 디바이스 기판(100)은 가속도 멤스 센서일 수 있다. 디바이스 기판(100)은 X축 가속도 센서 영역(RX1), Y축 가속도 센서 영역(RY1) 및 Z축 가속도 센서 영역(RZ1)을 포함할 수 있다. 즉, 디바이스 기판(100)은 3축 가속도 센서(AP)를 위한 디바이스 패턴(dp)을 포함할 수 있다.
도 2와 같이 디바이스 기판(100)이 3개의 영역으로 나누어지는 경우, 디바이스 기판(100)과 오버랩되는 베이스 기판(300)도 같이 3개의 영역, 즉, X축 가속도 센서 영역(RX1), Y축 가속도 센서 영역(RY1) 및 Z축 가속도 센서 영역(RZ1)으로 나누어 질 수 있다.
디바이스 기판(100) 및 베이스 기판(300)에서, X축 가속도 센서 영역(RX1)은 Y축 가속도 센서 영역(RY1)과 동일한 형태에 배치 방향만 서로 직교할 수 있다. Z축 가속도 센서 영역(RZ1)은 X축 가속도 센서 영역(RX1)과 Y축 가속도 센서 영역(RY1)과는 다른 형태로 형성될 수 있다.
도 3을 참조하면, 디바이스 기판(100)은 자이로 멤스 센서일 수 있다. 디바이스 기판(100)은 X축 자이로 센서 영역(RX2), Y축 자이로 센서 영역(RY2) 및 Z축 자이로 센서 영역(RZ2)을 포함할 수 있다. 즉, 디바이스 기판(100)은 3축 자이로 센서(GP)를 위한 디바이스 패턴(dp)을 포함할 수 있다.
도 3과 같이 디바이스 기판(100)이 3개의 영역으로 나누어지는 경우, 디바이스 기판(100)과 오버랩되는 베이스 기판(300)도 같이 3개의 영역, 즉, X축 자이로 센서 영역(RX2), Y축 자이로 센서 영역(RY2) 및 Z축 자이로 센서 영역(RZ2)으로 나누어 질 수 있다.
디바이스 기판(100) 및 베이스 기판(300)에서, X축 자이로 센서 영역(RX2)은 Y축 자이로 센서 영역(RY2)과 동일한 형태에 배치 방향만 서로 직교할 수 있다. Z축 자이로 센서 영역(RZ2)은 X축 자이로 센서 영역(RX2)과 Y축 자이로 센서 영역(RY2)과는 다른 형태로 형성될 수 있다.
도 2 및 도 3과 달리 디바이스 기판(100)은 가속도 멤스 센서 및 자이로 멤스 센서 외의 다른 용량성 센서(capacitive sensor) 구조를 포함할 수 있다. 이러한 용량성 센서 구조에서 더블 TSV 내지 3겹 이상의 절연 영역을 가지는 TSV는 기생 커패시턴스를 줄여서 전기 신호의 기생 잡음을 최소화하여 동작 성능을 매우 크게 향상시킬 수 있다.
구체적으로, 예를 들어, 상기 용량성 센서는 액츄에이터(actuator) 및 버랙터(varactor) 등에 포함될 수 있다. 상기 용량성 센서 구조는 스피커 등의 전자 장치에 사용될 수 있다.
다시, 도 1a를 참조하면, 베이스 기판(300)은 디바이스 기판(100) 하부에 배치되고, 베이스 기판(300)에는 제2 캐비티 영역(C2)이 형성되고, 제1 실리콘 관통 전극(303, 304, 305)이 형성될 수 있다.
제1 실리콘 관통 전극(303, 304, 305)은 디바이스 패턴(dp)에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 디바이스 패턴(dp)으로 전송하는 역할을 할 수 있다. 또한, 제1 실리콘 관통 전극(303, 304, 305) 상에 제1 전극 패드(311, 313, 315)가 형성되고, 제1 전극 패드(311, 313, 315)는 각각 제2 전극 패드(415, 416, 419)와 전기적으로 연결될 수 있다.
제1 전극 패드(311, 313, 315) 는 패시베이션막(320)에 의해 덮일 수 있다. 패시베이션막(320)은 절연성 물질로 이루어지며, 제1 전극 패드(311, 313, 315)가 제2 전극 패드(415, 416, 419)와 접하는 지점 외에 외부로 직접 노출되지 않도록 하여 전기적 절연을 할 수 있다.
베이스 기판(300)은 디바이스 기판(100)과 웨이퍼 간 본딩 방식에 의하여 전기적으로 연결될 수 있다. 제2 캐비티 영역(C2)은 베이스 기판(300)과 디바이스 기판(100)이 본딩 방식으로 본딩되어 형성된 밀폐 공간이다.
제2 캐비티 영역(C2)은 베이스 기판(300)의 표면에 대해 단차를 갖도록 형성될 수 있다. 즉, 베이스 기판(300)의 표면으로부터 일부를 식각하여 빈 공간을 형성할 수 있고, 이러한 빈 공간이 제2 캐비티 영역(C2)이 될 수 있다. 제2 캐비티 영역(C2)은 디바이스 기판(100)에서 디바이스 패턴(dp)이 형성된 영역에 대응하는 위치에 형성되어, 디바이스 패턴(dp)이 상하좌우로 진동하는 경우에 디바이스 패턴(dp)이 진동 가능한 공간을 제공하는 역할을 한다.
제2 캐비티 영역(C2)은 적어도 하나를 포함하도록 형성될 수 있다. 왜냐하면, 디바이스 기판(100)에 형성된 디바이스 패턴(dp)은 복잡한 형상을 가질 수 있고, 이러한 디바이스 패턴(dp)이 진동하는 영역은 적어도 하나 이상 존재할 수 있으므로, 디바이스 패턴(dp)이 진동하는 위치에 각각 대응하도록 제2 캐비티 영역(C2)이 형성될 수 있다.
또한, 제2 캐비티 영역(C2)이 적어도 하나 이상 형성되는 경우에, 이러한 캐비티 영역들 각각은 베이스 기판(300)과 디바이스 기판(100)에 의해 형성되는 제2 밀폐벽(300s)에 의해 구분될 수 있다.
제1 실리콘 관통 전극(303, 304)은 디바이스 기판(100)의 앵커(110, 111)와 접촉할 수 있다. 앵커(110, 111)는 전극을 지지하는 역할을 하거나, 구조물을 지지하는 역할을 할 수 있다. 구체적으로, 앵커(110, 111)는 고정 측면 전극(fixed lateral electrode)으로 동작할 수 있다.
또한, 제1 실리콘 관통 전극(305)은 바닥 수직 전극(vertical electrode)으로 동작할 수 있다. 제1 실리콘 관통 전극(305)으로 전기 신호가 인가되어 상부의 디바이스 패턴(dp)을 가진(driving)할 수 있다. 마찬가지로, 앵커(110, 111)를 통해서도 전기 신호가 인가되어 디바이스 패턴(dp)을 가진(driving)할 수 있다. 또는, 제1 실리콘 관통 전극(305)을 이용하여 디바이스 패턴(dp)의 전기 신호를 감지(sensing)할 수 있으며, 앵커(110, 111)를 통해 디바이스 패턴(dp)의 전기 신호를 감지(sensing)할 수도 있다.
도 1a를 참조하면, 회로 기판(400)은 베이스 기판(300)의 하부에 배치되고, 회로 기판(400) 에 집적 회로(420)가 형성되어, 베이스 기판(300)에 형성된 제1 실리콘관통 전극(303, 304, 305)과 전기적으로 연결되어 디바이스 패턴(dp)에 대한 전기 신호를 처리할 수 있다.
구체적으로, 제2 전극 패드(415, 416, 419)는 배선 라인(418)과 전기적으로 연결되어 패시베이션막(320) 외부의 I/O 단자(417)와 최종적으로 연결될 수 있다. 배선 라인(418) 역시 패시베이션막(320)에 의해서 일부가 절연되고, I/O 단자(417)와 접하는 부분이 패시베이션막(320) 외부로 노출될 수 있다. I/O 단자(417)는 외부의 전기 신호를 입출력 할 수 있는 단자일 수 있다.
회로 기판(400)은 적어도 하나 이상의 실리콘관통전극을 포함하도록 형성될 수 있다. 적어도 하나 이상의 실리콘관통전극은 회로 기판(400)의 중심을 기준으로 점대칭(point symmetry) 구조로 배치될 수 있다. 적어도 하나 이상의 실리콘관통전극이 점대칭 구조로 배치되면, 회로 기판(400)에 대해 외부에서 가해지는 물리적인 압력을 골고루 분산할 수 있다.
금속 패드(203, 204)와 솔더 컨택(205, 206)은 실리콘을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 금속 패드(203, 204)와 솔더 컨택(205, 206)은 서로 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 금속 패드(203, 204)는 솔더 컨택(205, 206)과 접촉하여 디바이스 기판(100)과 캡 기판(200)을 본딩할 수 있다.
도시된 것과 달리, 본 발명의 본딩 방식은 다양하게 변형되어 실시될 수 있다. 즉, 베이스 기판(300)과 회로 기판(400)이 전기적으로 접속될 수 있다면, 도시된 것과 다른 형태로 변형되어 실시될 수 있다. 예를 들어, 솔더볼을 포함하는 접촉 방식도 가능할 수 있다. 이러한 경우에 상기 금속 패드(203, 204)와 솔더 컨택(205, 206)은 제1 물질을 포함할 수 있고, 솔더볼은 제2 물질을 포함할 수 있다.
여기에서, 제1 물질은, 예를 들어, 실리콘(Si)을 포함할 수 있다. 실리콘(Si)의 녹는점은 1410℃이다. 제2 물질은, 예를 들어, 구리(Cu)를 포함할 수 있다. 구리(Cu)의 녹는점은 1084℃이다.
즉, 제1 물질은 제2 물질보다 녹는점이 높은 물질일 수 있다. 예시적으로, 제1 물질은, 실리콘(Si), 니켈(Ni), 코발트(Co), 철(Fe) 등일 수 있다. 니켈(Ni)의 녹는점은 1453℃이고, 코발트(Co)의 녹는점은 1495℃이고, 철(Fe)의 녹는점은 1535℃이다.
또한, 예시적으로, 제2 물질은, 구리(Cu), 망간(Mn) 등일 수 있다. 망간(Mn)의 녹는점은 1246℃이다.
도 1b를 참조하면, 본 발명의 몇몇 실시예에 따르면, 회로 기판(400)은 캡 기판(200)의 상부에 위치할 수 있다. 이 때, 캡 기판(200), 디바이스 기판(100) 및 베이스 기판(300)은 거꾸로 뒤집어져 회로 기판(400)의 상면과 접할 수 있다. 즉, 회로 기판(400) 상에 캡 기판(200), 디바이스 기판(100) 및 베이스 기판(300)의 순서로 적층될 수 있다.
도 1b에서 도시된 바와 같이, 제2 전극 패드(415', 416', 419'), 배선 라인(418') 및 I/O 단자(417')는 회로 기판(400)이 아닌 베이스 기판(300)에 위치할 수 있다. 구체적으로, 제2 전극 패드(415', 416', 419'), 배선 라인(418') 및 I/O 단자(417')는 뒤집어진 상태의 베이스 기판(300)의 상면에 형성될 수 있다.
또한, 회로 기판(400)은 별도의 회로 I/O 단자(425)를 포함할 수 있다. 회로 I/O 단자(425)는 베이스 기판(300)의 I/O 단자(417')와 전기적으로 연결될 수 있다. 구체적으로, 회로 I/O 단자(425)는 베이스 기판(300)의 I/O 단자(417')와 본딩 와이어(W)를 통해서 전기적으로 연결될 수 있다. 이를 위해서, 회로 기판(400)의 폭은 베이스 기판(300)의 폭보다 넓을 수 있다.
다시, 도 1a 내지 도 4를 참조하면, 제1 실리콘 관통 전극(303)은 이중 구조를 가질 수 있다. 즉, 제1 실리콘 관통 전극(303)은 제1 코어 영역(303a, 304a, 305a), 제1 절연 영역(303b, 304b, 305b), 제1 주변 영역(303c, 304c, 305c) 및 제2 절연 영역(303d, 304d, 305d)을 포함할 수 있다. 이하, 편의상 제1 코어 영역(303a), 제1 절연 영역(303b), 제1 주변 영역(303c) 및 제2 절연 영역(303d)을 기준으로 설명한다.
제1 코어 영역(303a)은 디바이스 패턴(dp)에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴(dp)으로 전송하는 영역일 수 있다. 제1 코어 영역(303a)은 도핑된 실리콘(doped silicon)일 수 있다. 단, 이에 제한되는 것은 아니고 제1 코어 영역(303a)은 금속일 수도 있다.
제1 절연 영역(303b)은 제1 코어 영역(303a)을 둘러싸도록 형성될 수 있다. 즉, 제1 절연 영역(303b)은 내부가 비어있는 고리 형상(ring shape)일 수 있다. 제1 코어 영역(303a)의 측면은 제1 절연 영역(303b)에 의해서 완전히 절연될 수 있다. 제1 코어 영역(303a)의 외면은 제1 절연 영역(303b)의 내면과 직접 접할 수 있다. 제1 절연 영역(303b)은 절연체를 포함할 수 있다. 제1 절연 영역(303b)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 주변 영역(303c)은 제1 절연 영역(303b)을 둘러쌀 수 있다. 즉, 제1 주변 영역(303c)은 내부가 비어있는 고리 형상일 수 있다. 제1 절연 영역(303b)의 외면은 제1 주변 영역(303c)의 내면과 직접 접할 수 있다. 제1 주변 영역(303c)은 베이스 기판(300)의 도핑된 실리콘으로 형성될 수 있다.
제2 절연 영역(303d)은 제1 주변 영역(303c)을 둘러싸도록 형성될 수 있다. 즉, 제2 절연 영역(303d)은 내부가 비어있는 고리 형상일 수 있다. 제1 주변 영역(303c)의 측면은 제2 절연 영역(303d)에 의해서 완전히 절연될 수 있다. 제1 주변 영역(303c)의 외면은 제2 절연 영역(303d)의 내면과 직접 접할 수 있다. 제2 절연 영역(303d)은 절연체를 포함할 수 있다. 제2 절연 영역(303d)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 절연 영역(303d)은 베이스 기판(300)에 의해서 둘러싸일 수 있다. 베이스 기판(300)은 도핑된 실리콘을 포함할 수 있다.
도 5를 참조하면, 제1 실리콘 관통 전극(303)은 구조상 도전체 사이에 유전체가 끼어있는 형태이므로, 기생 커패시턴스(parasitic capacitance)를 가질 수 있다. 이러한 기생 커패시턴스는 사용자가 의도한 신호의 전달을 부정확하게 하는 기생 잡음을 발생시킬 수 있다.
기존의 절연 영역이 1개인 경우에는 커패시터가 1개가 있는 경우와 같지만, 본 발명의 도 1a 내지 도 5의 몇몇 실시예는 절연 영역이 2겹인 경우이므로, 2개의 커패시터가 직렬로 연결된 경우로 나타낼 수 있다.
즉, 제1 절연 영역(303b)에 의해서 형성된 커패시터의 커패시턴스를 C1이라고 하고, 제2 절연 영역(303d)에 의해서 형성된 커패시터의 커패시턴스를 C2라고 하면, 2개의 커패시터를 직렬로 연결한 전체 커패시턴스 C0는 다음의 수학식 1에 의해서 정의된다.
Figure 112016072746030-pat00001
이는 C1, C2 가 양수임을 전제로 볼 때, C0가 C1 또는 C2 보다 작음을 의미할 수 있다. 즉, 제2 절연 영역(303d)이 형성됨에 의해서 기생 커패시턴스가 크게 줄어든다는 것을 의미할 수 있다.
기생 커패시턴스가 줄어듦에 따라서 제1 실리콘 관통 전극(303)을 통해서 전달되는 신호의 기생 잡음도 줄어들 수 있다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 멤스 센서의 정밀성 및 동작 속도를 높일 수 있다.
다시, 도 2 및 도 3을 참조하면, 복수의 실리콘 관통 전극이 기판에 각각 위치하고 있다. 도 2 및 도 3에 표시된 베이스 TSV는 하나의 도전체와 이를 둘러싼 절연체로 형성될 수 있다. 도 2 및 도 3에 표시된 더블 TSV는 베이스 TSV를 감싸는 한 겹의 절연체를 의미할 수 있다.
이러한 실리콘 관통 전극의 배치는 디바이스 기판(100) 및 베이스 기판(300)의 공간에 따라서 적절하게 결정될 수 있다. 즉, 더블 TSV가 형성되기 어려운 좁은 곳은 일반적인 실리콘 관통 전극을 형성하되, 공간의 여유가 있는 곳은 더블 TSV를 형성할 수 있다.
도 2 및 도 3에 도시된 TSV는 외부에서 내부로의 전원을 공급하는 공급 TSV(Vi) 및 내부에서 외부로의 신호를 출력하는 출력 TSV(Vo)를 포함할 수 있다.
신호를 출력하는 출력 TSV(Vo)에 비해서 전원을 공급하는 공급 TSV(Vi)는 상대적으로 높은 전압의 전기 신호가 전송될 수 있다. 따라서, 기생 커패시턴스에 따른 신호 기생 잡음이 상대적으로 더욱 커질 수 있다.
본 발명의 몇몇 실시예에 따른 멤스 센서는 공급 TSV(Vi)를 우선적으로 더블 TSV로 형성하고, 출력 TSV(Vo)는 이후에 공간이 허용되는 정도에 따라서 더블 TSV로 형성하여 기생 잡음 감소의 효율과 공간 활용의 최적화를 도모할 수 있다. 이를 통해서, 멤스 센서의 동작 성능 및 효율을 극대화할 수 있다.
특히, 도 3의 자이로 센서(GP)는 상대적으로 높은 전압의 전기 신호를 전송하는 TSV가 많이 존재하므로, 더블 TSV 또는 3겹 이상의 절연 영역을 가지는 TSV의 효율이 매우 커질 수 있다. 즉, 공급되는 전원의 기생 잡음 및 출력 신호의 기생 잡음이 대폭 감소되어 더욱 정밀하고, 더욱 빠르며, 전력 소모도 낮은 자이로 멤스 센서를 제공할 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명한다.
도 6은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이고, 도 7은 도 6의 실리콘 관통 전극을 세부적으로 설명하기 위한 등가 회로도이다.
도 6의 실리콘 관통 전극은 제2 주변 영역(303e) 및 제3 절연 영역(303f)을 더 포함할 수 있다.
제2 주변 영역(303e)은 제2 절연 영역(303d)을 둘러쌀 수 있다. 즉, 제2 주변 영역(303e)은 내부가 비어있는 고리 형상일 수 있다. 제2 절연 영역(303d)의 외면은 제2 주변 영역(303e)의 내면과 직접 접할 수 있다. 제2 주변 영역(303e)은 베이스 기판(300)의 도핑된 실리콘으로 형성될 수 있다.
제3 절연 영역(303f)은 제2 주변 영역(303e)을 둘러싸도록 형성될 수 있다. 즉, 제3 절연 영역(303f)은 내부가 비어있는 고리 형상일 수 있다. 제2 주변 영역(303e)의 측면은 제3 절연 영역(303f)에 의해서 완전히 절연될 수 있다. 제2 주변 영역(303e)의 외면은 제3 절연 영역(303f)의 내면과 직접 접할 수 있다. 제3 절연 영역(303f)은 절연체를 포함할 수 있다. 제3 절연 영역(303f)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제3 절연 영역(303f)은 베이스 기판(300)에 의해서 둘러싸일 수 있다. 베이스 기판(300)은 도핑된 실리콘을 포함할 수 있다.
도 4 및 도 5와 같이 기존의 절연 영역이 2개인 경우에는 커패시터가 2개가 있는 경우와 같지만, 본 발명의 도 6 및 도 7의 몇몇 실시예는 절연 영역이 3겹인 경우이므로, 3개의 커패시터가 직렬로 연결된 경우로 나타낼 수 있다.
즉, 제1 절연 영역(303b)에 의해서 형성된 커패시터의 커패시턴스를 C1이라고 하고, 제2 절연 영역(303d)에 의해서 형성된 커패시터의 커패시턴스를 C2라고 하고, 제3 절연 영역(303f)에 의해서 형성된 커패시터의 커패시턴스를 C3라고 하면, 3개의 커패시터를 직렬로 연결한 전체 커패시턴스 C0'은 다음의 수학식 2에 의해서 정의된다.
Figure 112016072746030-pat00002
이는 C1, C2 및 C3 가 양수임을 전제로 볼 때, C0'이 C1, C2 또는 C3 보다 작음을 의미할 수 있다. 즉, 제3 절연 영역(303f)이 추가 형성됨에 의해서 기생 커패시턴스가 더욱 크게 줄어든다는 것을 의미할 수 있다.
기생 커패시턴스가 줄어듦에 따라서 제1 실리콘 관통 전극(303)을 통해서 전달되는 신호의 기생 잡음도 줄어들 수 있다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 멤스 센서의 정밀성 및 동작 속도를 높일 수 있다.
본 발명의 도 1a 내지 도 7을 참조하면, 절연 영역이 2겹 내지 3겹인 경우를 도시하였지만, 이에 제한되는 것은 아니다. 즉, 공간이 허락하는 경우에는 절연 영역이 4겹 이상으로 형성될 수도 있다.
이하, 도 2, 도 3 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명한다.
도 8은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 8을 참조하면, 베이스 기판(300)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 각각 제2 실리콘 관통 전극(306) 및 제1 실리콘 관통 전극(303)을 포함할 수 있다.
제1 실리콘 관통 전극(303)은 도 4에서 설명한 것과 같다.
제2 실리콘 관통 전극(306)은 제2 코어 영역(306a) 및 제4 절연 영역(306b)을 포함할 수 있다. 즉, 제1 실리콘 관통 전극(303)에 비해서 절연 영역이 한 겹 더 적을 수 있다.
제2 실리콘 관통 전극(306)은 베이스 기판(300)의 공간 마진(margin)에 따라서, 형성될 수 있다. 즉, 베이스 기판(300)의 다른 구성이나, 베이스 기판(300)과 오버랩되는 디바이스 기판(100)의 다른 구성과 충돌되지 않도록 한겹의 절연 영역을 가지는 제2 실리콘 관통 전극(306)을 제1 실리콘 관통 전극(303)과 동시에 포함할 수 있다.
도 2 및 도 3을 참조하면, 몇몇 TSV가 하나의 절연 영역을 가지는 제2 실리콘 관통 전극(306)의 형태로 도시되고 있음을 알 수 있다.
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명한다.
도 9는 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 멤스 센서는 베이스 기판(300)에 제3 실리콘 관통 전극(307)을 포함할 수 있다. 제3 실리콘 관통 전극(307)은 제3 코어 영역(307a), 제5 절연 영역(307b), 제3 주변 영역(307c) 및 제6 절연 영역(307d)을 포함할 수 있다.
제3 코어 영역(307a) 및 제5 절연 영역(307b)은 도 4의 제1 코어 영역(303a)과 제1 절연 영역(303b)과 유사하므로 편의상 중복되는 설명을 생략한다.
제3 주변 영역(307c)은 제5 절연 영역(307b)을 둘러쌀 수 있다. 제6 절연 영역(307d)은 제3 주변 영역(307c)을 둘러쌀 수 있다. 제3 주변 영역(307c)의 폭은 일정하지 않을 수 있다. 즉, 제6 절연 영역(307d)과 제5 절연 영역(307b) 사이의 거리(d1, d2)는 방향에 따라 서로 다를 수 있다.
즉, 절연 영역 사이의 거리가 일정하지 않더라도, 각각의 방향에 따른 기생 커패시턴스의 감소의 정도가 차이가 있을 뿐, 기생 커패시턴스가 줄어드는 것은 변함이 없다. 따라서, 베이스 기판(300)의 공간 마진에 의해서 절연 영역의 위치 및 주변 영역의 면적은 적절히 조절될 수 있다.
이하, 도 2, 도 3 및 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명한다.
도 10은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 멤스 센서는 베이스 기판(300)에 제4 실리콘 관통 전극(308)을 포함할 수 있다. 제4 실리콘 관통 전극(308)은 제4 코어 영역(308a), 제7 절연 영역(308b), 제4 주변 영역(308c) 및 제8 절연 영역(308d)을 포함할 수 있다.
제4 코어 영역(308a)의 형상은 제7 절연 영역(308b)에 의해서 정의되고, 제4 주변 영역(308c)의 형상은 제7 절연 영역(308b) 및 제8 절연 영역(308d)에 의해서 정의될 수 있다. 제7 절연 영역(308b)은 제8 절연 영역(308d)과 다른 형상일 수 있다. 여기서, "다른 형상"이라고 함은, 도형의 합동뿐만 아니라 닮음도 포함하지 않는 개념일 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 멤스 센서는 2겹 이상의 절연 영역을 통해서 기생 커패시턴스를 감소시킬 수만 있으면, 즉, 내부 영역을 완전히 감쌀 수 만 있으면 외부 영역의 형상은 아무런 제한이 없다. 이에 따라서, 공정 공간 마진 및 디자인 룰에 의해서 자유로운 형상으로 형성될 수 있다.
도 2 및 도 3을 참조하면, 몇몇 더블 TSV가 베이스 TSV와 서로 다른 형상을 가지는 제4 실리콘 관통 전극(308)의 형태로 도시되고 있음을 알 수 있다.
이하, 도 2, 도 3 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서를 설명한다.
도 11은 본 발명의 몇몇 실시예에 따른 멤스 센서의 실리콘 관통 전극을 설명하기 위한 평면 단면도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 멤스 센서는 베이스 기판(300)에 제5 실리콘 관통 전극(309)을 포함할 수 있다. 제5 실리콘 관통 전극(309)은 제5 코어 영역(309a, 316a, 317a), 제9 절연 영역(309b, 316b, 317b), 제5 주변 영역(309c) 및 제10 절연 영역(309d)을 포함할 수 있다.
제5 코어 영역(309a, 316a, 317a)과 제9 절연 영역(309b, 316b, 317b)은 도시되었듯이, 복수일 수 있다. 다만, 제5 주변 영역(309c) 및 제10 절연 영역(309d)은 복수의 제5 코어 영역(309a, 316a, 317a)과 제9 절연 영역(309b, 316b, 317b)을 감싸는 하나의 영역일 수 있다.
각각의 제5 코어 영역(309a, 316a, 317a)은 모두 별도의 신호를 전송할 수 있다. 따라서, 각각의 제5 코어 영역(309a, 316a, 317a)에 발생하는 기생 커패시턴스는 하나의 제5 주변 영역(309c) 및 제10 절연 영역(309d)에 의해서도 각각 독립적으로 감소될 수 있다.
따라서, 공정 공간 마진 및 디자인 룰에 따라서, 복수의 코어 영역을 하나의 주변 영역으로 감싸 기생 잡음을 줄일 수 있다.
도 2 및 도 3을 참조하면, 하나의 더블 TSV가 복수의 베이스 TSV와 대응되는 제5 실리콘 관통 전극(309)의 형태로 도시되고 있음을 알 수 있다.
이하, 도 12 내지 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서 제조 방법을 설명한다. 상술한 도 1a 내지 도 11의 멤스 센서에 대한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 12 내지 도 16은 본 발명의 몇몇 실시예에 따른 멤스 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 14는 도 13의 상면의 평면뷰를 나타낸 도면이다.
도 12를 참조하면, 프리 베이스 기판(30)을 도핑한다.
프리 베이스 기판(30)은 추후에 베이스 기판(300)으로 가공될 수 있다. 프리 베이스 기판(30)은 두께에 따라 사용 영역(R1) 및 제거 영역(R2)을 포함할 수 있다. 사용 영역(R1)은 추후에 가공되어 사용되는 영역이고, 제거 영역(R2)은 추후에 제거되는 부분일 수 있다. 제거 영역(R2)의 두께가 사용 영역(R1)의 두께보다 클 수 있으나, 이에 제한되는 것은 아니다.
프리 베이스 기판(30)은 실리콘 기판일 수 있으나, 이에 제한되는 것은 아니다. 프리 베이스 기판(30)은 저마늄 등 다른 반도체 기판일 수도 있다.
프리 베이스 기판(30)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다.
프리 베이스 기판(30)은 전체적으로 도핑(D)되어 전도성을 높일 수 있다. 이를 통해서, 추후에 절연 영역을 형성하여 소자 분리가 되는 것만으로 코어 영역이 형성될 수 있다.
이어서, 도 13 및 도 14를 참조하면, 제1 트렌치(T1) 내지 제3 트렌치(T3)를 형성한다.
제1 트렌치(T1)는 제1 영역(Ⅰ)에 형성될 수 있다. 제1 트렌치(T1)는 추후에 코어 영역이 형성되는 부분일 수 있다. 도 14에는 수평 단면이 사각형으로 도시되었지만, 이에 제한되는 것은 아니다.
제2 트렌치(T2) 및 제3 트렌치(T3)는 제2 영역(Ⅱ)에 형성될 수 있다. 제2 트렌치(T2) 및 제3 트렌치(T3)는 환형 트렌치일 수 있다. 즉, 제2 트렌치(T2)에 의해서 제2 트렌치(T2) 내부에 제6 코어 영역(610)이 정의될 수 있다. 또한, 제2 트렌치(T2) 및 제3 트렌치(T3)에 사이에 제6 주변 영역(630)이 정의될 수 있다.
제1 트렌치(T1) 내지 제3 트렌치(T3)는 사용 영역(R1)보다 깊게 형성될 수 있다. 즉, 제1 트렌치(T1) 내지 제3 트렌치(T3)는 제거 영역(R2)의 상부의 일부까지 형성될 수 있다.
이어서, 도 15를 참조하면, 제1 트렌치(T1) 내지 제3 트렌치(T3)를 채운다.
제1 영역(Ⅰ)에서 제1 트렌치(T1)는 제7 코어 영역(510) 및 제13 절연 영역(520)에 의해서 채워질 수 있다. 제13 절연 영역(520)은 제1 트렌치(T1)의 측면 및 바닥면을 따라 컨포말하게(conformally) 형성될 수 있다. 제13 절연 영역(520)은 절연체, 예를 들어, 실리콘 질화막 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제7 코어 영역(510)은 제13 절연 영역(520) 상에 형성되어 제1 트렌치(T1)를 완전히 채울 수 있다. 제7 코어 영역(510)은 도전체를 포함할 수 있다. 예를 들어, 제7 코어 영역(510)은 금속 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
제2 영역(Ⅱ)에서는, 제2 트렌치(T2)와 제3 트렌치(T3)가 절연체에 의해서 완전히 채워질 수 있다. 이에 따라서, 제11 절연 영역(620) 및 제12 절연 영역(640)이 형성될 수 있다.
이어서, 도 16을 참조하면, 제거 영역(R2)을 제거한다.
사용 영역(R1) 하부에 위치한 제거 영역(R2)은 제거될 수 있다. 제거 영역(R2)의 제거는 화학 기계적 연마(Chemical Mechanical Polish, CMP)를 이용할 수 있으나, 이에 제한되는 것은 아니다. 프리 베이스 기판(30)은 제거 영역(R2)이 제거되어 베이스 기판(300)이 될 수 있다.
제거 영역(R2)이 제거됨에 따라서, 제1 트렌치(T1) 내지 제3 트렌치(T3)는 베이스 기판(300)을 관통할 수 있다. 즉, 제7 코어 영역(510) 및 제13 절연 영역(520)의 하면이 외부로 노출되고, 제7 코어 영역(510) 및 제13 절연 영역(520)을 포함하는 제7 실리콘 관통 전극(500)이 제1 영역(Ⅰ)에서 완성될 수 있다.
또한, 제2 영역(Ⅱ)에서는 제6 코어 영역(610), 제11 절연 영역(620), 제6 주변 영역(630) 및 제12 절연 영역(640)의 하면이 외부로 노출되고, 제6 코어 영역(610), 제11 절연 영역(620), 제6 주변 영역(630) 및 제12 절연 영역(640)을 포함하는 제6 실리콘 관통 전극(600)이 완성될 수 있다.
상기 도 12 내지 도 16에서는 제1 영역(Ⅰ)의 제7 실리콘 관통 전극(500)과 제2 영역(Ⅱ)의 제6 실리콘 관통 전극(600)이 서로 같은 공정 단계를 통해서 형성되는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 즉, 각각의 영역에서 서로 다른 시점에서 제6 실리콘 관통 전극(600)과 제7 실리콘 관통 전극(500)이 형성될 수도 있다.
제7 실리콘 관통 전극(500)의 제7 코어 영역(510)은 도핑된 폴리 실리콘 또는 금속일 수 있고, 제6 실리콘 관통 전극(600)의 제6 코어 영역(610)은 도핑된 폴리 실리콘일 수 있다. 즉, 제6 코어 영역(610)과 제7 코어 영역(510)의 물질은 서로 다를 수도 있고, 서로 같을 수도 있다.
상술한 도 12 내지 도 16의 도면에 의한 멤스 센서의 실리콘 관통 전극은 서로 다른 공정에 의해서 형성된 제1 영역(Ⅰ)의 제7 실리콘 관통 전극(500)과 제2 영역(Ⅱ)의 제6 실리콘 관통 전극(600)을 포함할 수 있다.
제2 영역(Ⅱ)의 경우는 새로이 코어 영역을 형성할 필요 없이 단순히 절연 영역의 형성만으로 실리콘 관통 전극을 완성할 수 있고, 다중으로 절연 영역을 형성하여 상술한 설명과 같이 기생 커패시턴스를 줄여 기생 잡음을 최소화할 수 있다.
다만, 제2 영역(Ⅱ)의 실리콘 관통 전극을 형성하는 방식은 실리콘 관통 전극의 스케일이 줄어드는 경우 공정 상의 한계에 의해서 실리콘 관통 전극의 형성이 어려울 수 있다. 이에 반해서, 제1 영역(Ⅰ)의 실리콘 관통 전극의 형성 방법은 상대적으로 더 작은 크기의 실리콘 관통 전극을 효과적으로 형성할 수 있다.
따라서, 본 발명의 몇몇 실시예에 따른 멤스 센서는 동일한 베이스 기판(300)에 공정 상의 제약 조건 및 신호 기생 잡음 감소의 중요도를 고려하여 최적의 실리콘 관통 전극 구조를 형성할 수 있다.
이하, 도 12 및 도 17 내지 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 멤스 센서 제조 방법을 설명한다. 상술한 도 1a 내지 도 16의 멤스 센서 및 그 제조 방법에 대한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 17 내지 도 20은 본 발명의 몇몇 실시예에 따른 멤스 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 18은 도 17의 상면의 평면뷰를 나타낸 도면이다.
도 12, 도 17 및 도 18을 참조하면, 도핑된 프리 베이스 기판(30)의 제1 영역(Ⅰ)에 제4 트렌치(T4)가 더 형성될 수 있다.
제4 트렌치(T4)는 제1 트렌치(T1)를 둘러싸는 고리 형상의 트렌치일 수 있다. 제4 트렌치(T4)가 형성됨에 따라서, 추후에 제1 영역(Ⅰ)의 제7 실리콘 관통 전극(500)도 더블 TSV가 될 수 있다.
이어서, 도 19를 참조하면, 제1 트렌치(T1) 내지 제4 트렌치(T4)를 채운다.
제4 트렌치(T4)는 절연물질로 채워질 수 있다. 즉, 제4 트렌치(T4)는 제14 절연 영역(540)이 형성될 수 있다. 제14 절연 영역(540)이 형성됨에 따라, 제14 절연 영역(540)과 제13 절연 영역(520) 사이에 제7 주변 영역(530)이 정의될 수 있다. 제14 절연 영역(540)은 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
이어서, 도 20을 참조하면, 제거 영역(R2)을 제거한다.
제거 영역(R2)이 제거됨에 따라서, 제1 트렌치(T1) 내지 제4 트렌치(T4)는 베이스 기판(300)을 관통할 수 있다. 즉, 제7 코어 영역(510), 제13 절연 영역(520), 제7 주변 영역(530) 및 제14 절연 영역(540)의 하면이 외부로 노출되고, 제7 코어 영역(510) 및 제13 절연 영역(520)을 포함하는 제7 실리콘 관통 전극이 제1 영역(Ⅰ)에서 완성될 수 있다.
도 17 내지 도 20의 멤스 센서는 도 12 내지 도 16의 멤스 센서의 이점을 그대로 취하면서 제1 영역(Ⅰ)의 실리콘 관통 전극의 기생 잡음도 최소화 할 수 있다. 따라서, 공정의 자유도와 기생 잡음의 최소화의 두 가지 목적이 달성된 향상된 멤스 센서를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
303, 304, 305, 306, 307, 308, 309, 500, 600: 실리콘 관통 전극
303a, 304a, 305a, 306a, 307a, 308a, 309a, 510, 610: 코어 영역
303c, 304c, 305c, 307c, 308c, 309c, 530, 630: 주변 영역

Claims (15)

  1. 디바이스 패턴이 형성된 디바이스 기판;
    상기 디바이스 기판 상에 형성되고, 루테늄 질화물 또는 루테늄 산질화물을 포함하는 패시베이션막;
    상기 패시베이션막 상에 형성되고, 금(Au)을 포함하는 솔더 패드;
    상기 솔더 패드의 상면 및 측면과 접하는 솔더 컨택;
    상기 솔더 컨택 상에 형성되는 금속 패드;
    상기 디바이스 기판 상부에 배치되고, 제1 캐비티(cavity) 영역을 포함하는 캡 기판으로서, 상기 제1 캐비티 영역은 상기 패시베이션막, 상기 솔더 패드, 상기 솔더 패드, 상기 솔더 컨택, 상기 디바이스 기판 및 상기 캡 기판에 의해서 정의되는 캡 기판;
    상기 디바이스 기판 하부에 배치되는 베이스 기판;
    상기 베이스 기판을 관통하여 형성되는 제1 실리콘 관통 전극으로서,
    상기 제1 실리콘 관통 전극은 외부로부터 제공된 제1 전기 신호를 상기 디바이스 패턴으로 전송하는 제1 코어 영역과,
    상기 제1 코어 영역의 외면을 둘러싸는 제1 절연 영역과,
    상기 제1 절연 영역의 외면을 둘러싸는 제1 주변 영역과,
    상기 제1 주변 영역의 외면을 둘러싸는 제2 절연 영역을 포함하는 제1 실리콘 관통 전극;
    상기 베이스 기판을 관통하여 형성되고, 상기 제1 실리콘 관통 전극과 이격되는 제2 실리콘 관통 전극으로서,
    상기 제2 실리콘 관통 전극은 상기 디바이스 패턴에서 제공된 제2 전기 신호를 외부로 출력하는 제2 코어 영역과,
    상기 제2 코어 영역의 외면을 둘러싸는 제3 절연 영역을 포함하는 제2 실리콘 관통 전극; 및
    상기 제1 및 제2 실리콘 관통 전극과 전기적으로 연결되어 상기 디바이스 패턴에 대한 전기 신호를 처리하는 회로 기판을 포함하고,
    상기 제1 전기 신호는 상기 제2 전기 신호에 비해서 더 높은 전압을 가지는 멤스 센서.
  2. 삭제
  3. 제1 항에 있어서,
    상기 베이스 기판을 관통하여 형성되고, 상기 제1 및 제2 실리콘 관통 전극과 이격되는 제3 실리콘 관통 전극으로서,
    상기 제3 실리콘 관통 전극은 상기 디바이스 패턴에서 제공된 전기 신호를 외부로 출력하거나 외부로부터 제공된 전기 신호를 상기 디바이스 패턴으로 전송하는 제3 코어 영역과,
    상기 제3 코어 영역의 외면을 둘러싸는 제4 절연 영역을 포함하는 제3 실리콘 관통 전극과,
    상기 제2 및 제3 관통 전극을 둘러싸는 제5 절연 영역을 더 포함하는 멤스 센서.
  4. 제1 항에 있어서,
    상기 제3 절연 영역의 외면을 둘러싸는 제2 주변 영역과,
    상기 제2 주변 영역의 외면을 둘러싸는 제4 절연 영역을 더 포함하고,
    상기 제1 코어 영역과 상기 제2 코어 영역의 형상은 동일하되, 상기 제1 주변 영역과 상기 제2 주변 영역의 형상은 서로 다른 멤스 센서.
  5. 제4 항에 있어서,
    상기 제1 코어 영역과 상기 제2 코어 영역의 면적은 동일하되, 상기 제1 주변 영역과 상기 제2 주변 영역의 면적은 서로 다른 멤스 센서.
  6. 제1 항에 있어서,
    상기 제1 실리콘 관통 전극은 외부에서 상기 디바이스 패턴으로 전원을 공급하고,
    상기 제2 실리콘 관통 전극은 상기 디바이스 패턴에서 외부로 신호를 출력하는 멤스 센서.
  7. 제1 항에 있어서,
    상기 제1 실리콘 관통 전극은,
    상기 제2 절연 영역의 외면을 둘러싸는 제3 주변 영역과,
    상기 제3 주변 영역의 외면을 둘러싸는 제6 절연 영역을 더 포함하는 멤스 센서.
  8. 제7 항에 있어서,
    상기 제2 및 제6 절연 영역의 형상은 서로 다른 멤스 센서.
  9. 제1 항에 있어서,
    상기 베이스 기판은 X축 영역, Y축 영역 및 Z축 영역을 포함하되,
    상기 X축 영역과 상기 Y축 영역의 상기 제1 실리콘 관통 전극의 배치 형태는 동일하되, 배치 방향은 서로 수직하는 멤스 센서.
  10. 제1 항에 있어서,
    상기 회로 기판은 상기 베이스 기판 하부에 배치되어, 상기 제1 실리콘 관통 전극의 하면과 전기적으로 연결되는 멤스 센서.
  11. 제1 항에 있어서,
    상기 회로 기판은 상기 캡 기판 상부에 배치되어, 상기 제1 실리콘 관통 전극과 와이어 본딩(wire bonding)으로 연결되는 멤스 센서.
  12. 베이스 기판을 도핑하고,
    상기 베이스 기판에 제1 환형 트렌치와, 상기 제1 환형 트렌치를 감싸는 제2 환형 트렌치와, 상기 제1 환형 트렌치에 의해서 정의되는 제1 코어 영역과, 상기 제1 및 제2 환형 트렌치에 의해서 정의되는 제1 주변 영역을 형성하고,
    상기 제1 및 제2 환형 트렌치에 절연물질을 채워 각각 제1 및 제2 절연 영역을 형성하고,
    상기 베이스 기판에 필라 형태의 트렌치를 형성하고,
    상기 트렌치의 내벽에 절연막을 형성하고,
    상기 절연막 상에 상기 트렌치를 채우는 도전막을 형성하고,
    상기 베이스 기판의 하면을 연마하여 상기 제1 코어 영역과 상기 제1 주변 영역을 분리하여, 상기 제1 코어 영역, 상기 제1 절연 영역, 상기 제1 주변 영역 및 상기 제2 절연 영역을 포함하는 제1 실리콘 관통 전극과, 상기 절연막 및 상기 도전막을 포함하는 제2 실리콘 관통 전극을 형성하는 것을 포함하되,
    상기 제1 코어 영역은 외부로부터 제공된 제1 전기 신호를 상기 베이스 기판 상에 배치된 디바이스 기판에 형성된 디바이스 패턴으로 전송하고,
    상기 도전막은 상기 디바이스 패턴에서 제공된 제2 전기 신호를 외부로 출력하고,
    상기 제1 전기 신호는 상기 제2 전기 신호에 비해서 더 높은 전압을 가지는 멤스 센서 제조 방법.
  13. 삭제
  14. 삭제
  15. 제12 항에 있어서,
    상기 제1 및 제2 환형 트렌치를 형성하는 것은,
    상기 제2 환형 트렌치를 감싸는 제3 환형 트렌치와, 상기 제2 및 제3 환형 트렌치에 의해서 정의되는 제2 주변 영역을 형성하는 것을 더 포함하는 멤스 센서 제조 방법.
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