JP4369348B2 - 基板及びその製造方法 - Google Patents

基板及びその製造方法 Download PDF

Info

Publication number
JP4369348B2
JP4369348B2 JP2004323940A JP2004323940A JP4369348B2 JP 4369348 B2 JP4369348 B2 JP 4369348B2 JP 2004323940 A JP2004323940 A JP 2004323940A JP 2004323940 A JP2004323940 A JP 2004323940A JP 4369348 B2 JP4369348 B2 JP 4369348B2
Authority
JP
Japan
Prior art keywords
hole
substrate
conductive
base material
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004323940A
Other languages
English (en)
Other versions
JP2006135175A5 (ja
JP2006135175A (ja
Inventor
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2004323940A priority Critical patent/JP4369348B2/ja
Priority to EP05256300A priority patent/EP1656005A3/en
Priority to US11/247,713 priority patent/US7365436B2/en
Priority to TW094135506A priority patent/TWI384604B/zh
Priority to KR1020050096848A priority patent/KR20060053282A/ko
Priority to CNB2005101161406A priority patent/CN100517679C/zh
Publication of JP2006135175A publication Critical patent/JP2006135175A/ja
Publication of JP2006135175A5 publication Critical patent/JP2006135175A5/ja
Application granted granted Critical
Publication of JP4369348B2 publication Critical patent/JP4369348B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10287—Metal wires as connectors or conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046—Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、基板及びその製造方法に係り、特に基材を貫通する貫通ビアと、貫通ビアと接続される配線とを備えた基板及びその製造方法に関する。
近年、半導体微細加工技術を用いたＭＥＭＳ（Micro Electro Mechanical Systems）と呼ばれるマイクロマシン用パッケージや、半導体素子が実装されるインターポーザ等の基板の開発が進められている。このような基板においては、基材を貫通する貫通孔に貫通ビアを設けて、この貫通ビアにより基材の両面に形成された配線間を電気的に接続する構成が採られている。
図１は、従来の基板を示した断面図である。図１に示すように、基板１０は、大略するとシリコン基材１１と、絶縁層１３と、貫通ビア１５と、配線１７，２１と、ソルダーレジスト１９，２４とを有した構成とされている。シリコン基材１１には、シリコン基材１１を貫通する貫通孔１２が形成されている。絶縁層１３は、貫通孔１２が形成されたシリコン基材１１の表面を覆うように形成されている。絶縁層１３は、シリコン基材１１と貫通ビア１５及び配線１７，２１との間を絶縁するためのものである。
貫通ビア１５は、絶縁層１３が形成された貫通孔１２に配設されている。貫通ビア１５は、円柱形状とされており、貫通ビア１５の端部１５ａと絶縁層１３の面１３ａとは面一とされており、貫通ビア１５の端部１５ｂと絶縁層１３の面１３ｂとは面一とされている。貫通ビア１５は、シリコン基材１１の両面に形成された配線１７，２１と接続されている。貫通ビア１５は、シリコン基材１１の両面に形成された配線１７と配線２１との間を電気的に接続するためのものである。
貫通ビア１５は、絶縁層１３が形成されたシリコン基材１１の上面に、スパッタ法等によりシード層を形成して、電解めっき法によりシード層上にＣｕ等の導電金属を析出、成長させることで形成される（例えば、特許文献１参照）。
配線１７は、貫通ビア１５の端部１５ａと接続されており、外部接続端子１８を有した構成とされている。外部接続端子１８には、マザーボード２６等の他の基板が接続される。ソルダーレジスト１９は、外部接続端子１８を露出すると共に、外部接続端子１８以外の配線１７を覆うよう基材１１の上面に設けられている。
配線２１は、貫通ビア１５の端部１５ｂと接続されており、外部接続端子２２を有した構成とされている。外部接続端子２２には、ＭＥＭＳや、半導体素子２５が実装される。ソルダーレジスト２４は、外部接続端子２２を露出すると共に、外部接続端子２２以外の配線２１を覆うようシリコン基材１１の下面に設けられている。
特開平１−２５８４５７号公報
しかしながら、従来の貫通ビア１５の形状は、円柱形状であるため、貫通ビア１５と対向する絶縁層１３と貫通ビア１５との間から水分等が侵入して、貫通ビア１５が劣化し、配線１７，２１と貫通ビア１５との間の電気的な接続信頼性が低下してしまうという問題があった。
また、従来の貫通ビア１５の形成方法では、シード層の表面に析出した導電金属が貫通孔１２の内周面に形成され、貫通孔１２の内周面に沿って導体金属膜が成長するため、貫通ビア１５の中心付近にボイド（空洞）が発生してしまい、配線１７，２１と接続される貫通ビア１５の電気的な接続信頼性が低下してしまうという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、貫通ビアにボイドが発生することを抑制すると共に、配線と貫通ビアとの間の電気的な接続信頼性を向上することのできる基板及びその製造方法を提供することを目的とする。
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
本発明の一観点によれば、貫通孔が形成された基材と、
該基材の貫通孔に導電金属を充填して形成された貫通ビアと、を備えた基板であって、
前記貫通ビアは、前記貫通孔に設けられた貫通部と、該貫通部の両端に設けられ、前記基材の貫通孔から突出すると共に、前記貫通部の寸法よりも幅広の形状とされた突出部と、を有し、
前記突出部は、第１の突出部と、第２の突出部とを有し、
前記第１の突出部の端部に導電性部材を設け、
前記第１の突出部及び前記貫通部を貫通すると共に、前記貫通孔の略中心軸に位置するよう前記導電性部材により支持された導電性芯材を設け、
前記貫通ビアは、前記導電性芯材及び前記導電性部材に給電する電解めっき法により析出成長した導電金属により構成されることを特徴とする基板が提供される。
本発明によれば、貫通孔の略中心軸に位置するよう導電性芯材を設け、導電性芯材を給電層として、導電性芯材から貫通孔を形成する基材の面に向けて導電金属を成長させて、貫通ビアにボイド（空洞）が発生することを抑制できる。
また、貫通孔の略中心軸に位置する導電性芯材を給電層として、導電性芯材から貫通孔を形成する基材の面に向けて導電金属を成長させることにより、貫通ビアにボイド（空洞）が発生することを抑制できる。また、貫通部の両端に貫通部の寸法よりも幅広の形状とされた突出部を設けることで、貫通部と対向する基材と貫通部との間から水分等が侵入することを防止して、貫通ビアの劣化を抑制することができる。
さらに、貫通孔の略中心軸に位置するよう導電性芯材を導電性部材で支持することができる。
また、前記貫通ビアの端部に、拡散防止膜を設けてもよい。
これにより、貫通孔の略中心軸に位置するよう導電性芯材を拡散防止膜で支持することができる。
また、前記導電性芯材の長さは、前記貫通ビアの長さよりも小さくしてもよい。
このように、導電性芯材の長さを貫通ビアの長さよりも小さくすることで、配線を貫通ビアに接続する際、導電性芯材が邪魔することなく、配線と貫通ビアとを接続することができる。
また、前記導電性部材には、拡散防止膜を用いてもよい。
このように、導電性部材として拡散防止膜を用いることにより、拡散防止膜を介して、半導体素子や他の基板等を貫通ビアに接続することができる。
また、前記第２の突出部には、外部接続端子を有した配線を接続してもよい。
このように、ボイドの発生が抑制された貫通ビアに配線を接続することで、配線と貫通ビアとの間の電気的な接続信頼性を向上させることができる。
本発明の他の観点によれば、貫通孔が形成された基材と、該基材の貫通孔に導電金属を充填して形成された貫通ビアと、を備えた基板の製造方法であって、
支持板上に金属箔を貼り付ける金属箔貼付工程と、
前記金属箔上に、導電性部材を形成する導電性部材形成工程と、
前記金属箔上に、前記導電性部材を覆うと共に、接着性を有した感光性レジスト層を形成する感光性レジスト層形成工程と、
前記感光性レジスト層上に、前記貫通孔が形成された前記基材を配置する基材配置工程と、
前記貫通孔の内部に現像液を供給して前記感光性レジスト層を溶解することで、前記貫通孔の開口径よりも幅広形状とされた鍔状空間を形成する鍔状空間形成工程と、
前記鍔状空間形成工程後に、前記感光性レジスト層を硬化させる硬化工程と、
前記硬化工程後、前記貫通孔の開口径よりも幅広形状とされ、前記貫通孔を露出する開口部を有したドライフィルムレジストを形成するドライフィルムレジスト形成工程と、
前記ドライフィルムレジスト形成工程後、ワイヤボンディング法により、前記導電性部材に、前記貫通孔の略中心軸に位置する導電性芯材を形成する導電性芯材形成工程と、
前記金属箔に通電し、前記導電性芯材及び前記導電部材に給電することで、電解めっき法により、前記鍔状空間、前記貫通孔、及び前記開口部を導電金属で充填する導電金属充填工程と、
前記開口部から突出した前記導電金属を除去することで、前記鍔状空間に配置された第１の突出部、前記貫通孔に配置された貫通部、及び前記開口部に配置された第２の突出部を有した前記貫通ビアを形成する貫通ビア形成工程と、
前記貫通ビア形成工程後、前記ドライフィルムレジストを除去するドライフィルムレジスト除去工程と、
前記ドライフィルムレジスト除去工程後、前記支持板を除去する支持板除去工程と、
前記支持板除去工程後、前記感光性レジスト層を除去する感光性レジスト層除去工程と、を含むことを特徴とする基板の製造方法が提供される。
上記発明によれば、導電性芯材を給電層として、電解めっき法により、導電性芯材から貫通孔を形成する基材の面に向けて導電金属を成長させて、貫通ビアにボイド（空洞）が発生することを抑制できる。
本発明によれば、貫通ビアにボイドが発生することを抑制すると共に、貫通ビアの劣化を抑制して、配線と貫通ビアとの間の電気的な接続信頼性を向上することができる。
次に、図面に基づいて本発明の実施例を説明する。
（第１実施例）
始めに、図２及び図３を参照して、本発明の第１実施例の基板５０の構成について説明する。図２は、本発明の第１実施例の基板の断面図であり、図３は、図２に示した基板のＣ−Ｃ線方向の断面図である。なお、図２において、Ｙ，Ｙ方向は導電性芯材５８の長手方向、Ｘ，Ｘ方向はＹ，Ｙ方向と直交する基材５１の面方向をそれぞれ示している。
基板５０は、大略すると基材５１と、絶縁層５３，６５と、貫通ビア５５と、配線６８と、拡散防止膜６１，７１と、ソルダーレジスト７５とを有した構成とされている。基板５０は、インターポーザである。図２において、基板５０の下面側には、例えば、半導体微細加工技術を用いたＭＥＭＳ（Micro Electro Mechanical Systems）や半導体素子等が実装され、基板５０の上面側（配線６８が形成されている側）には、例えば、マザーボード等の基板が接続される。
基材５１は、シリコンからなるシリコン基材である。基材５１の厚さＭ１は、例えば、１００μｍ〜２００μｍとすることができる。基材５１には、基材５１を貫通する複数の貫通孔５２が形成されている。貫通孔５２の開口径Ｒ２は、例えば、８０μｍ以上とすることができる。なお、基材５１には、ガラス基材等のシリコン基材以外のものを用いても良い。また、ガラス基材のように、絶縁性の基材を用いる場合には、絶縁層５３の形成は不要である。
絶縁層５３は、貫通孔５２を含む基材５１の表面を覆うように形成されている。絶縁層５３は、シリコンからなる基材５１と貫通ビア５５との間を絶縁するためのものである。
貫通ビア５５は、貫通部５７と、第１の突出部である接続パッド５９と、第２の突出部である配線接続部５６と、導電性芯材５８とを有した構成とされている。貫通ビア５５は、導電性芯材５８を給電層として、導電金属を析出成長させることで形成される。導電金属としては、例えば、Ｎｉ−Ｃｏ合金を用いることができる。Ｎｉ−Ｃｏ合金の組成は、例えば、Ｎｉ：Ｃｏ＝６：４〜７：３とすることができる。
貫通部５７は、円柱形状をしており、絶縁層５３が形成された貫通孔５２に配設されている。貫通部５７の直径は、Ｒ１（以下、「直径Ｒ１」とする）とされている。貫通部５７の直径Ｒ１は、貫通孔５２の開口径Ｒ２と略等しい。
配線接続部５６は、貫通部５７の上端部に設けられている。配線接続部５６は、基材５１の上面５１ａから突出しており、貫通部５７の直径Ｒ１よりも幅広の形状とされている。つまり、配線接続部５６の幅Ｗ１は、貫通部５７の直径Ｒ１よりも大きくなるように形成されている（Ｗ１＞Ｒ１）。配線接続部５６は、貫通部５７と一体的に形成されている。また、配線接続部５６は、外部接続端子６９を有した配線６８と接続されている。
接続パッド５９は、貫通部５７の下端部に設けられている。接続パッド５９は、基材５１の下面５１ｂから突出しており、貫通部５７の直径Ｒ１よりも幅広の形状とされている。つまり、接続パッド５９の幅Ｗ２は、貫通部５７の直径Ｒ１よりも大きくなるように設定されている（Ｗ２＞Ｒ１）。接続パッド５９は、ＭＥＭＳや、半導体素子を実装するためのものである。貫通部５７、配線接続部５６、及び接続パッド５９は、導電金属により一体的に形成されている。
このように、貫通部５７の一方の端部に、基材５１の上面５１ａから突出すると共に、貫通部５７の直径Ｒ１よりも幅広の形状とされた配線接続部５６を設け、貫通部５７の他方の端部に、基材５１の面５１ｂから突出すると共に、貫通部５７の直径Ｒ１よりも幅広の形状とされた接続パッド５９を設けることにより、絶縁層５３が形成されると共に、貫通部５７と対向する基材５１と貫通部５７との間に水分等が侵入することを防いで、貫通ビア５５（特に、貫通部５７）の劣化を抑制することができる。
導電性芯材５８は、導電性を有した線状の部材である。導電性芯材５８は、貫通孔５２の中心軸Ｄと略一致するよう導電性部材である拡散防止膜６１により支持されている。導電性芯材５８には、例えば、ワイヤボンディング法により形成された金ワイヤを用いることができる。導電性芯材５８として金ワイヤを用いる場合には、金ワイヤの太さは、例えば、２０μｍ〜３０μｍ（好ましくは、２５μｍ）とすることができる。ワイヤボンディング法は、例えば、貫通孔５２の開口径Ｒ２が８０μｍ以上、貫通孔５２の深さが１００μｍ〜２００μｍの場合に適用することができる。なお、ワイヤボンディング法が適用可能な貫通孔５２の形状は、ワイヤボンディング装置のキャピラリ先端部の外形に依存する。
導電性芯材５８の長さＬ２は、貫通ビア５５の長さＬ１よりも小さくすると良い（Ｌ２＜Ｌ１）。このように、導電性芯材５８の長さＬ２を貫通ビア５５の長さＬ１よりも小さくすることで、配線接続部５６に配線６８を設ける際、導電性芯材５８が邪魔することなく、配線６８を配線接続部５６に接続することができる。なお、貫通ビア５５の長さＬ１とは、配線６８が接続される配線接続部５６の端部から拡散防止膜６１が接続される接続パッド５９の端部までの長さのことである。
また、導電性芯材５８の長さＬ２を貫通部５２の長さＬ３よりも大きく、かつ貫通ビア５５の長さＬ１よりも小さく（Ｌ３＜Ｌ２＜Ｌ１）すると共に、貫通部５２を貫通するよう導電性芯材５８を設けても良い。このように、貫通部５２を貫通するよう導電性芯材５８を設けることで、貫通ビア５５を形成する際、導電性芯材５８を給電層として、導電性芯材５８から貫通孔５２を形成する基材５１の面に向けて導電金属を成長させて、貫通ビア５５（特に、貫通部５７）にボイドが発生することを抑制できる。
導電性部材である拡散防止膜６１は、接続パッド５９の端部に設けられている。拡散防止膜６１は、はんだのぬれ性向上や、貫通ビア５５に含まれるＣｕが接続パッド５９に接続されるはんだ（図示せず）に拡散することを防止するためのものである。拡散防止膜６１には、導電性芯材５８が接続されている。このように、拡散防止膜６１に導電性芯材５８を接続することで、貫通孔５２の略中心軸Ｄに位置するよう導電性芯材５８を支持することができる。また、導電性部材として拡散防止膜６１を用いることにより、拡散防止膜６１を介して、半導体素子や他の基板等を貫通ビア５５に接続することができる。拡散防止膜６１には、例えば、Ａｕ層６２と、Ｎｉ層６３と、Ａｕ層６４とよりなるＡｕ／Ｎｉ／Ａｕ層を用いることができる。Ａｕ層６４は、導電性芯材５８を接続するための層である。導電性芯材５８としてＡｕワイヤを用いた場合、導電性芯材５８が接続される部分にＡｕ層６４を設けることで、拡散防止膜６１とＡｕワイヤとの間の接合強度を十分に得ることができる。なお、Ａｕ層６２，６４の厚さは、例えば、０．２μｍ〜０．５μｍとすることができ、Ｎｉ層６３の厚さは、例えば、２μｍ〜５μｍとすることができる。なお、Ａｕ／Ｎｉ／Ａｕ層以外に、例えば、Ｐｄ／Ｎｉ／Ｐｄ層やＡｕ／Ｐｄ／Ｎｉ／Ｐｄ／Ａｕ層等を拡散防止膜６１として用いてもよい。
絶縁層６５は、配線接続部５６を露出するよう基材５１の上面５１ａに形成されている。絶縁層６５には、例えば、樹脂中にめっき触媒となる金属の粒子や金属の化合物（塩化物、水酸化物、酸化物等）の粒子等を分散させたものを用いることができる。この場合の樹脂としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。めっき触媒となる金属には、例えば、パラジウムや白金が使用することができ、特に、パラジウムが好適である。また、金属の化合物としては、例えば、塩化パラジウムや硫酸パラジウム等を用いることができる。なお、本実施例において、絶縁層６５には、エポキシ系樹脂にパラジウムの粒子を分散させたものを用いる。絶縁層６５にパラジウムを含有した樹脂を用いることで、無電解めっき膜（後述するシード層６６）を形成する際、絶縁層６５に対してデスミア処理及びパラジウム活性化処理等の前処理を行うことなく、無電解めっき法により、直接、絶縁層６５に無電解めっき膜（後述するシード層６６）を形成することができる（図１９参照）。これにより、基板５０の製造工程を簡略化することができる。絶縁層６５の厚さＭ２は、例えば、５μｍとすることができる。
配線６８は、配線接続部５６と接続されるよう絶縁層６５上に設けられている。配線６８は、外部接続端子６９を有しており、導電金属６７とシード層６６とにより構成されている。外部接続端子６９は、マザーボード等の基板が接続されるものである。このように、配線６８に接続端子６９を設けることで、マザーボード等の基板に設けられた外部接続端子に対応するよう外部接続端子６９を配置することができる。導電金属６７には、例えば、Ｃｕを用いることができる。導電金属６７としてＣｕを用いた場合、導電金属６７の厚さＭ３は、例えば、３μｍ〜１０μｍとすることができる。シード層６６には、例えば、Ｎｉ膜を用いることができる。シード層６６の厚さは、例えば、０．１μｍ程度とすることができる。
ソルダーレジスト７５は、外部接続端子６９を露出すると共に、外部接続端子６９以外の配線６８と絶縁層６５とを覆うように形成されている。ソルダーレジスト７５は、外部接続端子６９を露出する開口部７６を有している。ソルダーレジスト７５は、配線６８を保護するためのものである。
拡散防止膜７１は、外部接続端子６９に設けられている。拡散防止膜７１は、はんだのぬれ性向上や、外部接続端子６９に接続されるはんだ（図示せず）に配線６８に含まれるＣｕが拡散することを防止するためのものである。拡散防止膜７１は、例えば、Ｎｉ層７２と、Ａｕ層７３との積層膜により構成することができる。Ｎｉ層７２の厚さは、例えば、２μｍ〜５μｍとすることができる。また、Ａｕ層７３の厚さは、例えば、０．２μｍ〜０．５μｍとすることができる。
なお、拡散防止膜７１には、Ｎｉ／ＰｄやＮｉ／Ｐｄ／Ａｕ（Ｎｉが外部接続端子に接続される側になる）等を用いても良い。
図４は、本実施例の基板が製造される基材の平面図である。なお、図４において、Ａは基板５０が形成される領域（以下、「基板形成領域Ａ」とする）を示している。図４に示すように、本実施例では、基板５０を製造する際、基材５１として、複数の基板形成領域Ａを有した円形状のシリコン基板を用いる。このように、基材５１として基板形成領域Ａを有したシリコン基板を用いて、後述する製造方法（図５乃至図３２参照）で基板５０を製造し、基材５１を切り分けることで、一度に複数の基板５０を製造でき、基板５０の生産性を向上させることができる。
次に、図５乃至図３２を参照して、第１実施例の基板５０の製造方法について説明する。図５乃至図３２は、第１実施例の基板の製造工程を示した図である。なお、本実施例では、基材５１に図４に示したシリコン基材を用いた場合を例に挙げて説明する。また、図５乃至図３２において、図２に示した基板５０と同一構成部分には同一の符号を付す。
始めに、図５に示すように、支持板９１上に接着テープ９２を貼る。支持板９１は、薄い基材５１が変形しないように支持するためのものである。支持板９１には、例えば、ガラス基板やシリコン基板（具体的には、シリコンウエハ等）等を用いることができる。支持板９１としてシリコン基板を用いた場合、支持板９１の厚さＭ４は、例えば、７２５μｍとすることができる。接着テープ９２は、後述する金属箔９３を支持板９１に接着するためのものである。接着テープ９２には、例えば、加熱することにより接着力を失う、サーモピールテープを用いることができる。また、接着テープ９２の代わりに熱剥離接着剤を用いても良い。
次に、図６に示すように、接着テープ９２を介して、Ｃｕ等の金属箔９３を支持板９１に貼り付ける。続いて、図７に示すように、開口部９５を有したドライフィルムレジスト９４を金属箔９３上に形成する。拡散防止膜６１が形成される金属箔９３上の領域は、ドライフィルムレジスト９４の開口部９５により露出される。
次に、図８に示すように、金属箔９３を給電層として、電解めっき法により、開口部９５に露出された金属箔９３上に、Ａｕ層６２、Ｎｉ層６３、Ａｕ層６４を順次設けて、拡散防止膜６１を形成する。Ａｕ層６２，６４の厚さは、例えば、０．２μｍ〜０．５μｍとすることができ、Ｎｉ層６３の厚さは、例えば、２μｍ〜５μｍとすることができる。このように、電解めっき法を用いて、拡散防止膜６１を形成することで、無電解めっき法を用いた場合と比較して、膜質に優れた拡散防止膜を形成することができる。続いて、図９に示すように、ドライフィルムレジスト９４をレジスト剥離液により除去する。
次に、図１０に示すように、拡散防止膜６１及び金属箔９３を覆うように、露光されていない状態のレジスト層９６を設ける。レジスト層９６は、接着性を有したレジストであり、例えば、感光性のドライフィルムレジストや液状のレジストを用いることができる。
このような、接着性を有したレジスト層９６を用いることで、レジスト層９６を介して、貫通孔５２が形成された基材５１を支持板９１に固定することができる（図１１参照）。なお、レジスト層９６の厚さは、例えば、１０μｍ〜１５μｍとすることができる。また、何らかの処理液により、溶解できる場合、レジスト層９６の代わりにエポキシやポリイミド等の接着剤を用いても良い。
次に、図１１に示すように、開口径Ｒ２の貫通孔５２が形成されると共に、基材５１の表面（貫通孔５２に対応する基材５１部分も含む）を覆う絶縁層５３が形成された基材５１を、接着性を有したレジスト層９６上に配置させ、レジスト層９６を介して基材５１を支持板９１に固定する。貫通孔５２は、例えば、ドリルを用いたドリル加工、レーザ加工、異方性エッチングのいずれかの方法により形成することができる。貫通孔５２の開口径Ｒ２は、例えば、８０μｍ以上とすることができる。
絶縁層５３には、例えば、ＣＶＤ法により形成された酸化膜（ＳｉＯ２）や、酸化炉により形成された熱酸化膜（ＳｉＯ２）等を用いることができる。基材５１の厚さＭ１は、例えば、１５０μｍとすることができる。
次に、図１２に示すように、貫通孔５２の内部に現像液を供給することで、貫通孔５２に露出されたレジスト層９６を溶解して鍔状空間９７を形成する。鍔状空間９７は、貫通孔５２の開口径Ｒ２よりも幅広の形状となる空間であり、鍔状空間９７の幅Ｗ４は、貫通孔５２の開口径Ｒ２よりも大きくなるように形成されている（Ｗ４＞Ｒ２）。鍔状空間９７の幅Ｗ４は、接続パッド５９の幅Ｗ２と略等しい。また、拡散防止膜６１は、鍔状空間９７により露出されている。
貫通孔５２の内部に現像液を供給する方法としては、例えば、図１２に示した構造体を現像液中に浸すディップ現像や、貫通孔５２の上方から現像液をシャワー状に吹き付けるスプレー現像がある。どちらの現像方式においても、現像液の浸潤時間を管理することで、鍔状空間９７を形成することができる。スプレー現像を用いて鍔状空間９７を形成する場合の条件としては、例えば、現像液を吹き付ける圧力を２．０kgf/sq.cm、温度を２５〜３０℃、現像液を吹き付ける時間を６min（レジスト層９６の厚さが１０μｍ〜１５μｍの場合）とすることができる。
続いて、図１２に示した構造体を熱処理して、露光されていない状態のレジスト層９６を重合反応させて、レジスト層９６を硬化させる（第１のレジスト層硬化工程）。このように、レジスト層９６を硬化させることで、レジスト層９６にめっき液に対する耐性をもたせることができる。
次に、図１３に示すように、基材５１の上面５１ａに形成された絶縁層５３に、貫通孔５２を露出する開口部１０２を有したドライフィルムレジスト１０１を形成する。開口部１０２の開口径Ｗ５は、貫通孔５２の開口径Ｒ２よりも幅広形状とされている（Ｗ５＞Ｒ２）。開口部１０２の開口径Ｗ５は、配線接続部５６の幅Ｗ１と略等しい。続いて、図１４に示すように、ワイヤボンディング法により、貫通孔５２の略中心軸Ｄに位置するよう導電性芯材５８である金ワイヤをＡｕ層６４に接続させる（導電性芯材配設工程）。
図３３は、導電金属の成長過程を示した図である。なお、図３３において、Ｙ，Ｙ方向は導電性芯材５８の長手方向、Ｘ，Ｘ方向はＹ，Ｙ方向と直交する基材５１の面方向、Ｆは導電金属の成長する方向（以下、「方向Ｆ」とする）をそれぞれ示している。次に、図１５に示すように、金属箔９３に通電し、導電性芯材５８を給電層として、電解めっき法により、鍔状空間９７、貫通孔５２、及び開口部１０２を充填するよう導電金属１０４を析出成長させる（導電金属充填工程）。この際、図３３に示すように、貫通孔５２では、導電性芯材５８から貫通孔５２に対応した基材５１の面５１ｃに向かうように導電金属１０４が成長するため、貫通部５７（従来の円柱形状の貫通ビア１５に相当する）にボイド（空間）が発生することを抑制できる。導電金属１０４には、例えば、Ｎｉ−Ｃｏ合金を用いることができる。Ｎｉ−Ｃｏ合金の組成は、例えば、Ｎｉ：Ｃｏ＝６：４〜７：３とすることができる。
また、本実施例のように、Ａｕワイヤを給電層として、鍔状空間９７、貫通孔５２、及び開口部１０２を充填するようＮｉ−Ｃｏ合金を析出成長させて貫通ビア５５を形成することで、鍔状空間９７、貫通孔５２、及び開口部１０２にＣｕを充填して貫通ビアを形成する場合よりも短時間で貫通ビア５５を形成することができる。これにより、基板５０の生産性を向上させることができる。
なお、導電金属充填工程において、導電性芯材５８の表面に、まず電解めっき法によりＮｉを析出させ、導電性芯材５８の表面と拡散防止膜の表面とを被覆し、次いで、電解めっき法でＣｕを析出させ、鍔状空間９７、貫通孔５２、及び開口部１０２を充填して、導電金属１０４を形成しても良い。
続いて、図１６に示すように、導電金属１０４がドライフィルムレジスト１０１の上面１０１ａと面一となるように、ドライフィルムレジスト１０１から突出した導電金属１０４を研磨により除去する。これにより、鍔状空間９７に幅Ｗ２の接続パッド５９（第１の突出部）と、貫通孔５２に直径Ｒ１の貫通部５７と、開口部１０２に幅Ｗ１の配線接続部５６（第２の突出部）とが一度に形成され、導電性芯材５８を備えた貫通ビア５５が形成される。配線接続部５６の幅Ｗ１及び接続パッド５９の幅Ｗ２は、貫通部５７の直径Ｒ１よりも幅広の形状とされている（Ｗ１＞Ｒ１，Ｗ２＞Ｒ１）。
このように、貫通部５７の直径Ｒ１よりも幅広の形状とされた接続パッド５９及び配線接続部５６を貫通部５７に設けることで、貫通部５７と対向する基材５１と貫通部５７との間に水分等が侵入しにくくなり、貫通ビア５５の劣化を抑制することができる。
次に、図１７に示すように、ドライフィルムレジスト１０１をレジスト剥離液により除去する。続いて、図１８に示すように、基材５１の上面５１ａに、配線接続部５６を露出する開口部１０３を有した絶縁層６５を形成する。絶縁層６５には、例えば、パラジウムを含有した樹脂を用いることができる。絶縁層６５の厚さＭ２は、例えば、５μｍとすることができる。
次に、図１９に示すように、無電解めっき法により、絶縁層６５の上面６５ａ及び側面６５ｂにシード層６６を形成する。ところで、従来、無電解めっき法で樹脂にシード層を形成する場合には、事前にデスミア処理で樹脂（絶縁層）の表面を粗化した後、樹脂の表面にパラジウム活性化処理を行う。パラジウム活性化処理とは、キャタライジング処理液や、アクセレレイティング処理液に被めっき物を浸漬させ、樹脂の表面に無電解めっきの核となるパラジウムを析出させる処理である。従来技術では、このパラジウム活性化処理後に、はじめて、無電解めっき法によるめっき膜を形成することができる。そのため、このような従来技術は、工程が非常に煩雑であった。一方、本実施例では、絶縁層６５として、パラジウムの粒子を含有させたエポキシ系樹脂を適用しているため、シード層６６を形成する際、絶縁層６５に対してデスミア処理及びパラジウム活性化処理等の前処理を行うことなく、無電解めっき法により、直接、絶縁層６５にシード層６６を形成することができる。これにより、基板５０の製造工程を簡略化することができる。シード層６６には、例えば、Ｎｉ層を用いることができる。なお、本実施例のように、絶縁層６５としてパラジウムを含有した樹脂を用いた場合には、Ｎｉ−Ｂ層を形成することができる。
続いて、図２０に示すように、シード層６６上に、開口部１０６を有したドライフィルムレジスト１０５を形成する。開口部１０６は、配線６８が形成される領域に対応した開口部である。ドライフィルムレジスト１０５の厚さは、例えば、１０μｍ〜１５μｍとすることができる。次に、図２１に示すように、配線接続部５６及びシード層６６を給電層として、電解めっき法により、開口部１０３，１０６を充填する導電金属６７を形成する。これにより、導電金属６７と貫通ビア５５とが電気的に接続される。導電金属６７には、例えば、Ｃｕを用いることができる。ドライフィルムレジスト１０５は、導電金属６７を形成後にレジスト剥離液により除去される。
次に、図２２に示すように、図２１に示した構造体上に、外部接続端子６９が形成される領域Ｂに対応した導電金属６７を露出するようにドライフィルムレジスト１０８を形成する。ドライフィルムレジスト１０８には、開口部１０９が形成されており、この開口部１０９により領域Ｂに対応した導電金属６７が露出されている。
次に、図２３に示すように、導電金属６７を給電層として、電解めっき法により、開口部１０９に露出された導電金属６７上に、Ｎｉ層７２と、Ａｕ層７３とを順次析出成長させて、拡散防止膜７１を形成する。Ｎｉ層７２の厚さは、例えば、２μｍ〜５μｍとすることができ、Ａｕ層７３の厚さは、例えば、０．２μｍ〜０．５μｍとすることができる。このように、電解めっき法を用いて、拡散防止膜７１を形成することで、無電解めっき法により形成した場合と比較して、膜質に優れた拡散防止膜を形成することができる。ドライフィルムレジスト１０８は、第２の拡散防止膜７１を形成後に除去される。
次に、図２４に示すように、導電金属６７と拡散防止膜７１とを覆うようドライフィルムレジスト１１１を形成する。続いて、図２５に示すように、エッチングにより、絶縁層６５上に形成されたシード層６６を除去する。これにより、シード層６６と導電金属６７とにより構成され、外部接続端子６９を備えた配線６８が形成される。図２６に示すように、ドライフィルムレジスト１１１をレジスト剥離液により除去する。
次に、図２７に示すように、絶縁層６５の上面６５ａ、配線６８、及び拡散防止膜７１を覆うように、耐熱性を有した耐熱テープ１１４を貼り付ける。この耐熱テープ１１４は、エッチング液に対する耐性も有したテープである。このように、絶縁層６５の上面６５ａ、配線６８、及び拡散防止膜７１を覆うよう耐熱テープ１１４を設けることで、基材５１から支持板９１を離脱させる際の熱処理（図２８参照）から配線６８及び拡散防止膜７１を保護することができる。また、金属箔９３をエッチングにより除去（図２９参照）する際、配線６８がエッチングされることを防止できる。耐熱テープ１１４には、例えば、難燃性のＰＥＴやＰＥＮ等を用いることができる。なお、耐熱テープ１１４は、少なくとも配線６８と拡散防止膜７１とを覆うように設けられていれば良い。
次に、図２８に示すように、図２７に示した構造体を加熱（熱処理）して、接着テープ９２及び支持板９１を基材５１から離脱させる。この場合、接着テープ９２には、加熱により接着性を失う、サーモピールテープを用いる。また、熱処理には、例えば、加熱温度が１５０℃、加熱時間３０分の条件を用いることができる。続いて、図２９に示すように、エッチングにより金属箔９３を除去する。これにより、レジスト層９４と拡散防止膜６１とが露出される。また、先に説明したように、配線６８は、エッチング液に対する耐性を有した耐熱テープ１１４により覆われているため、金属箔９３を除去する工程において、配線６８はエッチングされない。
次に、図３０に示すように、レジスト層９６の除去を行う。続いて、図３１に示すように、耐熱テープ１１４を剥離する。その後、図３２に示すように、拡散防止膜７１を露出させると共に、配線６８及び絶縁層６５を覆うようソルダーレジスト７５を形成する。ソルダーレジスト７５には、開口部７６が形成されており、この開口部７６により拡散防止膜７１が露出されている。その後、スクライブライン（図４に示した基板形成領域Ａ間の境界部分）をダイシングし、基板５０毎に切り出して、図２に示すような基板５０が形成される。
以上、説明したように、導電性芯材５８を給電層として、導電性芯材５８から貫通孔５２を形成する基材５１の面５１ｃに向けて導電金属１０４を成長させて貫通ビア５５を形成することで、貫通ビア５５にボイドが発生することを抑制でき、配線６８と貫通ビア５５との間の電気的な接続信頼性を向上させることができる。また、貫通部５７の一方の端部に貫通部５７の直径Ｒ１よりも幅広の形状の配線接続部５６と、他方の端部に貫通部５７の直径Ｒ１よりも幅広の形状の接続パッド５９とを設けることで、貫通部５７と対向する基材５１と貫通部５７との間に水分等が侵入しにくくなり、貫通ビア５５の劣化が抑制され、配線６８と貫通ビア５５との間の電気的な接続信頼性を向上させることができる。また、貫通部５７の直径Ｒ１よりも幅広の形状の配線接続部５６に配線６８が接続されるので、配線接続部５６に対して配線６８を容易に接続することができる。
（第２実施例）
次に、図３４を参照して、本発明の第２実施例の基板１２０について説明する。図３４は、本発明の第２実施例の基板の断面図である。なお、図３４に示した基板１２０において、図２に示した基板５０と同一構成部分には同一の符号を付す。また、図３４に示したＧは、貫通孔１２２の中心軸（以下、「中心軸Ｇ」とする）を示している。
基板１２０は、大略すると基材５１と、絶縁層５３と、拡散防止膜６１，７１と、貫通ビア１２５と、配線１２７と、ソルダーレジスト１３１とを有した構成とされている。基材５１には、基材５１を貫通する貫通孔１２２が複数形成されている。また、貫通孔１２２を含む基材５１の表面には、絶縁層５３が形成されている。貫通ビア１２５は、貫通孔１２２に設けられており、導電金属１２４と、導電性芯材１２３とを有した構成とされている。貫通ビア１２５の形状は、円柱形状とされている。導電性芯材１２３は、拡散防止膜６１により貫通孔１２２の中心軸Ｇと略一致する位置に配設されている。導電性芯材１２３の長さＬ４は、貫通孔１２２の深さＮと略等しくなるような大きさとされている。
このように、導電性芯材１２３の長さＬ４を貫通孔１２２の深さＮと略等しくすることで、貫通孔１２２に導電金属１２４を充填する際、導電性芯材１２３を給電層として、導電性芯材１２３から貫通孔１２２を形成する基材５１の面に向けて導電金属１２４を成長させて、貫通ビア１２５にボイドが発生することを抑制できる。これにより、配線１２７と貫通ビア１２５との間の電気的な接続信頼性を向上させることができる。
導電性芯材１２３には、例えば、ワイヤボンディング法により形成された金ワイヤを用いることができる。導電性芯材１２３として金ワイヤを用いる場合、金ワイヤの太さは、例えば、２０μｍ〜３０μｍ（好ましくは、２５μｍ）とすることができる。
導電金属１２４は、導電性芯材１２３が配設された貫通孔１２２を充填するように設けられている。導電金属１２４には、例えば、Ｎｉ−Ｃｏ合金を用いることができる。Ｎｉ−Ｃｏ合金の組成は、例えば、Ｎｉ：Ｃｏ＝６：４〜７：３とすることができる。
貫通ビア１２５の下端部には、拡散防止膜６１が形成されている。拡散防止膜６１は、Ａｕ層６２と、Ｎｉ層６３と、Ａｕ層６４とから構成されている。Ａｕ層６４には、導電金属１２４と導電性芯材１２３とが接続されている。
配線１２７は、絶縁層５３が形成された基材５１の上面５１ａに設けられている。配線１２７は、外部接続端子１２８を有しており、貫通ビア１２５の上端部と接続されている。拡散防止膜７１は、外部接続端子１２８に形成されている。拡散防止膜７１は、Ｎｉ層７２とＡｕ層７３とを有した構成とされている。ソルダーレジスト１３１は、拡散防止膜７１を露出すると共に、絶縁層５３が形成された基材５１の上面５１ａ及び配線１２７を覆うように設けられている。ソルダーレジスト１３１には、開口部１３２が形成されており、外部接続端子１２８は、この開口部１３２により露出されている。
以上、説明したように、円柱形状の貫通ビア１２５に導電性芯材１２３を設けた場合においても、導電性芯材１２３から貫通孔１２２を形成する基材５１の面に向けて導電金属１２４を成長させることで、貫通ビア１２５にボイドが発生することを抑制でき、配線１２７と貫通ビア１２５との間の電気的な接続信頼性を向上させることができる。
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、貫通ビアにボイドが発生することを抑制すると共に、貫通ビアの劣化を抑制して、配線と接続される貫通ビアの電気的な接続信頼性を向上することのできる基板及びその製造方法に適用できる。
従来の基板を示した断面図である。 本発明の第１実施例の基板の断面図である。 図２に示した基板のＣ−Ｃ線方向の断面図である。 本実施例の基板が製造される基材の平面図である。 第１実施例の基板の製造工程を示した図（その１）である。 第１実施例の基板の製造工程を示した図（その２）である。 第１実施例の基板の製造工程を示した図（その３）である。 第１実施例の基板の製造工程を示した図（その４）である。 第１実施例の基板の製造工程を示した図（その５）である。 第１実施例の基板の製造工程を示した図（その６）である。 第１実施例の基板の製造工程を示した図（その７）である。 第１実施例の基板の製造工程を示した図（その８）である。 第１実施例の基板の製造工程を示した図（その９）である。 第１実施例の基板の製造工程を示した図（その１０）である。 第１実施例の基板の製造工程を示した図（その１１）である。 第１実施例の基板の製造工程を示した図（その１２）である。 第１実施例の基板の製造工程を示した図（その１３）である。 第１実施例の基板の製造工程を示した図（その１４）である。 第１実施例の基板の製造工程を示した図（その１５）である。 第１実施例の基板の製造工程を示した図（その１６）である。 第１実施例の基板の製造工程を示した図（その１７）である。 第１実施例の基板の製造工程を示した図（その１８）である。 第１実施例の基板の製造工程を示した図（その１９）である。 第１実施例の基板の製造工程を示した図（その２０）である。 第１実施例の基板の製造工程を示した図（その２１）である。 第１実施例の基板の製造工程を示した図（その２２）である。 第１実施例の基板の製造工程を示した図（その２３）である。 第１実施例の基板の製造工程を示した図（その２４）である。 第１実施例の基板の製造工程を示した図（その２５）である。 第１実施例の基板の製造工程を示した図（その２６）である。 第１実施例の基板の製造工程を示した図（その２７）である。 第１実施例の基板の製造工程を示した図（その２８）である。 導電金属の成長過程を示した図である。 本発明の第２実施例の基板の断面図である。
符号の説明
１０，５０，１２０ 基板
１１ シリコン基材
１２，５２，１２２ 貫通孔
１３，５３，６５ 絶縁層
１３ａ，１３ｂ，５１ｃ 面
１５，５５，１２５ 貫通ビア
１５ａ，１５ｂ 端部
１７，２１，６８，１２７ 配線
１８，２２，６９，１２８ 外部接続端子
１９，２４，７５，１３１ ソルダーレジスト
２５ 半導体素子
２６ マザーボード
５１ 基材
５１ａ，６５ａ，１０１ａ 上面
５１ｂ 下面
５７ 貫通部
５６ 配線接続部
５８，１２３ 導電性芯材
５９ 接続パッド
６１，７１ 拡散防止膜
６３，７２ Ｎｉ層
６２，６４，７３ Ａｕ層
６５ｂ 側面
６６ シード層
６７，１０４，１２４ 導電金属
７６，９５，１０２，１０３，１０６，１０９，１３２ 開口部
９１ 支持板
９２ 接着テープ
９３ 金属箔
９４，１０１，１０５，１０８，１１１ ドライフィルムレジスト
９６ レジスト層
９７ 鍔状空間
１１４ 耐熱テープ
Ａ 基板形成領域
Ｂ 領域
Ｄ，Ｇ 中心軸
Ｆ 方向
Ｌ１〜Ｌ４ 長さ
Ｍ１〜Ｍ４ 厚さ
Ｎ 深さ
Ｒ１ 直径
Ｒ２，Ｗ５ 開口径
Ｗ１〜Ｗ４ 幅

Claims (6)

  1. 貫通孔が形成された基材と、
    該基材の貫通孔に導電金属を充填して形成された貫通ビアと、を備えた基板であって、
    前記貫通ビアは、前記貫通孔に設けられた貫通部と、該貫通部の両端に設けられ、前記基材の貫通孔から突出すると共に、前記貫通部の寸法よりも幅広の形状とされた突出部と、を有し、
    前記突出部は、第１の突出部と、第２の突出部とを有し、
    前記第１の突出部の端部に導電性部材を設け、
    前記第１の突出部及び前記貫通部を貫通すると共に、前記貫通孔の略中心軸に位置するよう前記導電性部材により支持された導電性芯材を設け、
    前記貫通ビアは、前記導電性芯材及び前記導電性部材に給電する電解めっき法により析出成長した導電金属により構成されることを特徴とする基板。
  2. 前記貫通ビアの端部に、拡散防止膜を設けたことを特徴とする請求項１に記載の基板。
  3. 前記導電性芯材の長さは、前記貫通ビアの長さよりも小さいことを特徴とする請求項１または２に記載の基板。
  4. 前記導電性部材には、拡散防止膜を用いることを特徴とする請求項１ないし３のうち、いずれか１項に記載の基板。
  5. 前記第２の突出部には、外部接続端子を有した配線を接続することを特徴とする請求項１ないし４のうち、いずれか１項記載の基板。
  6. 貫通孔が形成された基材と、該基材の貫通孔に導電金属を充填して形成された貫通ビアと、を備えた基板の製造方法であって、
    支持板上に金属箔を貼り付ける金属箔貼付工程と、
    前記金属箔上に、導電性部材を形成する導電性部材形成工程と、
    前記金属箔上に、前記導電性部材を覆うと共に、接着性を有した感光性レジスト層を形成する感光性レジスト層形成工程と、
    前記感光性レジスト層上に、前記貫通孔が形成された前記基材を配置する基材配置工程と、
    前記貫通孔の内部に現像液を供給して前記感光性レジスト層を溶解することで、前記貫通孔の開口径よりも幅広形状とされた鍔状空間を形成する鍔状空間形成工程と、
    前記鍔状空間形成工程後に、前記感光性レジスト層を硬化させる硬化工程と、
    前記硬化工程後、前記貫通孔の開口径よりも幅広形状とされ、前記貫通孔を露出する開口部を有したドライフィルムレジストを形成するドライフィルムレジスト形成工程と、
    前記ドライフィルムレジスト形成工程後、ワイヤボンディング法により、前記導電性部材に、前記貫通孔の略中心軸に位置する導電性芯材を形成する導電性芯材形成工程と、
    前記金属箔に通電し、前記導電性芯材及び前記導電部材に給電することで、電解めっき法により、前記鍔状空間、前記貫通孔、及び前記開口部を導電金属で充填する導電金属充填工程と、
    前記開口部から突出した前記導電金属を除去することで、前記鍔状空間に配置された第１の突出部、前記貫通孔に配置された貫通部、及び前記開口部に配置された第２の突出部を有した前記貫通ビアを形成する貫通ビア形成工程と、
    前記貫通ビア形成工程後、前記ドライフィルムレジストを除去するドライフィルムレジスト除去工程と、
    前記ドライフィルムレジスト除去工程後、前記支持板を除去する支持板除去工程と、
    前記支持板除去工程後、前記感光性レジスト層を除去する感光性レジスト層除去工程と、を含むことを特徴とする基板の製造方法。
JP2004323940A 2004-11-08 2004-11-08 基板及びその製造方法 Expired - Fee Related JP4369348B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004323940A JP4369348B2 (ja) 2004-11-08 2004-11-08 基板及びその製造方法
EP05256300A EP1656005A3 (en) 2004-11-08 2005-10-10 A substrate having a penetrating via and wiring connected to the penetrating via and a method for manufacturing the same
US11/247,713 US7365436B2 (en) 2004-11-08 2005-10-11 Substrate having a penetrating via and wiring connected to the penetrating via and a method for manufacturing the same
TW094135506A TWI384604B (zh) 2004-11-08 2005-10-12 具有穿透通孔與經連接至該穿透通孔的佈線之基材及其製造方法
KR1020050096848A KR20060053282A (ko) 2004-11-08 2005-10-14 관통 비아 및 그 관통 비아에 접속되는 배선을 갖는 기판과그 제조 방법
CNB2005101161406A CN100517679C (zh) 2004-11-08 2005-10-24 具有贯穿通道和连接到贯穿通道的布线的衬底及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004323940A JP4369348B2 (ja) 2004-11-08 2004-11-08 基板及びその製造方法

Publications (3)

Publication Number Publication Date
JP2006135175A JP2006135175A (ja) 2006-05-25
JP2006135175A5 JP2006135175A5 (ja) 2006-08-31
JP4369348B2 true JP4369348B2 (ja) 2009-11-18

Family

ID=35841853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004323940A Expired - Fee Related JP4369348B2 (ja) 2004-11-08 2004-11-08 基板及びその製造方法

Country Status (6)

Country Link
US (1) US7365436B2 (ja)
EP (1) EP1656005A3 (ja)
JP (1) JP4369348B2 (ja)
KR (1) KR20060053282A (ja)
CN (1) CN100517679C (ja)
TW (1) TWI384604B (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5194537B2 (ja) * 2007-04-23 2013-05-08 株式会社デンソー 半導体装置およびその製造方法
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
EP2051294A3 (en) * 2007-10-16 2012-10-31 Honeywell International Inc. Hypersensitive sensor comprising SOI flip-chip
JP2009224492A (ja) * 2008-03-14 2009-10-01 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US20110186940A1 (en) * 2010-02-03 2011-08-04 Honeywell International Inc. Neutron sensor with thin interconnect stack
US20110269307A1 (en) * 2010-04-30 2011-11-03 Sonavation, Inc. Method for Making Integrated Circuit Device Using Copper Metallization on 1-3 PZT Composite
JP5730654B2 (ja) * 2010-06-24 2015-06-10 新光電気工業株式会社 配線基板及びその製造方法
US8310021B2 (en) 2010-07-13 2012-11-13 Honeywell International Inc. Neutron detector with wafer-to-wafer bonding
US8440554B1 (en) * 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
JP5714361B2 (ja) * 2011-03-01 2015-05-07 日本碍子株式会社 端子電極形成方法及びそれを用いた圧電／電歪素子の製造方法
US8623763B2 (en) * 2011-06-01 2014-01-07 Texas Instruments Incorporated Protective layer for protecting TSV tips during thermo-compressive bonding
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9653123B2 (en) * 2012-07-20 2017-05-16 Marvell International Ltd. Direct data connectors for a sealed device and methods for forming a direct data connector for a sealed device
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9123780B2 (en) * 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
JP2016039512A (ja) * 2014-08-08 2016-03-22 キヤノン株式会社 電極が貫通配線と繋がったデバイス、及びその製造方法
US9397038B1 (en) * 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
US9881884B2 (en) 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR101886134B1 (ko) * 2016-07-26 2018-08-07 주식회사 신성씨앤티 멤스 센서 및 그 제조 방법
US10872864B2 (en) * 2017-06-30 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
KR102609629B1 (ko) * 2021-07-22 2023-12-04 한국전자기술연구원 고주파 전력 증폭기용 반도체 패키지, 그의 실장 구조 및 그의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4170819A (en) * 1978-04-10 1979-10-16 International Business Machines Corporation Method of making conductive via holes in printed circuit boards
JPH01258457A (ja) 1988-04-08 1989-10-16 Nec Corp 半導体集積回路の実装構造およびその製造方法
US6195883B1 (en) * 1998-03-25 2001-03-06 International Business Machines Corporation Full additive process with filled plated through holes
KR100214545B1 (ko) * 1996-12-28 1999-08-02 구본준 칩 사이즈 반도체 패키지의 제조 방법
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6259039B1 (en) * 1998-12-29 2001-07-10 Intel Corporation Surface mount connector with pins in vias
US6252779B1 (en) * 1999-01-25 2001-06-26 International Business Machines Corporation Ball grid array via structure
US6365974B1 (en) * 1999-03-23 2002-04-02 Texas Instruments Incorporated Flex circuit substrate for an integrated circuit package
US6984576B1 (en) * 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US6849805B2 (en) * 2000-12-28 2005-02-01 Canon Kabushiki Kaisha Printed wiring board and electronic apparatus
US6784377B2 (en) * 2001-05-10 2004-08-31 International Business Machines Corporation Method and structure for repairing or modifying surface connections on circuit boards
US6700079B2 (en) * 2001-08-13 2004-03-02 Autosplice, Inc. Discrete solder ball contact and circuit board assembly utilizing same
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
US7091589B2 (en) 2002-12-11 2006-08-15 Dai Nippon Printing Co., Ltd. Multilayer wiring board and manufacture method thereof
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7408258B2 (en) * 2003-08-20 2008-08-05 Salmon Technologies, Llc Interconnection circuit and electronic module utilizing same

Also Published As

Publication number Publication date
EP1656005A2 (en) 2006-05-10
US7365436B2 (en) 2008-04-29
EP1656005A3 (en) 2007-11-14
CN1779964A (zh) 2006-05-31
TWI384604B (zh) 2013-02-01
US20060097378A1 (en) 2006-05-11
KR20060053282A (ko) 2006-05-19
CN100517679C (zh) 2009-07-22
TW200620615A (en) 2006-06-16
JP2006135175A (ja) 2006-05-25

Similar Documents

Publication Publication Date Title
JP4369348B2 (ja) 基板及びその製造方法
JP3987521B2 (ja) 基板の製造方法
JP5258716B2 (ja) プリント基板及びその製造方法
JP4564342B2 (ja) 多層配線基板およびその製造方法
US9247644B2 (en) Wiring board and method for manufacturing the same
JP5254775B2 (ja) 配線基板の製造方法
JP5193503B2 (ja) 貫通電極付き基板及びその製造方法
KR20080106013A (ko) 배선 기판 및 그 제조 방법
JP4452650B2 (ja) 配線基板およびその製造方法
TW201019447A (en) Lead frame board, method of forming the same
JP6056386B2 (ja) 貫通電極付き配線基板及びその製造方法
JP2015050309A (ja) 配線基板の製造方法
JP2006054307A (ja) 基板の製造方法
TW201206296A (en) Multilayer wiring substrate and method of manufacturing the same
WO1999026458A1 (fr) Carte de cablage imprime multicouche et son procede de fabrication
JP2005260257A (ja) 配線板及びその製造方法並びに無電解めっき方法
JP4491159B2 (ja) 多層配線基板の製造方法
JP3874669B2 (ja) 配線基板の製造方法
JP4268563B2 (ja) 多層配線基板およびその製造方法
JP2001144398A (ja) 配線基板および配線基板の製造方法
JP4326428B2 (ja) スルーホールめっき方法
JP3334584B2 (ja) 多層電子部品搭載用基板及びその製造方法
JP2014127490A (ja) 配線基板及びその製造方法
JP2004165327A (ja) 配線基板の製造方法
JP2002158308A (ja) プラスチックパッケージの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060714

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090825

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090827

R150 Certificate of patent or registration of utility model

Ref document number: 4369348

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120904

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120904

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130904

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees