KR20190022644A - 미세제작된 초음파 트랜스듀서를 위한 전기 접촉부 배열 - Google Patents

미세제작된 초음파 트랜스듀서를 위한 전기 접촉부 배열 Download PDF

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KR20190022644A
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조나단 엠. 로스버그
수잔 에이. 에일리
제이미 스콧 자호리안
폴 프란시스 크리스트맨
키스 지. 파이프
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버터플라이 네트워크, 인크.
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Abstract

초음파-온-칩 디바이스는 복수의 트랜스듀서 셀들을 갖는 초음파 트랜스듀서 기판, 및 전기 기판을 갖는다. 각각의 트랜스듀서 셀에 대하여, 하나 이상의 전도성 본딩 접속이 초음파 트랜스듀서 기판과 전기 기판 사이에 배치된다. 전기 기판들의 예시들은 CMOS 칩들, 아날로그 회로들을 포함하는 집적 회로들, 인터포저들, 및 인쇄 회로 기판들을 포함한다.

Description

미세제작된 초음파 트랜스듀서를 위한 전기 접촉부 배열
관련 출원의 상호참조
본 출원은 그 전체가 참조로 본 명세서에 통합되는, 대리인 사건 번호 B1348.70031US00이고 2016년 6월 20일자로 출원되었으며 발명의 명칭이 "ELECTRICAL CONTACT ARRANGEMENT FOR MICROFABRICATED ULTRASONIC TRANSDUCER"인 미국 가출원 제62/352,394호에 대해 35 U.S.C. § 119(e) 하의 혜택을 주장한다.
본 개시내용은 일반적으로 초음파 이미징(ultrasonic imaging)에 관한 것이다. 구체적으로, 본 개시내용은 상보형 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 회로들에 통합되는 용량성 마이크로머시닝된 초음파 트랜스듀서들(Capacitive Micromachined Ultrasonic Transducers)(CMUT들) 및 이를 형성하기 위한 방법에 관한 것이다.
CMUT들은 마이크로머시닝된 캐비티 위에 멤브레인을 포함하는 공지된 디바이스들이다. 멤브레인은 음향 신호를 전기적 신호로 또는 그 반대로 트랜스듀스(transduce)하는 데 이용될 수 있다. 따라서, CMUT들은 초음파 트랜스듀서들로서 동작할 수 있다.
많은 상이한 유형들의 이미지들이 초음파 디바이스들을 사용하여 형성될 수 있다. 이미지들은 실시간(real-time) 이미지들일 수 있다. 예를 들어, 조직의 2차원 단면, 혈액 흐름, 시간에 따른 조직의 움직임, 혈액의 위치, 특정 분자들의 존재, 조직의 경직도, 또는 3 차원 영역의 해부학을 도시하는 이미지들이 생성될 수 있다.
CMUT들을 제작하기 위해 2가지 유형들의 프로세스들이 이용될 수 있다. 하나의 접근법은 제1 기판 상에서 희생층(sacrificial layer) 위에 CMUT의 멤브레인을 형성하기 위한 희생층 프로세스를 수반한다. 희생층을 제거하면, 멤브레인이 캐비티 위에 서스펜딩 된다. 다른 접근법에서, 웨이퍼 본딩 프로세스는 2개의 웨이퍼들을 함께 본딩하여 멤브레인을 갖는 캐비티를 형성한다.
하나의 예시적인 실시예에서, 장치는 초음파 트랜스듀서 기판의 제1 면에 근접하게 배치된 복수의 트랜스듀서 셀들을 갖는 초음파 트랜스듀서 기판을 갖는 초음파-온-칩(ultrasound-on-a-chip) 디바이스, 및 각각 트랜스듀서 셀에 대하여 초음파 트랜스듀서 기판의 제2 면과 전기 기판 사이에 배치된 하나 이상의 전도성 본딩 접속부(bond connections)를 포함한다.
다른 실시예에서, 초음파 디바이스는, 제1 기판과 제2 기판 사이에 복수의 캐비티들을 정의하도록 함께 본딩된 제1 및 제2 기판들을 갖는 복합 기판 - 각각의 캐비티는 초음파 트랜스듀서 셀에 대응됨 -; 및 복수의 전도성 본딩 지점들에 의해 복합 기판에 본딩된 전기 기판 - 각각의 트랜스듀서 셀은 초음파 트랜스듀서 기판과 전기 기판 사이에 배치되는 하나 이상의 전도성 본딩 접속부를 가짐 -을 포함한다.
다른 실시예에서, 초음파 디바이스를 형성하는 방법은, 복수의 캐비티들을 내부에 갖는 복합 기판을 정의하기 위해 함께 본딩되는 제1 및 제2 기판들을 본딩하는 단계 - 각각의 캐비티는 초음파 트랜스듀서 셀에 대응됨 -; 및 복수의 전도성 본딩 지점들로 전기 기판을 복합 기판에 본딩하는 단계 - 각각의 트랜스듀서 셀은 초음파 트랜스듀서 기판과 전기 기판 사이에 배치되는 하나 이상의 전도성 본딩 접속부를 가짐 -를 포함한다.
개시된 기술의 다양한 양태들 및 실시예들이 이하의 도면들을 참조하여 설명될 것이다. 도면들은 반드시 축적비율대로 그려진 것은 아니라는 점을 이해하여야 한다. 복수의 도면들 내에 나타나는 항목들은 이들이 나타나는 모든 도면들에서 동일한 참조 번호로 표시된다.
도 1은 본 출원의 비제한적인 실시예에 따른, 집적 회로(IC)에 통합된 초음파 트랜스듀서들을 갖는, 프로브에서 사용될 수 있는 초음파-온-칩 디바이스의 단순화된 개략도로 초음파 프로브를 도시한다.
도 2는 본 출원의 비제한적인 실시예에 따른, 초음파 트랜스듀서 기판의 데드 스페이스(dead space)와 집적 회로 사이의 전기 접속부뿐만 아니라 초음파 트랜스듀서 셀과 집적 회로 사이의 다수의 본딩들과 함께, 집적 회로 기판에 본딩된 초음파 트랜스듀서 기판을 갖는 초음파-온-칩 디바이스의 단순화된 개략도이다.
도 3a는 본 출원의 비제한적 실시예에 따른, 밀봉된 캐비티들을 갖는 엔지니어링된 기판에 통합된 CMOS 웨이퍼를 포함하는 초음파-온-칩 디바이스의 활성 트랜스듀서 영역을 도시하는 도 3c의 A-A 선을 따른 단면도이다.
도 3b는 본 출원의 비제한적 실시예에 따른, 초음파-온-칩 디바이스의 활성 트랜스듀서들 사이의 데드 스페이스 영역을 도시하는, 도 3c의 B-B 선을 따른 다른 단면도이다.
도 3c는 본 출원의 비제한적 실시예에 따른, 초음파 트랜스듀서 캐비티들 및 음향적 비활성 데드 스페이스들 둘 다에 대응하는 영역들을 포함하는 엔지니어링된 기판의 제1 실리콘 디바이스 층에의 전도성 접촉부들의 구성의 예를 도시하는, 도 3a의 "C" 화살표들을 따라 밑에서 위를 올려다본 뷰이다.
도 3d는 본 출원의 비제한적 실시예에 따른, CMOS 웨이퍼의 금속 영역들에 대한 도 3a 및 도 3b 둘 다의 전도성 접촉부들의 위치를 도시하는, 도 3a의 "D" 화살표들을 따라 위에서 내려다 본 뷰이다.
도 3e는 본 출원의 비제한적 실시예에 따른, 패시베이션 층(들)이 마이크로머시닝된 초음파 트랜스듀서들의 캐비티들 위에 남아있는 초음파-온-칩 디바이스의 부분을 도시하는 단면도이다.
전기 기판들과 초음파 트랜스듀서들의 통합은 초음파 디바이스를 생성하기 위해 개개의 초음파 트랜스듀서들의 배열(예를 들어, 어레이)을 갖는 기판(예를 들어, 복수의 용량성 마이크로머시닝된 초음파 트랜스듀서들, 또는 CMUT들을 갖는 기판)을 소정의 전기적 기능을 갖는 다른 기판에 본딩하는 것을 포함한다. 예를 들어, 전기 기판은 인터포저(interposer), 인쇄 회로 기판(pcb), 응용 특정 회로(application specific circuit)(ASIC) 기판, 아날로그 회로를 갖는 기판, 통합된 CMOS 회로를 갖는 기판(CMOS 기판), 또는 전기적 기능을 갖는 임의의 다른 기판일 수 있다. 다수의 본딩 지점들이 단일 초음파 트랜스듀서와 전기 기판 사이에 제공되어, 유익한 기계적 지지를 제공하고 초음파 트랜스듀서 기판(예를 들어, CMUT 웨이퍼)과 전기 기판 사이의 기계적 및 전기적 통합을 용이하게 할 수 있다. 일부 실시예들에서, 전기 접촉부는 전기 기판과, 초음파 트랜스듀서 기판 상의 데드 스페이스를 나타내는 음향적 비활성 영역 사이에 제공된다. 이 전기 접촉부는 초음파 트랜스듀서들로부터 판독되는 신호들의 신호-대-노이즈 비율(signal-to-noise ratio)(SNR)을 증가시키고, 전체 구조물을 위한 기계적 지지를 제공하고, 음향적 비활성 영역을 바이어스(bias)하고/거나, 금속 특징부들의 균일한 패턴의 이용을 통해 제조 가능성(manufacturability)을 증가시키기 위해 사용될 수 있다. 이들 특징부들은 전기 기판과 초음파 트랜스듀서들의 통합을 용이하게 할 수 있고, 따라서 초음파-온-칩 디바이스를 만드는 데 사용될 수 있다.
여기서 사용되는 용어 "SOI 웨이퍼"는 실리콘 핸들 층, 매립 산화물(buried oxide)(BOX) 층, 및 BOX 층에 의해 핸들 층으로부터 분리된 실리콘 디바이스 층을 포함하는 그것의 통상적인 의미를 갖는다.
여기서 사용되는 용어 "엔지니어링된 기판"은 기본 실리콘 웨이퍼 또는 표준 SOI 웨이퍼와는 상이하게 엔지니어링된 기판을 지칭한다. 엔지니어링된 기판은 또한 복수의 별개의 요소들(예를 들어, 복수의 별개의 웨이퍼들)을 결합함으로써 형성된 "복합 기판"일 수 있다. 엔지니어링된 기판은 또한 그 전체가 참조로 본 명세서에 통합되는 미국 특허 제9,067,779호 및 미국 특허 출원 공개 제2016/0009544호에 더 상세히 설명된 것처럼 패터닝된 특징부들을 통합하고 디바이스 기능을 제공할 수 있다.
본 개시내용 전반에 걸쳐, 용어 "대략"의 사용은, 맥락상 달리 지시하지 않는 한, "정확히"를 포함한다. 예를 들어, 거리가 약 10 미크론(㎛)보다 작다는 설명은, 거리가 10 미크론(㎛)보다 작은 시나리오를 포함하는 것으로 이해되어야 하고, 거리가 대략 10 ㎛라는 설명은 거리가 10 ㎛인 시나리오를 포함하는 것으로 이해되어야 한다.
초음파-온-칩 디바이스는 집적 회로와 통합된 마이크로머시닝된 초음파 트랜스듀서들을 포함하고, 초음파 트랜스듀서들을 갖는 기판 또는 웨이퍼, 및/또는 엔지니어링된 기판/웨이퍼를, 아날로그 회로, CMOS 회로 또는 다른 유형들의 집적 회로들(IC)을 갖는 기판, 인쇄 회로 기판, 또는 인터포저(예를 들어, 실리콘 인터포저)와 같은 전기 기판과 본딩함으로써 만들어질 수 있다. 단일 초음파 트랜스듀서와 전기 기판 사이의 다수의 전기 전도성 본딩 지점들을 포함하는 본딩 패턴을 이용하는 것은 본딩의 적합성(adequacy)을 증가시키고, 그러므로 제조 수율을 향상시킨다. 그러한 본딩 패턴은 또한 이웃하는 초음파 트랜서듀서들의 본딩 지점들 사이의 거리를 줄임으로써 초음파-온-칩 디바이스의 구조적 무결성을 향상시킬 수 있다.
일부 실시예들에서, 초음파 트랜스듀서 기판과 전기 기판 사이의 본딩 패턴은 전기 기판과 초음파 트랜스듀서 기판의 데드 스페이스 사이의 전기 접속부를 포함할 수 있다. 초음파 트랜스듀서 기판의 적어도 일부 초음파 트랜스듀서들은 트랜스듀서들에 의해 수행되는 트랜스덕션(transduction)의 일부가 아닌 곳에 위치하는 전도성 재료의 영역들에 의해 분리될 수 있다. 예를 들어, 트랜스듀서들은 트랜스덕션 영역의 밖으로 연장하는 전도성 재료로부터 형성된 전극들을 포함할 수 있다. 이들 영역들은 초음파 트랜스듀서들의 트랜스덕션에 기여하지 않기 때문에(즉, 그들은 음향적으로 비활성임), 그들은 초음파 트랜스듀서 기판의 데드 스페이스로 간주될 수 있다. 그럼에도 불구하고, 이들 영역들에 전기 접촉부를 제공함에 의해 다수의 이익들이 실현될 수 있다.
하나의 예로서, 음향적 비활성 영역들은 초음파 트랜스듀서들과 유사한 또는 동일한 전기 노이즈를 경험할 수 있다. IC(또는 다른 유형들의 전기 기판들)와 초음파 트랜스듀서 기판의 데드 스페이스 영역(들) 사이에 전기 접속부를 포함하는 것은 예를 들어, 영역의 노이즈 및/또는 기생 커패시턴스 감소를 위해 사용될 수 있는 음향적 비활성 영역의 바이어스를 허용할 수 있다. 일부 실시예들에서, 그러한 전기 접촉부는 음향적 비활성 부분을 감지 노드(sense node)로서 사용하는 것을 허용할 수 있고, 이는 다음으로 원하는 초음파 트랜스듀서 신호들로부터 제거될 수 있는 전기 노이즈의 검출을 허용하고, 초음파-온-칩 디바이스의 성능을 향상시킬 수 있다. 그러한 전기 접속부들은 초음파 트랜스듀서 기판과 전기 기판 사이의 본딩 패턴에 포함될 수 있다. 그러한 전기 접속부의 다른 잠재적 이익은 CMOS 웨이퍼 상의 금속 특징부들의 결과 패턴을 더 균일하게, 또는 실질적으로 균일하게 만들 수 있고, 그러므로 IC 웨이퍼 상에서 수행되는 화학적 기계적 연마(CMP) 단계들을 통해 디바이스의 평탄도(planarity)를 유지하도록 도울 수 있다는 것이다. 또한, 전기 접촉부들은 또한 음향적 비활성 영역들에, 그리고 그러므로 전체 초음파 디바이스에 기계적 지지를 제공할 수 있다. 일부 실시예들에서, 이들 비활성 영역들의 크기 및/또는 형태 및/또는 위치는 셀들의 설계에 상관없이 표준화될 수 있다. 그처럼, 동일한 세트의 마스크들 및/또는 프로세스 단계들은 상이한 디바이스들 내의 셀들이 상이하게 배열되더라도 그러한 상이한 디바이스들에 사용될 수 있다.
그러므로, 본 출원의 양태들은 초음파-온-칩 디바이스들의 제조 및 동작을 용이하게 하기 위한 초음파 트랜스듀서 제작 설계들 및 기술들을 포함한다.
전술된 양태들과 실시예들뿐만 아니라 추가적인 양태들과 실시예들이 이하에서 더 설명된다. 이들 양태들 및/또는 실시예들은 개별적으로, 모두 함께, 또는 2개 이상의 임의의 조합으로 이용될 수 있고, 본 출원은 이 점에서 제한되지 않는다.
도 1은 프로브에서 사용될 수 있는 초음파-온-칩 디바이스의 단순화된 개략도로, 초음파 프로브를 도시한다. 프로브(100)는 컴퓨터, 스마트폰, 태블릿, 또는 다른 외부 디바이스에 플러그인되도록, 또는 그러한 디바이스와 무선으로 통신하도록 구성되는 핸드헬드(handheld) 프로브일 수 있다. 프로브(100)는 콜-아웃 뷰(call-out view)(104)에 도시된 초음파-온-칩 디바이스(102)를 포함할 수 있다. 초음파-온-칩 디바이스(102)는 통합된 초음파 트랜스듀서들(108) 및 회로(110)를 갖는 기판(106)을 포함할 수 있다. 도시의 편의를 위해서, 도 1의 개략도는 초음파 트랜스듀서들(108) 및 회로(110)를 사이드-바이-사이드 구성의 단순화된 블록들로서 도시한다. 후속 도면들에서 도시되고, 이하에서 더 설명되듯이, 물리적 구현은 스택 구성의 초음파 트랜스듀서들 및 회로를 가질 수 있다. 기판(106)은 실리콘 또는 실리콘-온-절연체(silicon-on-insulator)(SOI) 기판과 같은 반도체 기판일 수 있고, 일부 실시예들에서는 상보형 금속 산화물 반도체(CMOS) 기판이다. 초음파 트랜스듀서들(108)은 용량성 마이크로머시닝된 초음파 트랜스듀서들(CMUT들)일 수 있고, 회로(110)는 실리콘 회로와 같은 집적 회로일 수 있다.
콜-아웃 뷰(104)의 단순화된 표현에서, 초음파 트랜스듀서들(108) 및 회로(110)는 도시의 목적들을 위해 사이드-바이-사이드로서 개략적으로 도시되었다. 실제로는, 그러한 사이드-바이-사이드 구성이 기판 상에 물리적으로 가능하나, 대안들도 가능하다. 본 출원의 실시예들은 초음파 트랜스듀서들 및 IC가 스택 구성일 수 있도록, 초음파 트랜스듀서들을 갖는 엔지니어링된 기판과 IC를 갖는 기판(또는 실리콘 인터포저들 또는 다른 유형들의 인터포저들, 또는 인쇄 회로 기판들과 같은 다른 전기 기판들)의 본딩에 의해 기판(106)이 형성되는 구성에 관련된다. 그러한 구성은 도 2에 개념적이고 개략적으로 도시된다.
도 2의 초음파-온-칩 디바이스(200)는 IC 기판(203)과 본딩된 초음파 트랜스듀서 기판(202)을 포함한다. 본 명세서에 설명된 초음파 트랜스듀서 기판들의 유형들은 임의의 다른 유형의 전기 기판과 본딩될 수 있으므로, IC 기판들과의 본딩에 제한되지 않는다는 것이 이해되어야 한다. 기판들은 웨이퍼들일 수 있고, 도면은 점선 경계선들로부터 이해될 수 있는 각각의 기판의 부분을 도시한다. 초음파 트랜스듀서 기판(202)은 또한 본 명세서에서 "초음파 트랜스듀서 셀들" 또는 단순히 "셀들"(204a, 204b, 204c, 204d 등)로 참조되는 복수의 초음파 트랜스듀서들을 포함한다. 실제로는, 수백, 수천, 수만, 또는 수백만과 같은 다수의 그러한 셀들이 제공될 수 있고, 본 출원의 다양한 양태는 이 점에 제한되지 않는다. 4개의 초음파 트랜스듀서 셀들이 단순화를 위해 도시되었다. 초음파 트랜스듀서 셀들은 "초음파 요소"를 형성하도록 전기적으로 그룹화될 수 있다. 즉, 초음파 요소는 단일 대형 초음파 트랜스듀서로서 효과적으로 동작하기 위해 전기적으로 결합된 둘 이상의 초음파 트랜스듀서들을 포함할 수 있다. 초음파 트랜스듀서 셀들(204a-204d)은 각각 CMUT와 같은 용량성 초음파 트랜스듀서를 포함할 수 있다. 게다가, 적어도 일부의 초음파 트랜스듀서 셀들 사이에 음향적 데드 스페이스(206)가 있을 수 있다. 예로서, 각각의 셀들(204a-204d)은 셀의 캐비티에 대응되는 전기 전도성 부분, 예를 들어 하부 전극을 포함할 수 있다. 데드 스페이스(206)는 전극을 형성하는 동일 재료의 부분을 나타낼 수 있으나, 셀의 캐비티와 정렬되지 않고, 그러므로 셀의 트랜스덕션에 실질적으로 관련되지 않는다. 일부 경우들에 이 음향적 "데드 스페이스"는 데드 스페이스가 기계적 및 전기적으로 트랜스듀서 셀로부터 격리되도록, 채워진 트렌치(filled trench)에 의해 트랜스듀서 캐비티로부터 분리된다.
도시된 것처럼, 초음파-온-칩 디바이스(200)는 초음파 트랜스듀서 셀들과 IC 기판(203) 사이의 다수의 별개의 물리적 및 전기 접촉부들(208)을 포함한다. 이들 접촉부들은 전기 전도성일 수 있고, 초음파 트랜스듀서 기판(202)과 IC 기판(203) 사이의 본딩 지점들을 나타낼 수 있다. 도시된 예시적인 실시예에 각각의 셀들(204a-204d)에 대해 두 개의 접촉부들(208)이 도시되었음에도 불구하고, 다른 숫자들이 가능하다는 것이 이해될 것이고, 각각의 셀과 IC 기판 사이에 동일한 개수의 접촉부들이 제공될 필요는 없다. 도 3b의 나중의 도시로부터 이해될 것처럼, 일부 실시예들에서, 초음파 트랜스듀서 셀과 IC 기판 사이에 3개의 접촉부들이 제공될 수 있다. 도 2는 단면도이고, 그러므로 추가 접촉부들(208)이 비제한적 예시로서 페이지의 평면보다 더 가까운 또는 더 먼 평면에 제공될 수 있다. 게다가, 도면들이 접촉부들을 원형 단면들로 도시하지만, 접촉부들을 위한 다른 형태들 또는 구성들(예를 들어, 링들(rings) 또는 그리드들(grids)과 같은 것)이 또한 사용될 수 있다.
초음파-온-칩 디바이스(200)는 또한 데드 스페이스(206)와 IC 기판(203) 사이에 접촉부들(210)을 포함한다. 접촉부들(210)은 전기 전도성일 수 있고, 초음파 트랜스듀서 기판(202)과 IC 기판(203) 사이의 본딩 지점들을 나타낼 수 있다. 다수의 접촉부들(210)이 데드 스페이스 영역과 IC 기판(203) 사이에 제공될 수 있다. 도 2의 개략도는 데드 스페이스 영역들뿐만 아니라 별개의 트랜스듀서 셀들 둘 다를 둘러싸는 절연 트렌치들을 도시하지 않음을 알아야 한다.
도 3a는 도 2에 개략적으로 도시된 초음파-온-칩 디바이스(200)의 부분의 상세한 구현의 예시적인 단면도이다. 더 구체적으로, 도 3a는 본 출원의 비제한적 실시예에 따른 밀봉된 캐비티들을 갖는 엔지니어링된 기판과 통합된 CMOS 웨이퍼를 포함하는 초음파 디바이스(300)의 단면도이고, CMOS 웨이퍼와 엔지니어링된 기판의 초음파 트랜스듀서 사이에 형성된 다수의 접촉부들을 포함한다.
디바이스(300)는 CMOS 웨이퍼(304)와 통합된 엔지니어링된 기판(302)을 포함한다. 엔지니어링된 기판(302)은 제1 실리콘 디바이스 층(308)과 제2 실리콘 디바이스 층(310) 사이에 형성된 복수의 캐비티(306)를 포함한다. 제1 및 제2 실리콘 디바이스 층들(308 및 310) 사이에는 실리콘 산화물 층(312)(예를 들어, 실리콘의 열 산화에 의해 형성된 열 실리콘 산화물)이 형성될 수 있으며, 그 내부에 캐비티들(306)이 형성된다. 이 비제한적인 예에서, 제1 실리콘 디바이스 층(308)은 하부 전극으로서 구성될 수 있고 제2 실리콘 디바이스 층(310)은 멤브레인으로서 구성될 수 있다. 따라서, 제1 실리콘 디바이스 층(308), 제2 실리콘 디바이스 층(310), 및 캐비티들(306)의 조합은, 초음파 트랜스듀서(예를 들어, CMUT)를 형성할 수 있으며, 그 중 6개가 이 비제한적인 단면도에 도시되어 있다. 하부 전극 또는 멤브레인으로서의 작동을 용이하게 하기 위해, 제1 실리콘 디바이스 층(308) 및 제2 실리콘 디바이스 층(310) 중 하나 또는 둘 다는 도전체로서 작용하도록 도핑될 수 있고, 일부 경우에는 고농도 도핑된다(예를 들어, 1015 도펀트/cm3 초과, 1015 도펀트/cm3 내지 1021 도펀트/cm3, 또는 그러한 범위들 내의 임의의 값의 도핑 농도를 가짐).
엔지니어링된 기판(302)은, 제2 실리콘 디바이스 층(310)의 최상부에 산화물 층(314)을 더 포함할 수 있고, 일부 실시예들에서 산화물 층(314)은 패시베이션 층으로서 기능할 수 있고, 도시된 것처럼, 캐비티들(306) 위에 존재하지 않도록 패터닝될 수 있다. 이하에서 더 설명되는 접촉부들(324), 및 패시베이션 층(330)은 엔지니어링된 기판 상에 포함될 수 있다. 패시베이션 층(330)은 임의의 적절한 패시베이팅 재료로 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(330)은 Si3N4로 형성되고, 일부 실시예들에서는 SiO2 및 Si3N4의 스택에 의해 형성되지만, 대안도 가능하다. 패시베이션 층(330)은 복수의 캐비티들(306)에 대응하여 제거될 수 있거나(도 3a에 도시된 것처럼), 복수의 캐비티들(306)의 일부 또는 전부를 커버하도록 유지될 수 있다(도 3e에 도시된 것처럼). 일부 실시예들에서, 다수의 패시베이션 층들은 캐비티들 상에 유지될 수 있다. 일부 실시예들에서, 하나 이상의 절연 층이 디바이스 커패시턴스를 최적화하기 위해, 충전(charging)을 감소시키기 위해, 바이어스 전압 및/또는 붕괴 전압(collapse voltage)을 최적화하기 위해, 및/또는 디바이스 신뢰도를 향상시키기 위해 캐비티들 내에 형성될 수 있다. 이들 절연 층들은 캐비티들 내에 임의의 적합한 방식으로 패터닝될 수 있다.
엔지니어링된 기판(302) 및 CMOS 웨이퍼(304)는 본딩 지점들(316a 및 316b)에서 함께 본딩된다. 본딩 지점들은 엔지니어링된 기판(302) 상의 층과 CMOS 웨이퍼(304) 상의 층의 열압착 본딩들(thermocompression bonds)(예를 들어, 금속-대-금속 열압착 본딩)로서 형성될 수 있고, 또는 대안적으로 본 명세서에 설명된 임의의 다른 적합한 본딩 유형(예를 들어, 실리사이드 본딩(silicide bond), 납땜 본딩(solder bond), 또는 공융 본딩(eutectic bond))일 수 있다. 일부 실시예들에서, 본딩 지점들(316a 및 316b)은 전도성일 수 있고, 예를 들어 금속으로 형성될 수 있다. 본딩 지점들(316a)은 일부 실시예들에서 전적으로 본딩 지점들로서 기능할 수 있고, 일부 실시예들에서, 예를 들어 디바이스(300)의 초음파 트랜스듀서들을 기밀 봉지(hermetically sealing)하는 밀봉 링(seal ring)을 형성할 수 있다. 일부 실시예들에서, 본딩 지점들(316a)은 또한 엔지니어링된 기판(302)과 CMOS 웨이퍼(304) 사이에 전기 접속부를 제공하는 밀봉 링을 정의할 수 있다. 유사하게, 본딩 지점들(316b)은 일부 실시예들에서 예를 들어 본딩 지점들로서의 역할을 하고, 또한 엔지니어링된 기판(302)의 초음파 트랜스듀서들과 CMOS 웨이퍼(304)의 IC 사이의 전기 접속부를 제공하는 이중 목적을 수행할 수 있다.
두 본딩 지점들(316b)은 6개의 도시된 캐비티들(306)의 각각에 대응되게 도시되었다는 것을 알아야 한다. 예를 들어, 초음파 트랜스듀서(332)를 참조하여, 두 본딩 지점들(316b)이 이 단면도에 도시된다. 일부 실시예들에서, 디바이스(300)의 모든 초음파 트랜스듀서들이 다수의 본딩 지점들(316b)을 가질 필요는 없고, 복수의 본딩 지점들(316b)이 주어진 초음파 트랜스듀서를 위해 제공될 때, 둘 이상이 제공될 수 있고, 뒤에서 더 자세히 설명될 예시가 도 3c와 관련하여 도시된다. 본딩 지점들(316a 및 316b)은 임의의 적합한 형태 및 크기를 가질 수 있다. 일부 실시예들에서, 모든 본딩 지점들(316a 및 316b)은 동일한 크기를 갖는다. 다른 실시예들에서, 상이한 본딩 지점들(316a 및 316b)은 상이한 크기들(예를 들어, 상이한 직경들)을 갖는다. 본딩 지점들 사이의 간격은 균일하거나 다를 수 있다.
계속 도 3a를 참조하여, CMOS 웨이퍼(304)는 베이스 층(base layer)(예를 들어, 벌크 실리콘 웨이퍼(bulk silicon wafer))(318), 절연 층(320), 및 금속화 층(metallization layer)(322)을 포함한다. 금속화 층(322)은 알루미늄, 구리, 또는 임의의 다른 적합한 금속화 재료로 형성될 수 있고, CMOS 웨이퍼 내에 형성된 집적 회로의 적어도 일부를 나타낼 수 있다. 예를 들어, 금속화 층(322)은 라우팅 층으로서의 역할을 할 수 있고, 하나 이상의 전극을 형성하도록 패터닝될 수 있거나, 다른 기능들을 위해 사용될 수 있다. 실제로, CMOS 웨이퍼(304)는 복수의 그러한 금속화 층들 및/또는 후처리된 재분배 층들(post-processed redistribution layers)을 포함할 수 있지만, 단순화를 위해 단일 금속층만이 도시되어 있다. 스택 내의 그러한 복수의 금속들의 예시들은, 예를 들어, 구리(Cu), 티타늄 질화물(TiN), 알루미늄 구리(AlCu), 알루미늄(Al), 티타늄 텅스텐(TiW), 금(Au), 니켈(Ni), 주석(Sn), 백금(Pt), 티타늄(Ti), 탄탈(Ta)뿐만 아니라 이들의 조합들 및 합금들을 포함할 수 있지만, 이에 제한되지는 않는다.
본딩 지점들(316b), 그리고 일부 실시예들에서는 본딩지점들(316a)도, CMOS 웨이퍼(304)의 금속화(322)와 엔지니어링된 기판의 제1 실리콘 디바이스 층(308) 사이의 전기 접속부를 제공할 수 있다. 이런 방식으로, CMOS 웨이퍼(304)의 집적 회로는 엔지니어링된 기판의 초음파 트랜스듀서 전극들 및/또는 멤브레인들과 통신(예를 들어, 전기 신호들을 보내고/거나 전기 신호들을 수신)할 수 있다. 주어진 초음파 트랜스듀서를 위한 다수의 본딩 지점들(316b)은 전기적으로 연결될 수 있고, 그러므로 도시된 것처럼 금속화 층(322)의 공통 패드(common pad)에 접촉할 수 있다. 다른 경우들에, 본딩 지점들의 일부는 전기적으로 연결될 수 있고, 일부는 전기적으로 격리되어, 오직 기계적 지지부들로서의 역할만을 할 수 있다.
본딩 지점들(316a 및 316b)을 형성하기 위해 사용된 재료에 의존하여, 추가 재료들이 시드 층들(seed layers), 부착 층들(adhesion layers), 및/또는 라이너 층들(liner layers)로서의 역할을 하기 위해 제공될 수 있다. 예를 들어, 시드 층들(366 및 370)은 본딩 지점들(316a 및 316b)을 위해 제공될 수 있다. 예로서, 본딩 지점들(316a 및 316b)은 엔지니어링된 기판(302) 및 CMOS 웨이퍼(304) 각각에 일정량의 재료를 배치하고 다음으로 그것들을 함께 본딩함으로써 형성되는 열압착 본딩 지점들일 수 있다. 물론, 대안적인 본딩 방법들(다른 방법들 중에서도 폴리실리콘 및/또는 도핑된(doped) 폴리실리콘을 사용하는 본딩을 포함함)이 사용될 수 있다. 시드 층들(366, 370)은 본딩 이전에, 각각 CMOS 기판(304) 및 엔지니어링된 기판(302) 상에(예를 들어, 본딩 재료를 위한 도금 층을 제공하는 것에 의해) 본딩 재료의 형성을 용이하게 하기 위해 사용될 수 있다.
이 비제한적 예시에서, 제2 실리콘 디바이스 층(310)에 의해 나타나는 초음파 트랜스듀서 멤브레인들에의 전기 접촉부는 금속 또는 임의의 다른 적합한 전도성 접촉 재료로 형성될 수 있는 접촉부들(324)에 의해 제공된다. 사용된 재료에 의존하여, 부착 층이 추가적으로 제공될 수 있다. 도시된 예에서, 접촉부(324)는 제2 실리콘 디바이스 층(310), 및 트랜스듀서 영역들에 대응하여 제1 실리콘 디바이스 층(308)의 다른 부분들로부터 전기적으로 격리된 제1 실리콘 디바이스 층(308)의 일부 둘 다에 접촉할 수 있다. 일부 실시예들에서, 전기 접속부가 접촉부들(324)과 CMOS 웨이퍼 상의 본딩 패드(326) 사이에 제공될 수 있다. 다른 실시예들에서, 내장된 비아(via)(도시되지 않음)가 제1 실리콘 디바이스 층(308)으로부터 제2 실리콘 디바이스 층(310)의 하면으로 제공될 수 있고, 그에 따라 제2 실리콘 디바이스 층(310)의 상면 상의 접촉부들(324)의 어떠한 필요도 제거한다. 도 3a가 단일 접촉부(324) 및 단일 접촉부(326)를 도시하지만, 엔지니어링된 기판(302)에 전기적 액세스를 제공하는 복수의 접촉부들(324)이 제공될 수 있고/거나 CMOS 웨이퍼(304)에의 전기적 액세스를 제공하는 복수의 접촉부들(326)이 제공될 수 있다.
엔지니어링된 기판의 제1 실리콘 디바이스 층(308)은 또한 개별 초음파 트랜스듀서들을 전기적으로 고립시키도록 구성된 고립 구조물들(예를 들어, 고립 트렌치들)(328)을 포함한다. 고립 구조물들(328)은 절연성 재료로 채워진 제1 실리콘 디바이스 층(308)을 통해 형성된 트렌치들을 포함할 수 있다. 대안적으로, 고립 구조물들(328)은 제1 실리콘 디바이스 층(308)의 적합한 도핑에 의해 정의될 수 있다. 아래에서 더 상세히 설명될 것처럼, 제1 실리콘 디바이스 층(308)의 전기적으로 고립된 트랜스듀서 영역들 사이의 영역들은 엔지니어링된 기판(302)의 음향적 비활성, 또는 데드 스페이스 영역들을 나타낼 수 있고, 그러한 음향적 비활성 영역들은 그럼에도 불구하고 또한 본딩 지점들에 의해 CMOS 웨이퍼(304)에 연결된다.
도 3a에서 더 도시된 것처럼, 디바이스(300)는 선택적으로(optionally) 예를 들어, 실리콘 이산화물(silicon dioxide) 또는 실리콘 질화물(silicon nitride)과 같은 임의의 적합한 재료로 형성된 흐름 정지 특징부들(360)을 포함할 수 있다. 패시베이션 층(362)은 또한 선택적으로 CMOS 웨이퍼 상에 형성될 수 있고 예를 들어 산화물 층(oxide layer)일 수 있다. 패시베이션 층(362)은 밀폐 보호 층, CMP 프로세스 동안의 CMOS 웨이퍼(304)의 평탄화를 위한 층, 및/또는 MEMS 통합을 위한 에치 스톱(etch stop)으로서의 역할을 할 수 있다. 다른 패시베이션 층(364)은 또한 선택적으로 예를 들어, 질화물 층이거나, 질화물 층에 포함될 수 있다. 층(364)은 예를 들어, 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition)(PECVD)에 의해 형성될 수 있다.
이제 디바이스(300)의 다양한 특징부들에 주목한다. 예를 들어, 엔지니어링된 기판(302) 및 CMOS 웨이퍼(304)는 웨이퍼 레벨에서 모놀리식으로 통합될 수 있으며, 따라서 초음파 트랜스듀서들과 CMOS IC들의 저비용 모놀리식 통합을 제공할 수 있다는 것을 이해해야 한다. 도시된 실시예에서, 초음파 트랜스듀서들은 CMOS IC에 대해 수직으로(또는 적층되어) 배치되어, 초음파 트랜스듀서들과 CMOS IC를 통합하는 데 요구되는 칩 영역을 감소시킴으로써 컴팩트한 초음파 디바이스의 형성을 용이하게 할 수 있다.
또한, 엔지니어링된 기판(302)은 단 2개의 실리콘 층(308 및 310)만을 포함하고, 이들 사이에 캐비티들(306)이 형성된다. 제1 실리콘 디바이스 층(308) 및 제2 실리콘 디바이스 층(310)은 얇을 수 있고, 예를 들어, 각각은 다른 비제한적인 예들 중에서, 50 미크론 미만의 두께, 30 미크론 미만의 두께, 20 미크론 미만의 두께, 10 미크론 미만의 두께, 5 미크론 미만의 두께, 3 미크론 미만의 두께, 또는 약 2 미크론의 두께이다. 이러한 치수들은, 소형 디바이스를 달성하는 데 기여하며, TSV의 필요 없이 초음파 트랜스듀서 멤브레인(예를 들어, 제2 실리콘 디바이스 층(310))에 대한 전기 접촉부를 만다는 것을 용이하게 할 수 있다. TSV는 특수 장비 및 긴 프로세스 시간을 요구하여 구현하기에 비용이 많이 소요되므로, 그 이용을 피하면, 제조 수율이 증가하고 디바이스 비용이 감소될 수 있다. 게다가, TSV를 형성하려면 많은 상업용 반도체 파운드리가 소유하지 않는 전문화된 제작 도구가 필요하므로, 이러한 도구의 필요성을 피하면, 디바이스를 형성하기 위한 공급망을 향상시켜, TSV가 이용되는 경우보다 상업적으로 더욱 실용적이게 할 수 있다. TSV들은 높은 밀도들 또는 작은 크기들로 특징부들을 통합하는 것을 더 방해할 수 있고, 그에 의해 설계 옵션들을 제한한다.
도 3a에 도시된 것과 같은 엔지니어링된 기판(302)은 예를 들어 총 두께가 100 미크론(㎛) 미만, 총 두께가 50 ㎛ 미만, 총 두께가 30 ㎛ 미만, 총 두께가 20 ㎛ 미만, 총 두께가 10 ㎛ 미만, 두께가 10 내지 500 ㎛, 또는 그러한 범위 내의 임의의 값 또는 값들의 범위로 상대적으로 얇을 수 있다. 그러한 얇은 치수들은 웨이퍼 척(wafer chuck)을 사용한 웨이퍼 레벨에서 수행되는 것 같은 특정 유형들의 미세제작 프로세스들에서 낮은 구조적 무결성을 나타낼 수 있기 때문에, 그러한 얇은 치수들이 디바이스(300)에서 달성될 수 있다는 점을 주목할 만하다.
또한, 실리콘 디바이스 층들(308 및 310)은 단결정 실리콘(single crystal silicon)으로 형성될 수 있다. 단결정 실리콘의 기계적 및 전기적 속성들이 이해되고, 그러므로 초음파 트랜스듀서에 그러한 재료들의 사용(예를 들어, CMUT의 멤브레인으로서)은 초음파 트랜스듀서 행동의 설계 및 제어를 용이하게 할 수 있다. 결과로서, 대량 제조로의 확장이 용이해질 수 있다.
주목할 가치가 있는 다른 특징부는 CMOS 웨이퍼와 제1 실리콘 디바이스 층이 CMOS 웨이퍼(304)의 전체 표면을 커버하는 본딩에 의해서가 아니라 이산 본딩 지점들(316a, 316b)에서 본딩되기 때문에, CMOS 웨이퍼(304)의 부분과 제1 실리콘 디바이스 층(308) 사이에 갭(372)이 있다는 것이다. 이 갭의 의미는 제1 실리콘 디바이스 층(308)이 충분히 얇다면 그것이 진동할 수 있다는 것이다. 그러한 진동은 예를 들어, 제2 실리콘 디바이스 층(310)의 바람직한 진동에 대비해 원치 않는 진동을 나타낼 수 있는 일부 실시예들에서 바람직하지 않을 수 있다. 따라서, 적어도 일부 실시예들에서 제1 실리콘 디바이스 층(308)이 그러한 진동을 최소화 또는 회피하도록, 적어도 4 ㎛ 두께, 적어도 10 ㎛ 두께, 10 내지 500 ㎛ 두께, 또는 그러한 범위들 내의 임의의 값 또는 값들의 범위와 같이 충분히 두꺼우면 유익하다.
대안적인 실시예들에서, 제1 및 제2 실리콘 디바이스 층들(308 및 310) 둘 다가 진동하는 것이 바람직할 수 있다. 예를 들어, 그들은 상이한 공진 주파수들을 나타내도록 구성될 수 있고, 그러므로 다중-주파수 디바이스를 생성할 수 있다. 복수의 공진 주파수들(일부 실시예들에서 고조파들(harmonics)로서 관련될 수 있음)은, 예를 들어 초음파 트랜스듀서의 상이한 동작 상태들에서 사용될 수 있다. 예를 들어, 제1 실리콘 디바이스 층(308)은 제2 실리콘 디바이스 층(310)의 중심 주파수의 절반에서 공진하도록 구성될 수 있다.
도 3a에 더 도시된 것처럼, 캐비티들(306)은 초음파 트랜스듀서의 멤브레인의 치수에 대응하는 적합한 폭 W과 같은 적합한 치수들을 가질 수 있다. 폭 치수는 또한 캐비티의 개구(aperture) 크기를 식별하는 데 이용될 수 있다. 폭들 W는 대략 50 ㎛, 대략 5 ㎛ 내지 대략 500 ㎛, 대략 20 ㎛ 내지 대략 100 ㎛, 그 사이의 임의의 폭 또는 폭들의 범위, 또는 임의의 다른 적합한 폭들이다. 일부 실시예들에서, 폭 W는 즉 주변 구조물에 의해 소비되는 영역의 양에 대비되는 캐비티들에 의해 소비되는 영역의 양인 공진률 충진 계수를 최대화하도록 선택될 수 있다.
캐비티들(306)은 임의의 적합한 형태를 가질 수 있다는 점을 이해하여야 한다. 비제한적인 예시들은 둥근(원형), 6각형, 8각형, 및 직사각형 형태의 캐비티들을 포함한다. 그러나, 다른 다각형 형태들, 또는 더 일반적으로 다른 형태들이 가능하다.
디바이스(300)는 다수의 본딩 단계들을 사용해 제작될 수 있다. 예를 들어, 엔지니어링된 기판(302)은 밀봉된 캐비티들(306)을 생성하기 위해 두 개의 실리콘 웨이퍼들 또는 SOI 웨이퍼들 또는 그것의 조합을 함께 본딩함으로써 형성될 수 있다. 예를 들어, 본딩은 SiO2-SiO2본딩 또는 Si-SiO2를 형성하는 것을 포함할 수 있다. 본딩에 이어서, 고품질 본딩 강도를 제공하기 위한 고온 어닐링(anneal)이 후속될 수 있다. 엔지니어링된 기판을 형성하는 기술의 예시가, 그 전체가 둘 다 참조로 본 명세서에 통합되는 미국 특허 제9,067,779호 및 미국 특허 출원 공개 제2016/0009544호에 설명되어 있다.
엔지니어링된 기판(302)의 본딩 및 어닐링은 그것을 CMOS 웨이퍼(304)와 통합하기 이전에 발생한다. 그러므로, 엔지니어링된 기판(302)의 형성 동안에 고온 프로세싱이 가능하다. 엔지니어링된 기판(302)의 고온 프로세싱은 또한 고농도로 도핑된 실리콘(308)을 하부 전극 재료로서 사용함으로써 가능해진다. 트랜스듀서 캐비티들(306)이 형성될 때 금속은 엔지니어링된 기판(302) 내에 존재하지 않는다. 그처럼, 엔지니어링된 기판(302) 내에서 고온 프로세스들을 사용해 트랜스듀서 캐비티들(306)을 형성하는 능력은 신뢰성이 높은 디바이스를 만든다. 캐비티들을 형성하는 산화물(312)은 열 성장 산화물(thermally grown oxide)이다. 이는 불순물들 또는 포획된 전하를 갖지 않는 조밀한 산화물이고, 트랜스듀서의 실리콘 멤브레인과 강한 본딩을 형성한다. 결과적인 디바이스는 반복 가능하고 신뢰성 있으며, (저온 산화물들 및 저온 캐비티 본딩으로 형성된 CMUT들에서 통상적인) 박리(delamination)에 취약하지 않다. 결과적인 디바이스는 고품질 열 산화물 때문에 충전 효과들(charging effects) 없이 높은 전압 바이어스로 동작할 수 있다. 그러므로, 열 산화물 및 고농도로 도핑된 실리콘을 갖는 엔지니어링된 기판을 사용하는 접근은 CMOS 또는 다른 전기 기판들(웨이퍼들, 다이들(dies), 인터포저들, 인쇄 회로 기판들, 또는 팬-인(fan-in) 또는 팬-아웃(fan-out) 웨이퍼 레벨 패키지들 같은 재구성된 기판들을 포함함)과 손쉽게 통합될 수 있는, 제조가능하고 신뢰가능한 CMUT 디바이스들을 가능하게 하는 신규한 접근이다. 이 접근은 엔지니어링된 기판(302) 및 CMOS 웨이퍼(304)의 독립적인 최적화 및 개정(revision)을 가능하게 한다. 예를 들어, CMOS 웨이퍼들 및 엔지니어링된 기판들이 준비될 수 있고/거나 별도의 인벤토리들에 보관될 수 있고, 그러므로 운영 자본, 주기 시간, 납기 리드 타임(delivery lead time), 엔지니어링, 품질, 위험 완화, 자원 활용, 및/또는 신제품 개발 리드 타임과 같은 하나 이상의 경영 변수들에 기초한 인벤토리 관리의 최적화를 가능하게 한다.
CMOS 웨이퍼(304)는 그 위에 표준 IC 제작 기술들을 사용해 제작된 IC를 가질 수 있다. CMOS 웨이퍼(304) 및 엔지니어링된 기판은 공융 본딩, 열압착, 실리사이드 본딩, 또는 적어도 일부 실시예들에서는 CMOS 웨이퍼(304) 상의 IC에 손상을 주는 것을 피하기 위해 충분히 낮은 온도에서 수행되는 본딩 기술일 수 있는 임의의 다른 적합한 본딩 기술을 사용해 함께 본딩될 수 있다. 그러한 온도들은 일부 실시예들에서 450℃보다 낮을 수 있다. 그러한 본딩의 적합한 예시들은 미국 특허 제9,067,779호 및 미국 특허 출원 공개 제2016/0009544호에 설명되어 있다.
도 3b는 일부 실시예들에서, 엔지니어링된 기판(302)의 음향적 비활성 또는 데드 스페이스 영역들 및 CMOS 웨이퍼(304) 사이에 전기 접속부가 제공되는 디바이스(300)의 다른 단면도를 도시한다. 그러한 일부 실시예들에서는, 초음파 트랜스듀서들의 하부 전극을 형성하는 동일 층(308)의 음향적 비활성 부분과 CMOS 웨이퍼(304) 상의 IC 사이에 접촉부들(316c)과 같은 전기 접속부가 제공될 수 있다. 도 3b로부터 알 수 있듯이, 제1 실리콘 디바이스 층(308)에의 접촉부들(316c)은 실리콘 산화물 층(312)에 형성된 캐비티들이 없는 영역들(즉, 음향적 비활성 영역들)에 대응한다.
이제 도 3c를 참조하면, 엔지니어링된 기판(302)을 도 3a의 "C" 화살표들을 따라 밑에서 위를 바라 본 뷰가 도시된다. 더 구체적으로는, 도 3c는 초음파 트랜스듀서 캐비티들(빗금친 원형 영역들(354)) 및 음향적으로 비활성인 데드 스페이스들(영역들(356)) 둘 다에 대응되는 제1 실리콘 디바이스 층(308)의 영역들을 포함하는, 엔지니어링된 기판(302)의 제1 실리콘 디바이스 층(308)에의 전도성 접촉부들의 구성의 예를 도시한다. 도시된 것처럼, 고립 구조물들(328)(예를 들어, 산화물 라이너(oxide liner) 및 폴리실리콘 필(polysilicon fill)을 갖는 트렌치)에 의해 복수의 8각형 영역들(358)이 제1 실리콘 디바이스 층(308)에 정의된다. 서로로부터 그리고 음향적으로 비활성인 데드 스페이스들(356)로부터 전기적으로 고립된 8각형 영역들(358)은 그것들이 초음파 트랜스듀서 캐비티들(354)의 위치들에 대응된다는 점에서 제1 실리콘 디바이스 층(308)의 음향적 활성 영역들이다. 반대로, 영역들(356)은 초음파 트랜스듀서 캐비티들(354)의 위치들에 대응되지 않는다는 점에서, 제1 실리콘 디바이스 층(308)의 음향적 비활성 영역들이다.
도 3c에 더 도시된 것처럼, 금속 본딩 지점들(316a, 316b, 및 316c)은 제1 실리콘 층(308)에 연결된다. 명료화하기 위해, 도 3a 및 3b에 도시된 시드 층(들)(370)이 도 3c로부터 생략되었다는 것을 주의해야 할 것이나, 그러한 층들이 금속 재료(316a, 316b, 및 316c)를 제1 실리콘 층(308)에 본딩하기 위해 사용될 수 있다는 것을 이해할 것이다. 다수의 본딩 지점들(316b)은 전극을 정의하기 위해 고농도로 도핑된 제1 실리콘 층(308)의 음향적 활성 영역들(358)에 연결하기 위해 사용된 반면에, 단일 본딩 지점(316c)은 각각의 음향적 비활성 영역들(356)에 연결하기 위해 사용된다. 제1 실리콘 층(308) 내의 전기적으로 격리된 개별 트랜스듀서 영역들에 더하여, 격리 구조들(328)이 밀봉 링(316a)을 트랜스듀서 어레이로부터 전기적으로 격리시키는 데 사용될 수 있다. 추가 명확성을 위해, 제1 실리콘 층(308)의 반대면에 접촉하는, 한 쌍의 복수의 접촉부들(324)의 위치 관계(위에서 도 3a와 함께 설명된)는 또한 도 3c에 도시되어 있다.
도시된 예시적인 실시예에서, 각각의 개별 트랜스듀서(즉, 각각의 음향적 활성 영역(358))는 트랜스듀서 캐비티(354)의 영역과 관련하여 실질적으로 균일하게 위치된 3개의 본딩 지점들(316b)을 포함한다. 개별 음향적 활성 영역(358)에 접촉하기 위해 더 큰 단일 접촉 지점을 사용하는 것이 아니라 다수의 본딩 지점들(316b)을 사용하면, 엔지니어링된 기판(302)과 CMOS 웨이퍼(304) 사이의 본딩을 향상시킬 수 있는데, 왜냐하면 작은 접촉 지점들에의 본딩이 표준 미세제작 프로세싱을 통해 달성되기 용이할 수 있기 때문이다. 추가적으로 또는 대안적으로, 개별 음향적 활성 영역(358)에 접촉하기 위한 다수의 본딩 지점들(316b)의 사용은 본딩에 사용되는 재료의 양의 감소로 인해 및/또는 더 짧은 프로세싱 시간(예를 들어, 금속 특징부들의 도금(plating)에서의 더 짧은 시간들, CMP, 리소그래피, 도금 및 에칭과 같은 제작 프로세스들의 최적화, 및 기계적 속성들의 최적화)으로 인해 비용을 낮출 수 있다.
데드 스페이스 접촉부들(316c)은 예를 들어 큰 데드 스페이스 범위를 위한 기계적 지지를 포함하는 몇몇 장점들을 제공할 수 있다. 트랜스듀서 셀 직경이 약 48 ㎛ 에서 약 96 ㎛로 증가하는 구성(트랜스듀서 요소 배치가 요소당 4 x 4 셀들에서 요소당 2 x 2 셀들로 변화하게 됨)에서, 트렌치 격리된 트랜스듀서 셀들 사이의 더 큰 데드 스페이스의 원인들에 이르는 셀들의 패키징 밀도 변화가 있다. 게다가, 데드 스페이스 접촉부들(316c)은 감소된 기생 커패시턴스 및 노이즈를 위한 실리콘의 비활성 영역들을 접지 또는 바이어스하기 위해 사용될 수 있다. 즉, 접촉부들(316c)은 접촉부들(316b)상에서 검출된 신호들과 비교하기 위한 전기적 기준선을 제공하는 데 도움을 준다. 예를 들어, 데드 스페이스 영역들은 초음파 트랜스듀서들과 유사한 또는 동일한 전기적 노이즈를 경험할 수 있다. 그러므로, 접촉부(316c)로부터 그러한 노이즈에 특유한 신호를 수집함에 의해, 그 신호는 전기적 잡음에 비해 음향 행동에 기인하는 접촉부들(316b)에 대한 신호들의 기여를 결정하기 위해, 접촉부들(316b)로부터의 신호들과 결합하여 처리될 수 있다. 그러한 프로세싱은 감산, 평균화, 또는 다른 적절한 조합들을 포함할 수 있다. 이 방식으로 기생 커패시턴스와 같은 노이즈가 제거되어 신호-대-노이즈 비율(SNR)이 향상될 수 있다. CMOS 웨이퍼의 금속과 관련하여 아래에 더 설명될 것처럼, 상면 알루미늄 층 상의 금속 특징부들의 균일 패턴 분포는 또한 CMOS CMP를 통한 우수한 평탄도 결과들의 유지를 돕는다.
일부 실시예들에서, 셀들(204a-204d)은 각각 10 ㎛ 내지 250 ㎛, 175 ㎛ 내지 225 ㎛, 190 ㎛ 내지 200 ㎛, 194 ㎛ 내지 198 ㎛, 195 ㎛ 내지 197 ㎛, 25 ㎛ 내지 75 ㎛, 40 ㎛ 내지 60 ㎛, 75 ㎛ 내지 125 ㎛, 75 ㎛ 내지 100 ㎛, 90 ㎛ 내지 102 ㎛, 94 ㎛ 내지 98 ㎛, 또는 그러한 범위들 내의 임의의 다른 적합한 범위 사이의 크기(예를 들어, 직경)을 가질 수 있다. 일부 실시예들에서, 셀들(204a-d)은 각각 196 ㎛에 동일한 크기(예를 들어, 직경)를 가질 수 있다. 일부 실시예들에서, 셀들은 균일하지 않은 크기들을 가질 수 있고, 하나 이상의 셀이 위에 나열된 범위들 내의 크기들을 가질 수 있다.
알 수 있는 바와 같이, 트랜스듀서 당 단일의 큰 접촉 지점에 대조적으로 개별 트랜스듀서 당 다수의 본딩 지점들(316b)을 사용함으로써, 디바이스(300)와 같은 디바이스를 형성하는 수율이 더 높을 수 있다. 또한, 음향적 활성 영역(358)에 접촉하기 위해 다수의 본딩 지점들(316b)을 사용함으로써, 임의의 주어진 위치에서 가장 가까운 이웃하는 본딩 지점들(316b 및 316c) 사이의 거리 L은 각각의 음향적 활성 영역(358)에 만들어진 비교 가능한 크기의 단일 접촉만을 갖는 것에 대해 더 짧을 수 있다. 거리 L을 작게 유지함으로써(예를 들어, 100 ㎛ 이하), 본딩 층 상 모든 특징부들의 공간의 균일성이 최대화되고, 초음파 디바이스(300)의 기계적 무결성이 향상될 수 있다. 엔지니어링된 기판(302)과 CMOS 웨이퍼(304) 사이에 갭이 있기 때문에(본딩 지점들(316a, 316b, 및 316c)에 의해 스팬됨), 인접하는 초음파 트랜스듀서들의 본딩 지점들(316b 및 316c) 사이의 작은 거리는 서스펜딩된 엔지니어링된 기판(302)에 더 큰 기계적 지지를 제공하는 데 소량이다. 물론, 트랜스듀서 당 단일 접촉 지점들을 포함하여 다른 본딩 배치들이 사용될 수 있다. 일부 실시예들에서, 큰 접촉부들 및 작은 접촉부들의 조합이 사용될 수 있다. 예를 들어, 기판의 한 부분에서는 큰 접촉부가 사용될 수 있고, 기판의 다른 부분에서는 작은 다수의 접촉부들이 사용될 수 있다.
도 3d를 참조하면, 도 3a의 "D" 화살표들을 따라서 CMOS 웨이퍼(304)의 위에서 내려다 본 뷰가 도시된다. 더 구체적으로는, 도 3d는 본 출원의 비제한적 실시예에 따른, CMOS 웨이퍼(304)의 금속 영역들(322)에 대한 도 3a 및 도 3b 둘 다의 전도성 접촉부들(본딩 지점들(316a, 316b, 및 316c)의 위치를 도시한다. 도 3d에서 알 수 있는 바와 같이, CMOS 금속 영역들(322)은 다수의 본딩 지점들(316b)에 의해 접촉되는 엔지니어링된 기판의 개별 트랜스듀서 셀들에 대응하는 큰 원형 영역들(380), 단일 본딩 지점들(316c)에 의해 접촉되는 엔지니어링된 기판의 데드 스페이스 영역들에 대응하는 작은 원형 영역들(382), 및 밀봉 링(316a)에 의해 접촉되는 영역(384)을 포함한다.
비음향적 활성 실리콘에 접촉하고 그것을 설정 전위(set potential)에 유지함으로써 이전에 언급된 것처럼 노이즈 감소를 가능하게 하기 위해, CMOS 금속(322)은 또한 그리드 형 방식으로 영역들(382)을 연결하도록 패터닝될 수 있다. 유사하게, 개별 트랜스듀서 셀들을 작동하는 초음파 요소(예를 들어, 2 x 2 초음파 요소)로서 그룹화하기 위해, CMOS 금속(322)이 또한 금속 영역들(380)의 그룹들을 함께 전기적으로 연결하도록 패터닝될 수 있다. 도 3d에 도시된 예에서, 4개의 금속 영역들(380)의 그룹들은 CMOS 웨이퍼에서 서로 전기적으로 연결된다. 또한 도시된 것처럼, 금속 영역들(380)은 그것의 중앙 부분에서 개구부들(386)로 더 패터닝될 수 있다. 개구부들(386)은 그것이 없다면 큰 금속 영역들 상에 발생할 수 있는 CMP 동안의 디싱(dishing)을 방지함으로써, CMOS 표면의 평탄화(평탄도)를 향상시키는 것을 도울 수 있는 다른 특징부이다.
본 출원의 양태들은 하나 이상의 이익을 제공할 수 있으며, 그 중 일부는 앞에서 설명되었다. 설명된 것은 그러한 이익들의 일부 비제한적 예시들이다. 모든 양태들 및 실시예들이 이하에서 설명되는 모든 이익들을 반드시 제공하지는 않는다는 것을 알아야 한다. 또한, 본 출원의 양태들은 이하에서 설명되는 것들에 부가적인 이익들을 제공할 수 있다는 것을 알아야 한다.
본 출원의 양태들은, 모놀리식 집적된 초음파 트랜스듀서들 및 CMOS 구조물들(예를 들어, CMOS IC들), 또는 아날로그 IC들(디지털 오프칩 회로에 대한 고속 링크들을 포함할 수 있음), 인터포저들(예를 들어, 실리콘 인터포저들), 및 인쇄 회로 기판들과 같은 다른 전기 기판들의 형성에 적절한 제조 프로세스를 제공한다. 따라서, (예를 들어, 초음파 이미징 및/또는 고강도 포커싱된 초음파(HIFU)를 위한) 초음파 디바이스로서 동작하는 단일 기판 디바이스들이 달성된다. 이들 제조 프로세스는, 예를 들어 타일링 CMUT 설계들로써 웨이퍼 레벨에서, 또는 다이 레벨(die-level)에서 수행될 수 있다.
적어도 일부 실시예들에서, 프로세스들은 신뢰성이 있을 수 있고(예를 들어, 높은 수율 및/또는 높은 디바이스 신뢰성을 특징으로 함), 대량으로 확장 가능하며, 수행하기에 비교적 저렴할 수 있어서(예를 들어, 웨이퍼 레벨 통합 때문에), CUT들을 위한 상업적으로 실용적인 제작 프로세스에 기여할 수 있다. TSV들의 형성, 엄격한 요구 사항 CMP의 사용, 및 저온 산화물 본딩의 고밀도화 어닐링(densification anneals)의 이용과 같은 복잡하고 값비싼 처리 기술의 사용을 피할 수 있다. 또한, 프로세스들은 소형 초음파 디바이스의 제작을 제공하여, 휴대용 초음파 프로브의 생성을 용이하게 할 수 있다.
본 출원의 양태들은 초음파 트랜스듀서들의 전송 및/또는 수신 주파수를 조정하기 위한 능력을 제공하고, 그러므로 상이한 모드들 및/또는 애플리케이션들에서 사용될 수 있는 단일 프로브들의 사용을 가능하게 한다. 예를 들어, 다수의 상이한 이미징 모드들은 동일한 초음파 트랜스듀서들로 그들의 송신 및/또는 수신 주파수들을 조정함으로써 구현될 수 있다. 이런 식으로, 촬영 양식들(예를 들어, 피상적인 이미징에서부터 깊은 이미징까지의 의학 이미징 양식들)의 전 범위를 커버하기 위한 다수의 프로브의 필요가 제거될 수 있고, 그러므로 비용을 감소시키고 프로브 휴대성을 향상시킨다.
지금까지 본 출원의 기술의 수 개의 양태들과 실시예들을 설명하였지만, 본 기술분야의 통상의 기술자에게는, 다양한 변형, 수정, 및 개선이 쉽게 떠오를 것을 이해해야 한다. 이러한 변형, 수정, 및 개선은 본 출원에서 설명된 기술의 사상과 범위 내에 포함되도록 의도된다.
다음은 본 개시내용의 비제한적 양태들과 응용예들을 도시한다. 예시 1은, 초음파 트랜스듀서 기판의 제1 면에 근접하게 배치된 복수의 개별 트랜스듀서 셀들을 갖는 초음파 트랜스듀서 기판을 포함하는 초음파-온-칩 디바이스; 및 적어도 하나의 트랜스듀서 셀에 대하여 초음파 트랜스듀서 기판의 제2 면과 전기 기판 사이에 배치된 하나 이상의 전도성 본딩 접속부를 포함하는 장치에 관한 것이다.
예시 2는, 하나 이상의 전도성 본딩 접속부는 복수의 트랜스듀서 셀들 중의 트랜스듀서 셀의 영역에 관하여 실질적으로 균등하게 분배된, 예시 1의 장치에 관한 것이다.
예시 3은, 하나 이상의 전도성 본딩 접속부는: 열압착 접속부들, 공융 접속부들, 및 실리사이드 접속부들 중 하나 이상을 포함하는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 4는, 하나 이상의 전도성 본딩 접속부는 그것의 제1 단부에서 초음파 트랜스듀서 기판의 실리콘 층의 전도성 부분에 접촉하고, 그것의 제2 단부에서 전기 기판의 금속 층에 접촉하는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 5는, 초음파 트랜스듀서 기판의 복수의 음향적 비활성 영역들 중의 적어도 하나의 음향적 비활성 영역에 연결된 단일 전도성 본딩 접속부를 더 포함하고, 각각의 단일 전도성 본딩 접속부는 초음파 트랜스듀서 기판과 집적 회로 기판 사이에 배치되는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 6은, 초음파 트랜스듀서 기판의 복수의 음향적 비활성 영역들은 인접한 쌍들의 개별 트랜스듀서 셀들 사이에 배치되는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 7은, 복수의 트랜스듀서 셀들은 초음파 트랜스듀서 기판의 실리콘 층의 전도성 부분에서, 실리콘 층 내에 형성된 격리 트렌치들에 의해 서로 전기적으로 격리되는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 8은, 격리 트렌치들은 복수의 트랜스듀서 셀들에 대응하는 8각형 영역들을 형성하는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 9는, 음향적 비활성 영역들은 4개의 인접한 8각형 영역들 사이의 경계에 의해 정의되는, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 10은, 하나 이상의 본딩 접속부는 가장 가까운 본딩 접속부로부터 약 100 미크론(㎛) 이하의 거리만큼 분리된, 선행하는 임의의 예시의 장치에 관한 것이다.
예시 11은, 제1 기판과 제2 기판 사이에 복수의 캐비티들을 정의하도록 함께 본딩된 제1 및 제2 기판들을 갖는 복합 기판 - 각각의 캐비티는 개별 초음파 트랜스듀서 셀에 대응됨 -; 및 복수의 전도성 본딩 지점들에 의해 복합 기판에 본딩된 전기 기판 - 각각의 트랜스듀서 셀은 초음파 트랜스듀서 기판과 전기 기판 사이에 배치된 다수의 전도성 본딩 접속부들을 가짐 -을 포함하는, 초음파 디바이스에 관한 것이다.
예시 12는, 복수의 전도성 본딩 지점들은, 각각 트랜스듀서 셀을 위한 하나 이상의 전도성 본딩 접속부에 더하여, 복합 기판의 복수의 음향적 비활성 영역들의 각각에 연결되는 단일 전도성 본딩 접속부; 및 복수의 초음파 트랜스듀서 셀들에 의해 정의되는 초음파 트랜스듀서 어레이를 둘러싸는 하나 이상의 밀봉 링을 더 포함하는, 예시 11의 초음파 디바이스에 관한 것이다.
예시 13은, 하나 이상의 전도성 본딩 접속부는: 열압착 접속부들, 공융 접속부들, 납땜 접속부들, 및 실리사이드 접속부들 중 하나 이상을 포함하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 14는, 복합 기판의 제1 기판은 트랜스듀서 어레이의 멤브레인에 대응되고; 복합 기판의 제2 기판은 복수의 전도성 본딩 접속부들에 의해 집적 회로 기판에 본딩되고; 밀봉 링은, 트랜스듀서 어레이의 하부 전극 접촉부들로부터 전기적으로 격리되는 제2 기판의 부분을 통해, 제1 기판과 전기 기판 사이에 전기 접속부를 제공하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다. 추가적으로, 또는 대안적으로, 밀봉 링은 트랜스듀서 어레이의 밑면 주위에 기밀 봉지를 생성할 수 있고, 그러므로 프로세싱 또는 사용 동안 습기의 침입을 방지하고, 이로써 신뢰할 수 있는 디바이스들의 제조를 용이하게 한다.
예시 15는, 트랜스듀서 셀들은 제2 기판의 실리콘 층의 전도성 부분에서, 실리콘 층 내에 형성된 격리 트렌치들에 의해 서로 전기적으로 격리되는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 16은, 격리 트렌치들이 개별 트랜스듀서 셀들에 대응하는 팔각형 영역들을 형성하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 17은, 음향적 비활성 영역들이 4개의 인접한 8각형 영역들 사이의 경계에 의해 정의되는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 18은, 제2 기판의 실리콘 층에 형성된 추가 격리 트렌치들을 더 포함하고, 추가 격리 트렌치들은 밀봉 링에 의해 접촉된 제2 기판의 부분을 8각형 영역들로부터 전기적으로 절연시키는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 19는, 각각의 개별 트랜스듀서 셀의 다수의 전도성 본딩 접속부들, 복합 기판의 복수의 음향적 비활성 영역들의 각각에 연결된 단일 전도성 본딩 접속부, 및 밀봉 링은 그것의 제1 단부에서 복합 기판의 실리콘 층의 전도성 부분에 접촉하고, 그것의 제2 단부에서 전기 기판의 금속 층과 접촉하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 20은, 집적 회로의 금속 층은, 다수의 전도성 본딩 접속부들이 연결된 제1 금속 영역들; 각각의 단일 전도성 본딩 접속부가 연결된 제2 금속 영역들; 및 밀봉 링이 연결된 제3 금속 영역을 포함하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 21은, 제1 금속 영역들은 그것의 중앙 부분에 패터닝된 개구부를 갖는 원형 영역들을 포함하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 22는, 제1 금속 영역들의 그룹들은 개별 트랜스듀서 셀들을 단일 기능 초음파 요소로서 그룹화하도록 함께 전기적으로 연결된, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 23은, 제2 금속 영역들은 그리드 형 방식으로 전기적으로 연결된, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 24는, 각각의 다수의 본딩 접속부는 가장 가까운 이웃 본딩 접속부로부터 약 100 미크론(㎛) 이하의 거리만큼 분리된, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 25는, 다수의 본딩 접속부들이 3개의 본딩 접속부들을 포함하는, 선행하는 임의의 예시의 초음파 디바이스에 관한 것이다.
예시 26은, 초음파 디바이스를 형성하는 방법으로서: 복수의 캐비티들을 내부에 갖는 복합 기판을 정의하도록 함께 본딩되는 제1 및 제2 기판을 본딩하는 단계 - 각각 캐비티는 초음파 트랜스듀서 셀에 대응됨 -; 복수의 전도성 본딩 지점들로 전기 기판을 복합 기판에 본딩하는 단계 - 각각의 트랜스듀서 셀은 초음파 트랜스듀서 기판과 집적 회로 기판 사이에 배치된 다수의 전도성 본딩 접속부들을 가짐 -를 포함하는 방법에 관한 것이다.
예시 27은, 각각의 트랜스듀서 셀들을 위한 다수의 전도성 본딩 접속부들에 더하여: 복합 기판의 복수의 음향적 비활성 영역들의 각각에 연결된 단일 전도성 본딩 접속부를 형성하는 단계; 및 복수의 초음파 트랜스듀서 셀들에 의해 정의되는 초음파 트랜스듀서 어레이를 둘러싸는 밀봉 링을 형성하는 단계를 더 포함하는, 예시 26의 방법에 관한 것이다.
예시 28은, 다수의 전도성 본딩 접속부들을 형성하는 단계는 열압착 접속부들, 공융 접속부들, 및 실리사이드 접속부들 중 하나 이상을 형성하는 단계를 포함하는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 29는, 복수의 전도성 본딩 접속부들로 복합 기판의 제2 기판을 전기 기판에 본딩하는 단계; 및 밀봉 링으로, 트랜스듀서 어레이의 하부 전극 접촉부들로부터 전기적으로 격리된 제2 기판의 부분을 통해, 제1 기판과 집적 회로 기판 사이의 전기 접속부를 확립하는 단계 - 복합 기판의 제1 기판은 트랜스듀서 어레이의 멤브레인에 대응됨 -를 더 포함하는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 30은, 제2 기판의 실리콘 층의 전도성 부분에서, 실리콘 층 내의 격리 트렌치들을 형성함으로써, 개별 트랜스듀서 셀들을 서로 전기적으로 격리시키는 단계를 더 포함하는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 31은, 격리 트렌치들은 개별 트랜스듀서 셀들에 대응되는 8각형 영역들을 형성하는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 32는, 음향적 비활성 영역들이 4개의 인접한 8각형 영역들 사이의 경계에 의해 정의되는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 33은, 제2 기판의 실리콘 층 상에 추가 격리 트렌치들을 형성하는 단계를 더 포함하고, 추가 격리 트렌치들은 밀봉 링에 의해 접촉된 제2 기판의 부분을 8각형 영역들로부터 전기적으로 절연시키는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 34는, 각각의 다수의 본딩 접속은 가장 가까운 이웃 본딩 접속부로부터 약 100 미크론(㎛) 이하의 거리만큼 분리된, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 35는, 다수의 본딩 접속부들은 3개의 본딩 접속부들을 포함하는, 선행하는 임의의 예시의 방법에 관한 것이다.
예시 36은, 초음파 장치로서, 초음파 프로브; 및 프로브 내에 배치된 초음파-온-칩 다바이스를 포함하고, 초음파-온-칩 디바이스는 선행하는 임의의 예시의 장치를 포함하는, 초음파 장치에 관한 것이다.
비제한적인 예로서, 다양한 실시예들은 CMUT들을 포함하는 것으로서 설명되었다. 대안적 실시예들에서, 압전 마이크로머신 초음파 트랜스듀서들(piezoelectric micromachined ultrasonic transducers)(PMUT들)이 CMUT들 대신에 또는 이에 추가하여 사용될 수 있다. 일부 실시예들에서, 본 명세서에서 설명된 제작의 방법들은 CMUT들에 더하여 또는 그에 대한 대안으로서 PMUT들을 포함하는 초음파 디바이스들을 형성하는 데 사용될 수 있다. 이것은 PMUT들이 엔지니어링된 기판(302)의 제작에 사용된 것과 비슷한 온도들에서 형성될 수 있다는 사실에 의해 용이해질 수 있다.

Claims (15)

  1. 장치로서,
    초음파 트랜스듀서 기판의 제1 면에 근접하게 배치된 복수의 트랜스듀서 셀들을 갖는 초음파 트랜스듀서 기판을 포함하는 초음파-온-칩 디바이스(ultrasound-on-a-chip device); 및
    적어도 하나의 트랜스듀서 셀에 대하여 상기 초음파 트랜스듀서 기판의 제2 면과 전기 기판 사이에 배치된 하나 이상의 전도성 본딩 접속부
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 하나 이상의 전도성 본딩 접속부는 상기 복수의 트랜스듀서 셀들 중의 트랜스듀서 셀의 영역에 관하여 실질적으로 균등하게 분배된, 장치.
  3. 제1항에 있어서, 상기 하나 이상의 전도성 본딩 접속부는: 열압착 접속부들(thermal compression connections), 공융 접속부들(eutectic connections), 및 실리사이드 접속부들(silicide connections) 중 하나 이상을 포함하는, 장치.
  4. 제1항에 있어서, 상기 하나 이상의 전도성 본딩 접속부는 그것의 제1 단부에서 상기 초음파 트랜스듀서 기판의 실리콘 층의 전도성 부분에 접촉하고, 그것의 제2 단부에서 상기 전기 기판의 금속 층에 접촉하는, 장치.
  5. 제1항에 있어서, 상기 초음파 트랜스듀서 기판의 복수의 음향적 비활성 영역들 중의 적어도 하나의 음향적 비활성 영역에 연결된 단일 전도성 본딩 접속부를 더 포함하고, 각각의 단일 전도성 본딩 접속부는 상기 초음파 트랜스듀서 기판과 상기 전기 기판 사이에 배치되는, 장치.
  6. 제5항에 있어서, 상기 초음파 트랜스듀서 기판의 상기 복수의 음향적 비활성 영역들은 상기 복수의 트랜스듀서 셀들 중의 인접한 쌍들의 트랜스듀서 셀들 사이에 배치되는, 장치.
  7. 제6항에 있어서, 상기 복수의 트랜스듀서 셀들은 상기 초음파 트랜스듀서 기판의 실리콘 층의 전도성 부분에서, 상기 실리콘 층 내에 형성된 격리 트렌치들에 의해 서로 전기적으로 격리되는, 장치.
  8. 제7항에 있어서, 상기 격리 트렌치들은 상기 복수의 트랜스듀서 셀들 중의 개별 트랜스듀서 셀들에 대응하는 8각형 영역들을 형성하는, 장치.
  9. 제8항에 있어서, 상기 음향적 비활성 영역들은 4개의 인접한 8각형 영역들 사이의 경계에 의해 정의되는, 장치.
  10. 제1항에 있어서, 상기 하나 이상의 본딩 접속부 각각은 가장 가까운 이웃 본딩 접속부로부터 약 100 미크론(㎛) 이하의 거리만큼 분리된, 장치.
  11. 초음파 디바이스로서,
    제1 기판과 제2 기판 사이에 복수의 캐비티들을 정의하도록 함께 본딩된 상기 제1 및 상기 제2 기판을 갖는 복합 기판 - 각각의 캐비티는 초음파 트랜스듀서 셀에 대응됨 -; 및
    복수의 전도성 본딩 지점들에 의해 상기 복합 기판에 본딩된 전기 기판 - 각각의 트랜스듀서 셀은 초음파 트랜스듀서 기판과 상기 전기 기판 사이에 배치된 다수의 전도성 본딩 접속부들을 가짐 -
    을 포함하는, 초음파 디바이스.
  12. 제11항에 있어서, 상기 복수의 전도성 본딩 접속부들은, 각각 트랜스듀서 셀을 위한 상기 하나 이상의 전도성 본딩 접속부에 더하여,
    상기 복합 기판의 복수의 음향적 비활성 영역들의 각각에 연결되는 단일 전도성 본딩 접속부; 및
    상기 복수의 초음파 트랜스듀서 셀들에 의해 정의되는 초음파 트랜스듀서 어레이를 둘러싸는 하나 이상의 밀봉 링
    을 더 포함하는, 초음파 디바이스.
  13. 제12항에 있어서, 상기 하나 이상의 전도성 본딩 접속부는: 열압착 접속부들, 공융 접속부들, 납땜 접속부들, 및 실리사이드 접속부들 중 하나 이상을 포함하는, 초음파 디바이스.
  14. 제12항에 있어서,
    상기 복합 기판의 상기 제1 기판은 상기 트랜스듀서 어레이의 멤브레인에 대응되고;
    상기 복합 기판의 상기 제2 기판은 상기 복수의 전도성 본딩 접속부들에 의해 상기 전기 기판에 본딩되고;
    상기 밀봉 링은, 상기 트랜스듀서 어레이의 하부 전극 접촉부들로부터 전기적으로 격리되는 상기 제2 기판의 부분을 통해, 상기 제1 기판과 상기 전기 기판 사이에 전기 접속부를 제공하는,
    초음파 디바이스.
  15. 제14항에 있어서, 트랜스듀서 셀들은 상기 제2 기판의 실리콘 층의 전도성 부분에서, 상기 실리콘 층 내에 형성된 격리 트렌치들에 의해 서로 전기적으로 격리되는, 초음파 디바이스.
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