JP2001304996A - 集積型半導体圧力センサおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】感度を低下させることなく小型化が可能な集積
型半導体圧力センサおよびその製造方法を提供する。 【解決手段】センサチップは、半導体基板１の内部に中
空状の空洞部６が形成されるとともに、半導体基板１の
裏面に凹所５が形成されており、空洞部６と凹所５との
間に薄肉のダイアフラム部４が形成されている。ダイア
フラム部４の主表面側に形成されたピエゾ抵抗Ｒ１〜Ｒ
４がダイアフラム部４の変形を検出する感圧素子を構成
している。４つのピエゾ抵抗Ｒ１〜Ｒ４からなるブリッ
ジ回路の出力を外部に取り出す信号処理回路が半導体基
板１の表面側の回路形成部２に形成されており、上記信
号処理回路を構成する素子の少なくとも一部が、半導体
基板１において空洞部６を介してダイアフラム部４に重
なる部分２ａに配設されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイアフラム部の
変形を検出する感圧素子と感圧素子の出力を外部に取り
出す信号処理回路とが同一半導体基板に形成された集積
型半導体圧力センサおよびその製造方法に関するもので
ある。

【０００２】

【従来の技術】従来より、この種の集積型半導体圧力セ
ンサとして、図１２（ａ），（ｂ）に示すように、単結
晶シリコン基板よりなる半導体基板１’の主表面側の中
央部１ａに４つのピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が
形成された薄肉のダイアフラム部４を有し、半導体基板
１’の周部１ｃの主表面側に信号処理回路（図示せず）
が形成されたものが提案されている。ここにおいて、４
つのピエゾ抵抗Ｒ１〜Ｒ４は、図示しない配線によりブ
リッジ接続されており、ピエゾ抵抗Ｒ１，Ｒ３がブリッ
ジの対角に位置し、ピエゾ抵抗Ｒ２，Ｒ４がブリッジの
対角に位置する。また、各ピエゾ抵抗Ｒ１〜Ｒ４がそれ
ぞれダイアフラム部４の変形を検出する感圧素子を構成
している。なお、上記信号処理回路は、上述の４つのピ
エゾ抵抗Ｒ１〜Ｒ４からなるブリッジ回路の出力信号を
増幅する増幅回路および該増幅回路の出力を調整する調
整抵抗などにより構成されており、ブリッジ回路の出力
信号に適宜処理を施して外部回路（図示せず）へ出力す
るために設けられている。

【０００３】ダイアフラム部４は、異方性エッチング技
術などを利用して半導体基板１’の裏面側に凹所５を設
けることにより形成されている。ここにおいて、凹所５
は、半導体基板１’の裏面からダイアフラム部４の裏面
にわたって形成され、半導体基板１’の厚み方向におけ
る主表面側ほど（図１２（ｂ）における上側ほど）開口
面積が小さくなっている。要するに、凹所５は、断面台
形状に形成されている。

【０００４】

【発明が解決しようとする課題】ところで、上記従来の
集積型半導体圧力センサは、感圧素子たるピエゾ抵抗Ｒ
１〜Ｒ４と信号処理回路とが半導体基板１’の主表面に
集積化されており、しかも信号処理回路がダイアフラム
部４の変形による歪みの影響を受けないように（つま
り、特性変動を避けるために）半導体基板１’の周部１
ｃに形成されているので、レイアウト上、チップサイズ
の小型化が難しいという不具合があった。

【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、感度を低下させることなく小型化が
可能な集積型半導体圧力センサおよびその製造方法を提
供することにある。

【０００６】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体基板と、上記半導体基板
の内部に中空状に形成された空洞部と上記半導体基板の
裏面に設けられた凹所との間に形成された薄肉のダイア
フラム部と、ダイアフラム部に配設されダイアフラム部
の変形を検出する感圧素子とを備え、上記感圧素子の出
力を外部に取り出す信号処理回路を構成する素子の少な
くとも一部が、上記半導体基板において上記空洞部を介
してダイアフラム部に重なる部分に配設されてなること
を特徴とするものであり、信号処理回路を構成する素子
の少なくとも一部が上記半導体基板において上記空洞部
を介してダイアフラム部に重なる部分に配設されること
により、従来のように信号処理回路と感圧素子とが同一
表面に集積化されている場合に対して感度を低下させる
ことなく小型化を図ることができる。

【０００７】請求項２の発明は、半導体基板と、上記半
導体基板の内部に中空状に形成された空洞部と、上記半
導体基板の裏面側において上記空洞部に重なる部分に形
成された薄肉のダイアフラム部と、ダイアフラム部に配
設されダイアフラム部の変形を検出する感圧素子とを備
え、上記感圧素子の出力を外部に取り出す信号処理回路
を構成する素子の少なくとも一部が、上記半導体基板の
主表面側において上記空洞部を介してダイアフラム部に
重なる部分に配設されてなることを特徴とするものであ
り、信号処理回路を構成する素子の少なくとも一部が上
記半導体基板において上記空洞部を介してダイアフラム
部に重なる部分に配設されることにより、従来のように
信号処理回路と感圧素子とが同一表面に集積化されてい
る場合に対して感度を低下させることなく小型化を図る
ことができ、また、請求項１の発明のように空洞部と凹
所との間にダイアフラム部が形成されている場合に比べ
て薄型化を図ることができる。

【０００８】請求項３の発明は、請求項１記載の集積型
半導体圧力センサの製造方法であって、互いの一表面上
にそれぞれ酸化膜が形成された２枚の基板の一方の基板
の一表面側に上記酸化膜を介して感圧素子を形成する工
程と、当該２枚の基板を互いの酸化膜からなる絶縁層が
介在する形で貼り合わせて上記一方の基板の他表面側を
裏面とし且つ他方の基板の他表面側を主表面側とする上
記半導体基板を形成する工程と、上記半導体基板の主表
面側に上記信号処理回路を形成する工程と、上記半導体
基板の裏面側に上記凹所を形成する工程と、上記半導体
基板の主表面から上記絶縁層に達する空洞部形成用の孔
およびコンタクトホール形成用の孔を形成する工程と、
空洞部形成用の孔を通して上記絶縁層の所定領域をエッ
チング除去することにより上記空洞部および上記ダイア
フラム部を形成する工程と、コンタクトホール形成用の
孔を通してコンタクトホールを形成する工程と、コンタ
クトホールおよびコンタクトホール形成用の孔に上記感
圧素子と上記信号処理回路とを電気的に接続する層間配
線を形成する工程とを備えることを特徴とし、空洞部形
成用の孔を通して上記絶縁層の所定領域を犠牲層として
選択的にエッチング除去することにより上記空洞部およ
び上記ダイアフラム部が形成されるから、感度を低下さ
せることなく小型化が可能な集積型半導体圧力センサを
高精度に実現することができる。

【０００９】請求項４の発明は、請求項２記載の集積型
半導体圧力センサの製造方法であって、互いの一表面上
にそれぞれ酸化膜が形成された２枚の基板の一方の基板
の一表面側に上記酸化膜を介して感圧素子を形成する工
程と、当該２枚の基板を互いの酸化膜からなる絶縁層が
介在する形で貼り合わせて上記一方の基板の他表面側を
裏面とし且つ他方の基板の他表面側を主表面側とする上
記半導体基板を形成する工程と、上記半導体基板の主表
面側に上記信号処理回路を形成する工程と、上記半導体
基板において上記絶縁層よりも裏面側の厚さが上記ダイ
アフラム部の厚みに略等しくなるように上記半導体基板
の裏面側の全面をエッチングして上記半導体基板を薄型
化する工程と、上記半導体基板の主表面から上記絶縁層
に達する空洞部形成用の孔およびコンタクトホール形成
用の孔を形成する工程と、空洞部形成用の孔を通して上
記絶縁層の所定領域をエッチング除去することにより上
記空洞部および上記ダイアフラム部を形成する工程と、
コンタクトホール形成用の孔を通してコンタクトホール
を形成する工程と、コンタクトホールおよびコンタクト
ホール形成用の孔に上記感圧素子と上記信号処理回路と
を電気的に接続する層間配線を形成する工程とを備える
ことを特徴とし、空洞部形成用の孔を通して上記絶縁層
の所定領域を犠牲層として選択的にエッチング除去する
ことにより上記空洞部および上記ダイアフラム部が形成
されるから、感度を低下させることなく小型化が可能な
集積型半導体圧力センサを高精度に実現することができ
る。また、上記半導体基板において上記絶縁層よりも裏
面側の厚さが上記ダイアフラム部の厚みに略等しくなる
ように上記半導体基板の裏面側の全面をエッチングして
上記半導体基板を薄型化する工程と、上記半導体基板の
主表面から上記絶縁層に達する空洞部形成用の孔および
コンタクトホール形成用の孔を形成する工程とを同時に
行い且つ上記絶縁層をエッチングストッパとして機能さ
せれば、工程数を削減することができる。

【００１０】請求項５の発明は、請求項２記載の集積型
半導体圧力センサの製造方法であって、互いの一表面上
にそれぞれ酸化膜が形成された２枚の基板の一方の基板
の一表面側に上記酸化膜を介して感圧素子を形成する工
程と、当該２枚の基板を互いの酸化膜からなる絶縁層が
介在する形で貼り合わせて上記一方の基板の他表面側を
裏面とし且つ他方の基板の他表面側を主表面側とする上
記半導体基板を形成する工程と、上記半導体基板の主表
面側に上記信号処理回路を形成する工程と、上記半導体
基板の主表面から上記絶縁層に達する空洞部形成用の孔
およびコンタクトホール形成用の孔を形成する工程と、
空洞部形成用の孔を通して上記絶縁層の所定領域をエッ
チング除去することにより上記空洞部を形成する工程
と、コンタクトホール形成用の孔を通してコンタクトホ
ールを形成する工程と、コンタクトホールおよびコンタ
クトホール形成用の孔に上記感圧素子と上記信号処理回
路とを電気的に接続する層間配線を形成する工程と、上
記半導体基板において上記絶縁層よりも裏面側の厚さが
上記ダイアフラム部の厚みに略等しくなるように上記半
導体基板の裏面側の全面を研磨加工して上記半導体基板
を薄型化する工程とを備えることを特徴とし、空洞部形
成用の孔を通して上記絶縁層の所定領域を犠牲層として
選択的にエッチング除去することにより上記空洞部およ
び上記ダイアフラム部が形成されるから、感度を低下さ
せることなく小型化が可能な集積型半導体圧力センサを
高精度に実現することができる。

【００１１】

【発明の実施の形態】（実施形態１）まず、本実施形態
の基本構成について図４を参照しながら説明し、その
後、本実施形態の具体構成について図１を参照しながら
説明する。

【００１２】図４（ａ），（ｂ）に示すように、センサ
チップは、半導体基板１の内部に中空状の空洞部６が形
成されるとともに、半導体基板１の裏面に凹所５が形成
されており、空洞部６と凹所５との間に薄肉のダイアフ
ラム部４が形成されている。ダイアフラム部４の主表面
（図４（ｂ）における上面）側には、４つのピエゾ抵抗
Ｒ１，Ｒ２，Ｒ３，Ｒ４が形成されている。ここにおい
て、４つのピエゾ抵抗Ｒ１〜Ｒ４は、図示しない拡散配
線によりブリッジ接続されており、ピエゾ抵抗Ｒ１，Ｒ
３がブリッジの対角に位置し、ピエゾ抵抗Ｒ２，Ｒ４が
ブリッジの対角に位置する。なお、各ピエゾ抵抗Ｒ１〜
Ｒ４がそれぞれダイアフラム部４の変形を検出する感圧
素子を構成している。

【００１３】また、センサチップは、上述の４つのピエ
ゾ抵抗Ｒ１〜Ｒ４からなるブリッジ回路の出力を外部に
取り出す信号処理回路（図示せず）が半導体基板１の表
面側の回路形成部２に形成されており、上記信号処理回
路を構成する素子の少なくとも一部が、半導体基板１に
おいて空洞部６を介してダイアフラム部４に重なる部分
（回路形成部２の中央部２ａ）に配設されている。ここ
において、上記信号処理回路は、上記ブリッジ回路の出
力信号を増幅する増幅回路および該増幅回路の出力を調
整する調整抵抗などにより構成される。

【００１４】本実施形態の集積型半導体圧力センサのセ
ンサチップは、図１に示すように、半導体基板１として
内部にシリコン酸化膜よりなる絶縁層９を有するＳＯＩ
（Silicon On Insulator）基板を用いている。ここ
に、ＳＯＩ基板よりなる半導体基板１は、シリコンより
なる支持基板７と、支持基板７上の絶縁層９と、絶縁層
９上のシリコン活性層８とで構成されている。なお、図
４に示した基本構成と同様の構成要素には同一の符号を
付して説明を省略する。

【００１５】本実施形態の集積型半導体圧力センサのセ
ンサチップは、半導体基板１のシリコン活性層８が図４
に示した基本構成の回路形成部２を構成しており、回路
形成部２の主表面側に、つまり、シリコン活性層８の主
表面側に、４つのピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が
形成されている（なお、図１にはピエゾ抵抗Ｒ１は図示
されていない）。

【００１６】４つのピエゾ抵抗Ｒ１〜Ｒ４により構成さ
れたブリッジ回路の出力は、回路形成部２の周部に貫設
されたコンタクトホール形成用の孔１２および絶縁層９
に貫設されたコンタクトホール９ｃとを埋め込んで形成
された層間配線１３によって上記信号処理回路と電気的
に接続されている。

【００１７】なお、図１中の１５ａは絶縁膜を示し、半
導体基板１上に形成されたシリコン酸化膜と該シリコン
酸化膜上に形成されたシリコン窒化膜とにより構成され
ている。また、コンタクトホール形成用の孔１２は、半
導体基板１の主表面側ほど開口幅が大きくなるように形
成されているので、層間配線１３の埋込性が改善され、
層間配線１３の断線を防止することができる。また、半
導体基板１の内部に中空状に形成されダイアフラム部２
を撓み可能とする空洞部６は、絶縁層９の一部を除去す
ることにより形成されている。図１中の１１は、空洞部
６の形成時にエチング液を導入するためのエッチング液
導入孔（以下、空洞部形成用の孔と称す）であり、回路
形成部２および絶縁膜１５ａの厚み方向に貫設されてい
る。

【００１８】しかして、本実施形態では、上記信号処理
回路を構成する素子の少なくとも一部が半導体基板１に
おいて空洞部６を介してダイアフラム部４に重なる部分
に配設されていることにより、ダイアフラム部４の厚さ
および面積を変えることなしに、従来のように信号処理
回路と感圧素子とが同一表面に集積化されている場合に
対して感度を低下させることなく小型化を図ることがで
きる。

【００１９】以下、本実施形態の集積型半導体圧力セン
サの製造方法について図２および図３を参照しながら説
明する。

【００２０】まず、図２（ａ）に示すように、２枚のシ
リコン基板７，８’それぞれの一表面にシリコン酸化膜
９ａ，９ｂを形成し、その後、図２（ｂ）に示すよう
に、一方のシリコン基板７の一表面側にシリコン酸化膜
９ａを介してピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４および
ピエゾ抵抗Ｒ１〜Ｒ４をブリッジ接続する上記拡散配線
（図示せず）を形成し、両シリコン基板７，８’をシリ
コン酸化膜９ａ，９ｂ同士が密着する形で貼り合わせ、
その後、他方のシリコン基板８’を研磨加工して所望の
厚さまで薄型化して薄型化されたシリコン基板８’から
なるシリコン活性層８を形成することこにより、図２
（ｃ）に示す構造のＳＯＩ基板からなる半導体基板１が
得られる。ここにおいて、図２（ｃ）中の９は、両シリ
コン基板７，８’を貼り合わせた時に上記シリコン酸化
膜９ａ，９ｂから形成される絶縁層である。

【００２１】上述のＳＯＩ基板からなる半導体基板１を
形成した後は、シリコン活性層８からなる回路形成部２
の主表面側に上記信号処理回路を構成する素子を形成
し、続いて、半導体基板１の主表面および裏面にそれぞ
れ絶縁膜１５ａ，１５ｂを形成することにより、図３
（ａ）に示す構造が得られる。ここに、各絶縁膜１５
ａ，１５ｂは、シリコン酸化膜とシリコン窒化膜との２
層構造を有しており、半導体基板１側にシリコン酸化膜
が形成されている。

【００２２】次に、フォトリソグラフィ技術およびエッ
チング技術を利用して、半導体基板１の裏面側の絶縁膜
１５ｂに半導体基板１へ凹所５を形成するための開口窓
１５ｅを形成し、半導体基板１の主表面側の絶縁膜１５
ａに空洞部形成用の孔１１およびコンタクトホール形成
用の孔１２それぞれを形成するための開口窓１５ｃ，１
５ｄを形成した後、両絶縁膜１５ａ，１５ｂをマスクと
して異方性エッチングにより凹所５および空洞部形成用
の孔１１およびコンタクトホール形成用の孔１２を形成
することにより、図３（ｂ）に示す構造が得られる。な
お、この異方性エッチングに際して、絶縁層９は、半導
体基板１の主表面側からのエッチング深さを制限するエ
ッチングストッパ層として機能する。

【００２３】その後、空洞部形成用の孔１１を通して半
導体基板１の絶縁層９の所定領域を犠牲層として所定の
エッチング液（ＨＦ溶液）によって選択的にエッチング
除去することで空洞部６およびダイアフラム部４を形成
することにより、図３（ｃ）に示す構造が得られる。な
お、このときのエッチング時間は、所望のダイアフラム
部４の面積に応じて設定すればよい。

【００２４】その後、半導体基板１の絶縁層９にコンタ
クトホール９ｃを形成し、コンタクトホール形成用の孔
１２およびコンタクトホール９ｃを埋め込むように半導
体基板１の主表面側の全面にアルミニウム膜を形成し、
該アルミニウム膜を所定形状にパターニングして当該ア
ルミニウム膜よりなる層間配線１３を形成することによ
り、図３（ｄ）に示す構造が得られる。なお、層間配線
１３は上記拡散配線を通してピエゾ抵抗Ｒ１〜Ｒ４に接
続される。

【００２５】上述の製造方法によれば、空洞部形成用の
孔１１を通して絶縁層９の所定領域を犠牲層として選択
的にエッチング除去することにより空洞部６およびダイ
アフラム部４が形成されるから、ダイアフラム部４の厚
さを高精度に制御でき、感度を低下させることなく小型
化が可能な集積型半導体圧力センサを高精度に実現する
ことができる。

【００２６】（実施形態２）まず、本実施形態の基本構
成について図８を参照しながら説明し、その後、本実施
形態の具体構成について図５を参照しながら説明する。

【００２７】図８（ａ），（ｂ）に示すように、センサ
チップは、半導体基板１の内部に中空状の空洞部６が形
成されており、半導体基板１の裏面側において空洞部６
に重なる部分に薄肉のダイアフラム部４が形成されてい
る。ダイアフラム部４の主表面（図８（ｂ）における上
面）側には、４つのピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４
が形成されている。ここにおいて、４つのピエゾ抵抗Ｒ
１〜Ｒ４は、図示しない拡散配線によりブリッジ接続さ
れており、ピエゾ抵抗Ｒ１，Ｒ３がブリッジの対角に位
置し、ピエゾ抵抗Ｒ２，Ｒ４がブリッジの対角に位置す
る。なお、各ピエゾ抵抗Ｒ１〜Ｒ４がそれぞれダイアフ
ラム部４の変形を検出する感圧素子を構成している。

【００２８】また、センサチップは、上述の４つのピエ
ゾ抵抗Ｒ１〜Ｒ４からなるブリッジ回路の出力を外部に
取り出す信号処理回路（図示せず）が半導体基板１の表
面側の回路形成部２に形成されており、上記信号処理回
路を構成する素子の少なくとも一部が、半導体基板１に
おいて空洞部６を介してダイアフラム部４に重なる部分
（回路形成部２の中央部２ａ）に配設されている。ここ
において、上記信号処理回路は、上記ブリッジ回路の出
力信号を増幅する増幅回路および該増幅回路の出力を調
整する調整抵抗などにより構成される。

【００２９】本実施形態の集積型半導体圧力センサのセ
ンサチップは、図５に示すように、半導体基板１として
内部にシリコン酸化膜よりなる絶縁層９を有する薄型の
ＳＯＩ（Silicon On Insulator）基板を用いている。
なお、薄型のＳＯＩ基板よりなる半導体基板１は、シリ
コンよりなる支持基板７と、支持基板７上の絶縁層９
と、絶縁層９上のシリコン活性層８とで構成されてい
る。なお、図８に示した基本構成と同様の構成要素には
同一の符号を付して説明を省略する。

【００３０】本実施形態の集積型半導体圧力センサのセ
ンサチップは、半導体基板１のシリコン活性層８が図８
に示した基本構成の回路形成部２を構成しており、回路
形成部２の主表面側に、つまり、シリコン活性層８の主
表面側に、４つのピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が
形成されている（なお、図５にはピエゾ抵抗Ｒ１は図示
されていない）。

【００３１】４つのピエゾ抵抗Ｒ１〜Ｒ４により構成さ
れたブリッジ回路の出力は、回路形成部２の周部に貫設
されたコンタクトホール形成用の孔１２および絶縁層９
に貫設されたコンタクトホール９ｃとを埋め込んで形成
された層間配線１３によって上記信号処理回路と電気的
に接続されている。

【００３２】なお、図５中の１５ａは絶縁膜を示し、半
導体基板１上に形成されたシリコン酸化膜と該シリコン
酸化膜上に形成されたシリコン窒化膜とにより構成され
ている。また、コンタクトホール形成用の孔１２は、半
導体基板１の主表面側ほど開口幅が大きくなるように形
成されているので、層間配線１３の埋込性が改善され、
層間配線１３の断線を防止することができる。また、半
導体基板１の内部に中空状に形成されダイアフラム部４
を撓み可能とする空洞部６は、絶縁層９の一部を除去す
ることにより形成されている。図５中の１１は、空洞部
６の形成時にエッチング液を導入するためのエッチング
液導入孔（以下、空洞部形成用の孔と称す）であり、回
路形成部２および絶縁膜１５ａの厚み方向に貫設されて
いる。

【００３３】しかして、本実施形態では、上記信号処理
回路を構成する素子の少なくとも一部が半導体基板１に
おいて空洞部６を介してダイアフラム部４に重なる部分
に配設されていることにより、ダイアフラム部４の厚さ
および面積を変えることなしに、従来のように信号処理
回路と感圧素子とが同一表面に集積化されている場合に
対して感度を低下させることなく小型化を図ることがで
きる。また、実施形態１のように空洞部６と凹所５との
間にダイアフラム部４が形成されている場合に比べてセ
ンサチップの薄型化を図ることができる。

【００３４】以下、本実施形態の集積型半導体圧力セン
サの製造方法について図６および図７を参照しながら説
明する。

【００３５】まず、図６（ａ）に示すように、２枚のシ
リコン基板７’，８’それぞれの一表面にシリコン酸化
膜９ａ，９ｂを形成し、その後、図６（ｂ）に示すよう
に、一方のシリコン基板７’の一表面側にシリコン酸化
膜９ａを介してピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およ
びピエゾ抵抗Ｒ１〜Ｒ４をブリッジ接続する拡散配線
（図示せず）を形成し、両シリコン基板７’，８’をシ
リコン酸化膜９ａ，９ｂ同士が密着する形で貼り合わ
せ、その後、他方のシリコン基板８’を所望の厚さまで
研磨加工して薄型化されたシリコン基板８’からなるシ
リコン活性層８を形成することこにより、図６（ｃ）に
示す構造のＳＯＩ基板１’が得られる。ここにおいて、
図６（ｃ）中の９は、両シリコン基板７’，８’を貼り
合わせた時に上記シリコン酸化膜９ａ，９ｂから形成さ
れる絶縁層である。

【００３６】上述のＳＯＩ基板１’を形成した後は、シ
リコン活性層８からなる回路形成部２の主表面側に上記
信号処理回路を構成する素子を形成し、続いて、半導体
基板１の主表面および裏面にそれぞれ絶縁膜１５ａ，１
５ｂを形成することにより図７（ａ）に示す構造が得ら
れる。ここに、各絶縁膜１５ａ，１５ｂは、シリコン酸
化膜とシリコン窒化膜との２層構造を有しており、半導
体基板１側にシリコン酸化膜が形成されている。

【００３７】次に、フォトリソグラフィ技術およびエッ
チング技術を利用して、半導体基板１の主表面側の絶縁
膜１５ａに空洞部形成用の孔１１およびコンタクトホー
ル形成用の孔１２それぞれを形成するための開口窓１５
ｃ，１５ｄを形成するとともに絶縁膜１５ｂを除去した
後、絶縁膜１５ａをマスクとして異方性エッチングによ
り空洞部形成用の孔１１およびコンタクトホール形成用
の孔１２を形成することにより、図７（ｂ）に示す構造
が得られる。なお、この異方性エッチングに際して、Ｓ
ＯＩ基板１’の裏面側が全面にわたってエッチングされ
て薄型化されることにより、薄型化されたシリコン基板
７’からなる支持基板７、薄型化されたＳＯＩ基板１’
からなる半導体基板１が得られる。絶縁層９は、半導体
基板１の主表面側からのエッチング深さを制限するエッ
チングストッパ層として機能する。

【００３８】その後、空洞部形成用の孔１１を通して半
導体基板１の絶縁層９の所定領域を犠牲層として所定の
エッチング液（ＨＦ溶液）によって選択的にエッチング
除去することで空洞部６およびダイアフラム部４を形成
することにより、図７（ｃ）に示す構造が得られる。な
お、このときのエッチング時間は、所望のダイアフラム
部４の面積に応じて設定すればよい。

【００３９】その後、半導体基板１の絶縁層９にコンタ
クトホール９ｃを形成し、コンタクトホール形成用の孔
１２およびコンタクトホール９ｃを埋め込むように半導
体基板１の主表面側の全面にアルミニウム膜を形成し、
該アルミニウム膜を所定形状にパターニングして当該ア
ルミニウム膜よりなる層間配線１３を形成することによ
り、図７（ｄ）に示す構造が得られる。なお、層間配線
１３は、上記拡散配線を介してピエゾ抵抗Ｒ１〜Ｒ４に
接続される。

【００４０】上述の製造方法によれば、空洞部形成用の
孔１１を通して絶縁層９の所定領域を犠牲層として選択
的にエッチング除去することにより空洞部６およびダイ
アフラム部４が形成されるから、感度を低下させること
なく小型化が可能な集積型半導体圧力センサを高精度に
実現することができる。

【００４１】（実施形態３）本実施形態の集積型半導体
圧力センサのセンサチップは、実施形態２と同様、図９
に示すように、半導体基板１として内部にシリコン酸化
膜よりなる絶縁層９を有する薄型のＳＯＩ（Silicon O
n Insulator）基板を用いている。ここに、薄型のＳＯ
Ｉ基板よりなる半導体基板１は、シリコンよりなる支持
基板７と、支持基板７上の絶縁層９と、絶縁層９上のシ
リコン活性層８とで構成されている。なお、図８に示し
た基本構成と同様の構成要素には同一の符号を付して説
明を省略する。

【００４２】本実施形態の集積型半導体圧力センサのセ
ンサチップは、半導体基板１のシリコン活性層８が図８
に示した基本構成の回路形成部２を構成しており、回路
形成部２の主表面側に、つまり、シリコン活性層８の主
表面側に、４つのピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が
形成されている（なお、図８にはピエゾ抵抗Ｒ１は図示
されていない）。

【００４３】４つのピエゾ抵抗Ｒ１〜Ｒ４により構成さ
れたブリッジ回路の出力は、回路形成部２の周部に貫設
されたコンタクトホール形成用の孔１２および絶縁層９
に貫設されたコンタクトホール９ｃとを埋め込んで形成
された層間配線１３によって上記信号処理回路と電気的
に接続されている。

【００４４】なお、図８中の１５ａは絶縁膜を示し、半
導体基板１上に形成されたシリコン酸化膜と該シリコン
酸化膜上に形成されたシリコン窒化膜とにより構成され
ている。また、コンタクトホール形成用の孔１２は、半
導体基板１の主表面側ほど開口幅が大きくなるように形
成されているので、層間配線１３の埋込性が改善され、
層間配線１３の断線を防止することができる。また、半
導体基板１の内部に中空状に形成されダイアフラム部４
を撓み可能とする空洞部６は、絶縁層９の一部を除去す
ることにより形成されている。図８中の１１は、空洞部
６の形成時にエッチング液を導入するためのエッチング
液導入孔（以下、空洞部形成用の孔と称す）であり、回
路形成部２および絶縁膜１５ａの厚み方向に貫設されて
いる。

【００４５】しかして、本実施形態では、上記信号処理
回路を構成する素子の少なくとも一部が半導体基板１に
おいて空洞部６を介してダイアフラム部４に重なる部分
（回路形成部２の中央部２ａ）に配設されていることに
より、ダイアフラム部４の厚さおよび面積を変えること
なしに、従来のように信号処理回路と感圧素子とが同一
表面に集積化されている場合に対して感度を低下させる
ことなく小型化を図ることができる。また、実施形態１
のように空洞部６と凹所５との間にダイアフラム部４が
形成されている場合に比べてセンサチップの薄型化を図
ることができる。

【００４６】以下、本実施形態の集積型半導体圧力セン
サの製造方法について図１０および図１１を参照しなが
ら説明する。

【００４７】まず、図１１（ａ）に示すように、２枚の
シリコン基板７’，８’それぞれの一表面にシリコン酸
化膜９ａ，９ｂを形成し、その後、図１１（ｂ）に示す
ように、一方のシリコン基板７’の一表面側にシリコン
酸化膜９ａを介してピエゾ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４
およびピエゾ抵抗Ｒ１〜Ｒ４をブリッジ接続する上記拡
散配線（図示せず）を形成し、両シリコン基板７’，
８’をシリコン酸化膜９ａ，９ｂ同士が密着する形で貼
り合わせ、その後、他方のシリコン基板８’を所望の厚
さまで研磨加工して薄型化して薄型化されたシリコン基
板８’からなるシリコン活性層８を形成することこによ
り、図１０（ｃ）に示す構造のＳＯＩ基板１’が得られ
る。ここにおいて、図１０（ｃ）中の９は、両シリコン
基板７’，８’を貼り合わせた時に上記シリコン酸化膜
９ａ，９ｂから形成される絶縁層である。

【００４８】上述のＳＯＩ基板１’を形成した後は、シ
リコン活性層８からなる回路形成部２の主表面側に上記
信号処理回路を構成する素子を形成し、続いて、半導体
基板１の主表面および裏面にそれぞれ絶縁膜１５ａ，１
５ｂを形成することにより図１１（ａ）に示す構造が得
られる。ここに、各絶縁膜１５ａ，１５ｂは、シリコン
酸化膜とシリコン窒化膜との２層構造を有しており、半
導体基板１側にシリコン酸化膜が形成されている。

【００４９】次に、フォトリソグラフィ技術およびエッ
チング技術を利用して、半導体基板１の主表面側の絶縁
膜１５ａに空洞部形成用の孔１１およびコンタクトホー
ル形成用の孔１２それぞれを形成するための開口窓１５
ｃ，１５ｄを形成した後、絶縁膜１５ａ，１５ｂをマス
クとして異方性エッチングにより空洞部形成用の孔１１
およびコンタクトホール形成用の孔１２を形成し、続い
て絶縁膜１５ｂを除去することにより、図１１（ｂ）に
示す構造が得られる。絶縁層９は、半導体基板１の主表
面側からのエッチング深さを制限するエッチングストッ
パ層として機能する。

【００５０】その後、空洞部形成用の孔１１を通してＳ
ＯＩ基板１’の絶縁層９の所定領域を犠牲層として所定
のエッチング液（ＨＦ溶液）によって選択的にエッチン
グ除去することで空洞部６およびダイアフラム部４を形
成することにより、図１１（ｃ）に示す構造が得られ
る。なお、このときのエッチング時間は、所望のダイア
フラム部４の面積に応じて設定すればよい。

【００５１】その後、ＳＯＩ基板１’の絶縁層９にコン
タクトホール９ｃを形成し、コンタクトホール形成用の
孔１２およびコンタクトホール９ｃを埋め込むようにＳ
ＯＩ基板１’の主表面側の全面にアルミニウム膜を形成
し、該アルミニウム膜を所定形状にパターニングして当
該アルミニウム膜よりなる層間配線１３を形成すること
により、図１１（ｄ）に示す構造が得られる。

【００５２】次に、ＳＯＩ基板１’の裏面側を研磨加工
してＳＯＩ基板１’を薄型化することにより、薄型化さ
れたシリコン基板７’からなる支持基板７、薄型化され
たＳＯＩ基板１’からなる半導体基板１、薄型化された
シリコン基板７’の一部からダイアフラム部４が形成さ
れ、図１１（ｅ）に示す構造が得られる。

【００５３】上述の製造方法によれば、空洞部形成用の
孔１１を通して絶縁層９の所定領域を犠牲層として選択
的にエッチング除去することにより空洞部６が形成され
るから、感度を低下させることなく小型化が可能な集積
型半導体圧力センサを高精度に実現することができる。
また、ＳＯＩ基板１’を層間配線１３形成後に薄型化し
ているので（つまり、最終工程で薄型化しているの
で）、途中工程においてＳＯＩ基板１’を薄型化した後
に以降の工程を通す場合に比べて、薄型化することによ
る破損を防ぐことができる。すなわち、本実施形態の製
造方法によれば、実施形態２の製造方法に比べて、製造
歩留まりが向上するのである。

【００５４】

【発明の効果】請求項１の発明は、半導体基板と、上記
半導体基板の内部に中空状に形成された空洞部と上記半
導体基板の裏面に設けられた凹所との間に形成された薄
肉のダイアフラム部と、ダイアフラム部に配設されダイ
アフラム部の変形を検出する感圧素子とを備え、上記感
圧素子の出力を外部に取り出す信号処理回路を構成する
素子の少なくとも一部が、上記半導体基板において上記
空洞部を介してダイアフラム部に重なる部分に配設され
てなるものであり、信号処理回路を構成する素子の少な
くとも一部が上記半導体基板において上記空洞部を介し
てダイアフラム部に重なる部分に配設されることによ
り、従来のように信号処理回路と感圧素子とが同一表面
に集積化されている場合に対して感度を低下させること
なく小型化を図ることができるという効果がある。

【００５５】請求項２の発明は、半導体基板と、上記半
導体基板の内部に中空状に形成された空洞部と、上記半
導体基板の裏面側において上記空洞部に重なる部分に形
成された薄肉のダイアフラム部と、ダイアフラム部に配
設されダイアフラム部の変形を検出する感圧素子とを備
え、上記感圧素子の出力を外部に取り出す信号処理回路
を構成する素子の少なくとも一部が、上記半導体基板の
主表面側において上記空洞部を介してダイアフラム部に
重なる部分に配設されてなることを特徴とするものであ
り、信号処理回路を構成する素子の少なくとも一部が上
記半導体基板において上記空洞部を介してダイアフラム
部に重なる部分に配設されることにより、従来のように
信号処理回路と感圧素子とが同一表面に集積化されてい
る場合に対して感度を低下させることなく小型化を図る
ことができるという効果があり、また、請求項１の発明
のように空洞部と凹所との間にダイアフラム部が形成さ
れている場合に比べて薄型化を図ることができるという
効果がある。

【００５６】請求項３の発明は、請求項１記載の集積型
半導体圧力センサの製造方法であって、互いの一表面上
にそれぞれ酸化膜が形成された２枚の基板の一方の基板
の一表面側に上記酸化膜を介して感圧素子を形成する工
程と、当該２枚の基板を互いの酸化膜からなる絶縁層が
介在する形で貼り合わせて上記一方の基板の他表面側を
裏面とし且つ他方の基板の他表面側を主表面側とする上
記半導体基板を形成する工程と、上記半導体基板の主表
面側に上記信号処理回路を形成する工程と、上記半導体
基板の裏面側に上記凹所を形成する工程と、上記半導体
基板の主表面から上記絶縁層に達する空洞部形成用の孔
およびコンタクトホール形成用の孔を形成する工程と、
空洞部形成用の孔を通して上記絶縁層の所定領域をエッ
チング除去することにより上記空洞部および上記ダイア
フラム部を形成する工程と、コンタクトホール形成用の
孔を通してコンタクトホールを形成する工程と、コンタ
クトホールおよびコンタクトホール形成用の孔に上記感
圧素子と上記信号処理回路とを電気的に接続する層間配
線を形成する工程とを備えるので、空洞部形成用の孔を
通して上記絶縁層の所定領域を犠牲層として選択的にエ
ッチング除去することにより上記空洞部および上記ダイ
アフラム部が形成されるから、感度を低下させることな
く小型化が可能な集積型半導体圧力センサを高精度に実
現することができるという効果がある。

【００５７】請求項４の発明は、請求項２記載の集積型
半導体圧力センサの製造方法であって、互いの一表面上
にそれぞれ酸化膜が形成された２枚の基板の一方の基板
の一表面側に上記酸化膜を介して感圧素子を形成する工
程と、当該２枚の基板を互いの酸化膜からなる絶縁層が
介在する形で貼り合わせて上記一方の基板の他表面側を
裏面とし且つ他方の基板の他表面側を主表面側とする上
記半導体基板を形成する工程と、上記半導体基板の主表
面側に上記信号処理回路を形成する工程と、上記半導体
基板において上記絶縁層よりも裏面側の厚さが上記ダイ
アフラム部の厚みに略等しくなるように上記半導体基板
の裏面側の全面をエッチングして上記半導体基板を薄型
化する工程と、上記半導体基板の主表面から上記絶縁層
に達する空洞部形成用の孔およびコンタクトホール形成
用の孔を形成する工程と、空洞部形成用の孔を通して上
記絶縁層の所定領域をエッチング除去することにより上
記空洞部および上記ダイアフラム部を形成する工程と、
コンタクトホール形成用の孔を通してコンタクトホール
を形成する工程と、コンタクトホールおよびコンタクト
ホール形成用の孔に上記感圧素子と上記信号処理回路と
を電気的に接続する層間配線を形成する工程とを備える
ので、空洞部形成用の孔を通して上記絶縁層の所定領域
を犠牲層として選択的にエッチング除去することにより
上記空洞部および上記ダイアフラム部が形成されるか
ら、感度を低下させることなく小型化が可能な集積型半
導体圧力センサを高精度に実現することができるという
効果がある。また、上記半導体基板において上記絶縁層
よりも裏面側の厚さが上記ダイアフラム部の厚みに略等
しくなるように上記半導体基板の裏面側の全面をエッチ
ングして上記半導体基板を薄型化する工程と、上記半導
体基板の主表面から上記絶縁層に達する空洞部形成用の
孔およびコンタクトホール形成用の孔を形成する工程と
を同時に行い且つ上記絶縁層をエッチングストッパとし
て機能させれば、工程数を削減することができる。

【００５８】請求項５の発明は、請求項２記載の集積型
半導体圧力センサの製造方法であって、互いの一表面上
にそれぞれ酸化膜が形成された２枚の基板の一方の基板
の一表面側に上記酸化膜を介して感圧素子を形成する工
程と、当該２枚の基板を互いの酸化膜からなる絶縁層が
介在する形で貼り合わせて上記一方の基板の他表面側を
裏面とし且つ他方の基板の他表面側を主表面側とする上
記半導体基板を形成する工程と、上記半導体基板の主表
面側に上記信号処理回路を形成する工程と、上記半導体
基板の主表面から上記絶縁層に達する空洞部形成用の孔
およびコンタクトホール形成用の孔を形成する工程と、
空洞部形成用の孔を通して上記絶縁層の所定領域をエッ
チング除去することにより上記空洞部を形成する工程
と、コンタクトホール形成用の孔を通してコンタクトホ
ールを形成する工程と、コンタクトホールおよびコンタ
クトホール形成用の孔に上記感圧素子と上記信号処理回
路とを電気的に接続する層間配線を形成する工程と、上
記半導体基板において上記絶縁層よりも裏面側の厚さが
上記ダイアフラム部の厚みに略等しくなるように上記半
導体基板の裏面側の全面を研磨加工して上記半導体基板
を薄型化する工程とを備えるので、空洞部形成用の孔を
通して上記絶縁層の所定領域を犠牲層として選択的にエ
ッチング除去することにより上記空洞部および上記ダイ
アフラム部が形成されるから、感度を低下させることな
く小型化が可能な集積型半導体圧力センサを高精度に実
現することができるという効果がある。

【図面の簡単な説明】

【図１】実施形態１を示す概略断面図である。

【図２】同上の製造方法を説明するための主要工程断面
である。

【図３】同上の製造方法を説明するための主要工程断面
である。

【図４】実施形態１の基本構成を示し、（ａ）は概略平
面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。

【図５】実施形態２を示す概略断面図である。

【図６】同上の製造方法を説明するための主要工程断面
図である。

【図７】同上の製造方法を説明するための主要工程断面
図である。

【図８】実施形態２の基本構成を示し、（ａ）は概略平
面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。

【図９】実施形態３を示す概略断面図である。

【図１０】同上の製造方法を説明するための主要工程断
面図である。

【図１１】同上の製造方法を説明するための主要工程断
面図である。

【図１２】従来例を示し、（ａ）は概略平面図、（ｂ）
は（ａ）のＣ−Ｃ’断面図である。

【符号の説明】

１ 半導体基板 ２ 回路形成部 ２ａ 中央部 ４ ダイアフラム部 ５ 凹所 ６ 空洞部 Ｒ１〜Ｒ４ ピエゾ抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西條 隆司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 齊藤 宏 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 赤井 澄夫 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 江田 和夫 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 青木 亮 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 2F055 AA40 BB20 CC02 DD05 EE13 FF43 GG01 GG12 4M112 AA01 BA01 CA12 CA13 CA16 CA30 DA04 DA05 DA18 EA02 EA11

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、上記半導体基板の内部に
   中空状に形成された空洞部と上記半導体基板の裏面に設
   けられた凹所との間に形成された薄肉のダイアフラム部
   と、ダイアフラム部に配設されダイアフラム部の変形を
   検出する感圧素子とを備え、上記感圧素子の出力を外部
   に取り出す信号処理回路を構成する素子の少なくとも一
   部が、上記半導体基板において上記空洞部を介してダイ
   アフラム部に重なる部分に配設されてなることを特徴と
   する集積型半導体圧力センサ。
2. 【請求項２】 半導体基板と、上記半導体基板の内部に
   中空状に形成された空洞部と、上記半導体基板の裏面側
   において上記空洞部に重なる部分に形成された薄肉のダ
   イアフラム部と、ダイアフラム部に配設されダイアフラ
   ム部の変形を検出する感圧素子とを備え、上記感圧素子
   の出力を外部に取り出す信号処理回路を構成する素子の
   少なくとも一部が、上記半導体基板の主表面側において
   上記空洞部を介してダイアフラム部に重なる部分に配設
   されてなることを特徴とする集積型半導体圧力センサ。
3. 【請求項３】 請求項１記載の集積型半導体圧力センサ
   の製造方法であって、互いの一表面上にそれぞれ酸化膜
   が形成された２枚の基板の一方の基板の一表面側に上記
   酸化膜を介して感圧素子を形成する工程と、当該２枚の
   基板を互いの酸化膜からなる絶縁層が介在する形で貼り
   合わせて上記一方の基板の他表面側を裏面とし且つ他方
   の基板の他表面側を主表面側とする上記半導体基板を形
   成する工程と、上記半導体基板の主表面側に上記信号処
   理回路を形成する工程と、上記半導体基板の裏面側に上
   記凹所を形成する工程と、上記半導体基板の主表面から
   上記絶縁層に達する空洞部形成用の孔およびコンタクト
   ホール形成用の孔を形成する工程と、空洞部形成用の孔
   を通して上記絶縁層の所定領域をエッチング除去するこ
   とにより上記空洞部および上記ダイアフラム部を形成す
   る工程と、コンタクトホール形成用の孔を通してコンタ
   クトホールを形成する工程と、コンタクトホールおよび
   コンタクトホール形成用の孔に上記感圧素子と上記信号
   処理回路とを電気的に接続する層間配線を形成する工程
   とを備えることを特徴とする集積型半導体圧力センサの
   製造方法。
4. 【請求項４】 請求項２記載の集積型半導体圧力センサ
   の製造方法であって、互いの一表面上にそれぞれ酸化膜
   が形成された２枚の基板の一方の基板の一表面側に上記
   酸化膜を介して感圧素子を形成する工程と、当該２枚の
   基板を互いの酸化膜からなる絶縁層が介在する形で貼り
   合わせて上記一方の基板の他表面側を裏面とし且つ他方
   の基板の他表面側を主表面側とする上記半導体基板を形
   成する工程と、上記半導体基板の主表面側に上記信号処
   理回路を形成する工程と、上記半導体基板において上記
   絶縁層よりも裏面側の厚さが上記ダイアフラム部の厚み
   に略等しくなるように上記半導体基板の裏面側の全面を
   エッチングして上記半導体基板を薄型化する工程と、上
   記半導体基板の主表面から上記絶縁層に達する空洞部形
   成用の孔およびコンタクトホール形成用の孔を形成する
   工程と、空洞部形成用の孔を通して上記絶縁層の所定領
   域をエッチング除去することにより上記空洞部および上
   記ダイアフラム部を形成する工程と、コンタクトホール
   形成用の孔を通してコンタクトホールを形成する工程
   と、コンタクトホールおよびコンタクトホール形成用の
   孔に上記感圧素子と上記信号処理回路とを電気的に接続
   する層間配線を形成する工程とを備えることを特徴とす
   る集積型半導体圧力センサの製造方法。
5. 【請求項５】 請求項２記載の集積型半導体圧力センサ
   の製造方法であって、互いの一表面上にそれぞれ酸化膜
   が形成された２枚の基板の一方の基板の一表面側に上記
   酸化膜を介して感圧素子を形成する工程と、当該２枚の
   基板を互いの酸化膜からなる絶縁層が介在する形で貼り
   合わせて上記一方の基板の他表面側を裏面とし且つ他方
   の基板の他表面側を主表面側とする上記半導体基板を形
   成する工程と、上記半導体基板の主表面側に上記信号処
   理回路を形成する工程と、上記半導体基板の主表面から
   上記絶縁層に達する空洞部形成用の孔およびコンタクト
   ホール形成用の孔を形成する工程と、空洞部形成用の孔
   を通して上記絶縁層の所定領域をエッチング除去するこ
   とにより上記空洞部を形成する工程と、コンタクトホー
   ル形成用の孔を通してコンタクトホールを形成する工程
   と、コンタクトホールおよびコンタクトホール形成用の
   孔に上記感圧素子と上記信号処理回路とを電気的に接続
   する層間配線を形成する工程と、上記半導体基板におい
   て上記絶縁層よりも裏面側の厚さが上記ダイアフラム部
   の厚みに略等しくなるように上記半導体基板の裏面側の
   全面を研磨加工して上記半導体基板を薄型化する工程と
   を備えることを特徴とする集積型半導体圧力センサの製
   造方法。