JP2006162354A - 慣性素子およびその製造方法 - Google Patents

Abstract

【課題】慣性可動部の運動を妨げるような異物や減衰力の不要な増加を防止でき、かつ安価に製造することのできる慣性素子およびその製造方法を提供する。
【解決手段】半導体基板６０の一方の面側において、半導体基板６０に変位可能に支持されてなる慣性可動部６１と、半導体基板６０との間で空隙Ｓ２を形成し、空隙Ｓ２内に慣性可動部６１を収容するキャップ部６２とを備え、キャップ部６２に、空隙Ｓ２に連通する貫通穴６２ａ，６２ｂが形成されてなる慣性素子１００，１０１とする。
【選択図】 図１

Description

本発明は、半導体基板に変位可能に支持されてなる慣性可動部を備える慣性素子およびその製造方法に関する。

半導体基板に変位可能に支持されてなる慣性可動部を備える慣性素子およびその製造方法が、例えば、特開平１１−３２６３６５号公報（特許文献１）、特開２０００−５８８６６号公報（特許文献２）、特表２００３−５３１０１７号公報（特許文献３）に開示されている。特許文献１〜３に開示された慣性素子は、いずれも加速度等を検出することのできる半導体力学量センサである。

図５（ａ），（ｂ）に、特許文献１に開示された半導体力学量センサを示す。図５（ａ）は、半導体力学量センサ９１の平面模式図であり、図５（ｂ）は、図５（ａ）中におけるＡ−Ａ断面の模式図である。尚、図５（ａ）でハッチングされた部位は断面ではなく、実際は平面である。

図５（ａ），（ｂ）に示す半導体力学量センサ９１は、ＳＯＩ（Silicon On Insulator）基板に対して、半導体製造技術を利用した周知のマイクロマシン加工を施すことにより形成される。

図５（ａ）に示すように、可動部１２は、アンカー部１３と、アンカー部１３に支持された矩形枠状のバネ部１４と、バネ部１４と連結された重錘部１５と、重錘部１５の両側に櫛歯形状に形成された可動電極１６とから構成されている。一方、可動電極１６の一方側に対向して櫛歯形状の第１の固定電極１７が形成されていると共に、可動電極１６の他方側に対向して第２の固定電極１８が形成されている。上記可動部１２及び各固定電極１７，１８には、重量軽減のための矩形状の貫通孔３１が複数形成されている。

ＳＯＩ基板のパッド部２５〜２７には、可動電極１６および固定電極１７，１８から電気信号を取出すための電極パッド２８〜３０が形成されている。パッド部２５〜２７は、第２の半導体層２０からなる周辺部と電気的に分離することにより目的の電気信号を取出す必要があるため、二重の溝３４で物理的及び電気的に分離されている。溝３４を二重にして土手部３５を形成することで、導電性ゴミによるパッド部２４〜２７と周辺部の短絡の危険性を低減している。

図５（ｂ）に示すように、半導体力学量センサ９１は、第１の半導体層１９と第２の半導体層２０との間に絶縁層２１（支持部に相当）を有するＳＯＩ基板によって構成されており、第１の半導体層１９及び絶縁層２１は、可動部１２及び各固定電極１７，１８が形成される領域において第２の半導体層２０が露出するように除去されている。このようにして、半導体力学量センサ９１では、可動部１２の両端が絶縁層２１上に支持されていると共に、各固定電極１７，１８が絶縁層２１上に片持ち支持された形態となっている。

特許文献１に開示された半導体力学量センサ９１は、図５（ｂ）に示すように、重錘部１５や可動電極１６の下部にある半導体基板が除去されている。一方、特許文献２と３に開示された半導体力学量センサでは、重錘部や可動電極の下部に犠牲層エッチングを用いて隙間が設けられ、隙間の下にある半導体基板が除去されずに残されている。

図６に、特許文献３に開示された半導体力学量センサ（マイクロマシーニング構造素子）９２の模式的な断面図を示す。

図６において、符号４１が半導体力学量センサ９２における可動電極であり、符号４２ａ，４２ｂが半導体力学量センサ９２における固定電極である。

図６の半導体力学量センサ９２においては、可動電極４１の下部に犠牲層エッチングを用いて隙間Ｓ１が設けられ、隙間Ｓ１の下にある半導体基板４０が除去されずに残されている。また、半導体力学量センサ９２はキャップ層５０を備えており、支持構造体４３ａ，４３ｂを介してキャップ層５０と半導体基板４０の間で気密封止された空隙Ｓ０が形成され、この空隙Ｓ０内に可動電極４１等の慣性可動部が収容されている。
特開平１１−３２６３６５号公報 特開２０００−５８８６６号公報 特表２００３−５３１０１７号公報

図６に示す慣性素子（半導体力学量センサ）９２では、慣性可動部が気密封止された空隙Ｓ０内に収容されており、慣性可動部の運動を妨げる異物の進入を防止できる。また、空隙Ｓ０内に封入するガスの圧力を任意に設定することで、慣性可動部の運動を適宜調節することができる。しかしながら、気密された微小空間内では空気の逃げ場がないため、慣性可動部の運動に伴う減衰力が不要に大きくなり、慣性可動部の運動を妨げてしまう。この不具合は、大気圧等、特に圧力が高いほどより影響が大きくなる。また、慣性素子９２の製造には、支持構造体４３ａ，４３ｂを介したキャップ層５０と半導体基板４０の間の気密封止された空隙Ｓ０を形成するために多くの工程が必要であり、大きな製造コストを要する。

そこで本発明は、慣性可動部の運動を妨げるような異物や減衰力の不要な増加を防止でき、かつ安価に製造することのできる慣性素子およびその製造方法を提供することを目的としている。

請求項１に記載の慣性素子は、半導体基板の一方の面側において、前記半導体基板に変位可能に支持されてなる慣性可動部と、前記半導体基板との間で空隙を形成し、当該空隙内に前記慣性可動部を収容するキャップ部とを備え、当該キャップ部に、前記空隙に連通する貫通穴が形成されてなることを特徴としている。

上記慣性素子は、キャップ部を備えており、キャップ部と半導体基板の間に形成された空隙内に慣性可動部を収容している。このため、慣性可動部の運動が、外部影響を受け難い。また、キャップ部には空隙に連通する貫通穴が形成されている。従って、慣性可動部を収容する空隙は、気密状態でない。このため、従来の慣性素子のように空隙を気密にして空隙内にガス等を封入する場合に較べて、慣性可動部の運動に伴う減衰力の不要な増加を抑制することができる。

上記慣性素子の製造においては、キャップ部と半導体基板の間の空隙を気密封止する必要がないため、従来の慣性素子に較べて、製造時の工程数を削減することができる。また後述するように、上記キャップ部における貫通穴は、慣性可動部周りに形成された犠牲層のエッチングに利用することができる。これらにより、上記慣性素子は、製造コストを従来に較べて低減することができる。

請求項２に記載のように、前記貫通穴の直径は、前記半導体基板、前記慣性可動部もしくは前記キャップ部により形成される、前記空隙内における最小隙間幅より小さいことが好ましい。これによれば、上記貫通穴を介して空隙内に微小な異物が進入した場合であっても、これら進入した異物に起因する慣性可動部の運動不具合を抑制することができる。

また請求項３に記載のように、前記貫通穴を、前記半導体基板面にほぼ平行に、異物の衝突確率の低いキャップ部の側面に形成することで、外部から貫通穴を介して異物が空隙内に進入する確率を低減することができる。

請求項４に記載のように、前記貫通穴は、複数本形成されてなることが好ましい。この複数本の貫通穴を介して、運動中の慣性可動部の減衰抑制効果や製造時における犠牲層エッチングを、均等に作用させることができる。

上記慣性素子は、例えば請求項５に記載のように、前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であり、前記慣性可動部が、前記埋め込み酸化膜上に形成されたＳＯＩ層に対して、前記埋め込み酸化膜に達するトレンチ加工を施し、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより形成されてなる慣性素子とすることができる。

また、請求項６に記載のように、上記慣性素子は、前記慣性可動部が、印加される力学量に応じて変位する重錘部と、前記重錘部に一体形成された可動電極と、前記重錘部に連結し、前記力学量の印加による撓みで前記重錘部を力学量に応じて変位させる矩形枠状のばね部とを有してなり、前記可動電極と対向して、前記半導体基板に片持ち支持された固定電極が形成され、前記可動電極と固定電極の対向面で静電容量が形成され、前記印加される力学量に応じて、前記可動電極が前記対向面に対して垂直方向に変位し、前記慣性素子が、前記可動電極と固定電極との間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出する慣性素子とすることができる。

これにより、上記慣性素子を静電容量式の半導体力学量センサとして用いることができる。

この場合には請求項７に記載のように、通常、前記半導体基板、前記慣性可動部もしくは前記キャップ部により形成される、前記空隙内における最小隙間幅が、前記可動電極と固定電極の対向面の間隔、または前記ばね部における矩形枠の内幅となる。従って請求項２に記載のように、前記貫通穴の直径は、前記最小隙間幅である、前記可動電極と固定電極の対向面の間隔、または前記ばね部における矩形枠の内幅より小さいことが好ましい。

上記静電容量式の半導体力学量センサは、請求項８に記載のように、前記検出する力学量が加速度または角速度である、加速度センサや角速度センサとして利用することができる。

請求項９〜１３に記載の発明は、上記慣性素子の製造方法に関する発明である。

請求項９に記載の発明は、半導体基板の一方の面側において、前記半導体基板に変位可能に支持されてなる慣性可動部と、前記半導体基板との間で空隙を形成し、当該空隙内に前記慣性可動部を収容するキャップ部とを備え、当該キャップ部に、前記空隙に連通する貫通穴が形成されてなる慣性素子の製造方法であって、前記貫通穴の形成部を介して、前記慣性可動部周りに形成された犠牲層のエッチングを行うことを特徴としている。

上記製造方法によれば、キャップ部に形成する貫通穴を、製造途中において慣性可動部周りに形成された犠牲層エッチングのためのエッチング穴として利用するため、犠牲層エッチングのための新たな穴形成工程を削減することができる。また、上記慣性素子はキャップ部と半導体基板の間の空隙を気密封止する必要がなく、従って、上記犠牲層のエッチングに利用した貫通穴を封止する必要がない。このため、従来の慣性素子に較べて、製造時の工程数を削減することができ、製造コストを低減することができる。

請求項１０と１１に記載の製造方法により製造される慣性素子の効果については、上記したとおりであり、その説明は省略する。

請求項１２に記載のように、前記貫通穴は、複数本あることが好ましい。これにより、複数本の貫通穴を適宜配置して、製造時における犠牲層エッチングを均等に施すことができる。

上記慣性素子の製造方法は、例えば請求項１３に記載のように、前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であり、前記慣性可動部を、前記埋め込み酸化膜上に形成されたＳＯＩ層に対して、前記埋め込み酸化膜に達するトレンチ加工を施し、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより形成する慣性素子の製造方法とすることができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１（ａ）〜（ｃ）は、本発明の慣性素子の一例で、図１（ａ）は慣性素子１００の模式的な上面図である。図１（ｂ）は、図１（ａ）の一点鎖線Ａ−Ａにおける断面図である。また、図１（ｃ）は、図１（ａ）において簡略化して示した２点鎖線で囲ったＢ部の詳細図である。尚、図１（ｃ）でハッチングされた部位は断面ではなく、実際は平面である。

図１（ａ）〜（ｃ）に示す慣性素子１００は、シリコン（Ｓｉ）基板の貼り合わせ技術を用いて形成された、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板６０を用いた慣性素子である。図１（ｂ）に示すように、ＳＯＩ基板６０は、酸化シリコン（ＳｉＯ_２）からなる埋め込み酸化膜６０ｂを挟んで、埋め込み酸化膜６０上に形成されたＳＯＩ層６０ａと、埋め込み酸化膜下に形成された支持基板６０ｃとからなる。

図１（ａ）〜（ｃ）に示す慣性素子１００も、図５（ａ），（ｂ）および図６に示した慣性素子９１，９２と同様に、加速度や角速度の検出に利用される静電容量式の半導体力学量センサ（加速度センサ、角速度センサ）である。

図１（ａ），（ｂ）に示すように、慣性素子１００は、半導体基板６０の一方の面側において、半導体基板６０に変位可能に支持されてなる慣性可動部６１と、キャップ部６２とを備えている。慣性可動部６１は、後述するように、埋め込み酸化膜６０ｂ上に形成されたＳＯＩ層６０ａに対して、埋め込み酸化膜６０ｂに達するトレンチ加工を施し、埋め込み酸化膜６０ｂの一部を犠牲層エッチングすることにより形成される。キャップ部６２は、半導体基板６０との間で空隙Ｓ２を形成し、この空隙Ｓ２内に慣性可動部６１を収容している。また、キャップ部６２には、空隙Ｓ２に連通する貫通穴６２ａが形成されている。

半導体力学量センサである慣性素子１００の慣性可動部６１は、印加される力学量に応じて変位する重錘部６１ａと、重錘部６１ａに一体形成された可動電極６１ｂと、重錘部６１ａに連結し、力学量の印加による撓みで重錘部６１ａを力学量に応じて変位させる矩形枠状のばね部６１ｃとを有している。また、図１（ｃ）に示すように、可動電極６１ｂと対向して、半導体基板６０に片持ち支持された固定電極６０ｄが形成されており、可動電極６１ｂと固定電極６０ｄの対向面で静電容量が形成されている。尚、符号６３は、電気信号を取出すためのアルミニウム（Ａｌ）からなる電極パッドである。

このようにして、図１（ａ）〜（ｃ）に示す慣性素子１００においては、印加される力学量に応じて、可動電極６１ｂが固定電極６０ｄと対向する面に対して垂直方向に変位し、可動電極６１ｂと固定電極６０ｄとの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するする。

図１（ａ）〜（ｃ）に示す慣性素子１００は、キャップ部６２を備えており、キャップ部６２と半導体基板６０の間に形成された空隙Ｓ２内に慣性可動部６１を収容している。このため、慣性可動部６１の運動が、外部影響を受け難い。また、キャップ部６２には、空隙Ｓ２に連通する貫通穴６２ａが形成されている。従って、慣性可動部６１を収容する空隙Ｓ２は、気密状態でない。このため、図６に示す従来の慣性素子９２のように、空隙を気密にして空隙内にガス等を封入する場合に較べて、慣性可動部６１の運動に伴う減衰力の不要な増加を抑制することができる。

キャップ部６２に形成する貫通穴６２ａの直径は、半導体基板６０、慣性可動部６１もしくはキャップ部６２により形成される、空隙Ｓ２内における最小隙間幅より小さいことが好ましい。半導体力学量センサである慣性素子１００においては、上記最小隙間幅は、例えば、図１（ｃ）に示す可動電極６１ｂと固定電極６０ｄの対向面の間隔Ｗ１、または図１（ｃ）に示すばね部６１ｃにおける矩形枠の内幅Ｗ２となる。Ｗ１，Ｗ２は、通常、２μｍ程度の値に設定される。従って、半導体力学量センサである慣性素子１００においては、貫通穴６２ａの直径を、２μｍより小さくすることが好ましい。このように、貫通穴６２ａの直径を空隙Ｓ２内における最小隙間幅Ｗ１，Ｗ２より小さく設定することで、貫通穴６２ａを介して空隙Ｓ２内に微小な異物が進入した場合であっても、これら進入した異物に起因する慣性可動部６１の運動不具合を抑制することができる。

また、図１（ａ）〜（ｃ）に示す慣性素子１００では、貫通穴６２ａを、半導体基板６０面にほぼ平行に、異物の衝突確率の低いキャップ部６２の側面に形成している。これにより、外部から貫通穴６２ａを介して異物が空隙Ｓ２内に進入する確率を低減することができる。

後述するように、上記慣性素子１００の製造においては、キャップ部６２と半導体基板６０の間の空隙Ｓ２を気密封止する必要がないため、図６に示す従来の慣性素子９２に較べて、製造時の工程数を削減することができる。また、上記キャップ部６２における貫通穴６２ａは、慣性可動部周りに形成された犠牲層のエッチングに利用することができる。これらにより、図１（ａ）〜（ｃ）に示す慣性素子１００は、製造コストを従来に較べて低減することができる。

図２は、本発明における別の慣性素子の例で、慣性素子１０１の模式的な断面図である。図２の慣性素子１０１において、図１に示す慣性素子１００と同様の部分については、同じ符号を付した。

図２に示す慣性素子１０１では、図１に示す慣性素子１００と異なり、キャップ部６２の上面に、複数本の微細な貫通穴６２ｂが形成されている。このように複数本の貫通穴６２ｂを形成することで、この複数本の貫通穴６２ｂを介して、運動中の慣性可動部６１のガス圧による減衰抑制効果や製造時における犠牲層エッチングを、均等に作用させることができる。

次に、図１（ａ）〜（ｃ）に示す慣性素子１００の製造方法を説明する。

図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）は、慣性素子１００の製造方法を示す工程別断面図である。

最初に、図３（ａ）に示すＳＯＩ構造の半導体基板６０を準備する。ＳＯＩ基板６０は、シリコン（Ｓｉ）基板の貼り合わせ技術を用いて形成し、酸化シリコン（ＳｉＯ_２）からなる埋め込み酸化膜６０ｂを挟んで、埋め込み酸化膜６０上に形成されたＳＯＩ層６０ａと、埋め込み酸化膜下に形成された支持基板６０ｃとからなる。

次に、図３（ｂ）に示すように、埋め込み酸化膜６０ｂに達するトレンチＴ１をＳＯＩ層６０ａに形成して、重錘部６１ａ、可動電極６１ｂおよびばね部６１ｃからなる慣性可動部６１並びに固定電極６０ｄのパターニングを行う。図３（ｂ）では、これらを代表して、ばね部６１ｃと固定電極６０ｄが示されている。

また、ＳＯＩ層６０ａ上に、アルミニウム（Ａｌ）からなる電極パッド６３を形成する。

次に、図３（ｃ）に示すように、トレンチＴ１を埋め込むようにして、半導体基板６０上の全面に犠牲層膜Ｇ１を形成する。犠牲層膜Ｇ１には、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成した酸化シリコン（ＳｉＯ_２）膜を用いることができる。

次に、図４（ａ）に示すように、犠牲層膜Ｇ１を図１（ｂ）に示す空隙Ｓ２と貫通穴６２ａの形にパターニングする。

その後、半導体基板６０上の全面に、キャップ膜６２を形成する。キャップ膜６２には、例えば、ＣＶＤにより形成した多結晶シリコン（ポリ−Ｓｉ）膜を用いることができる。

次に、図４（ｂ）に示すように、貫通穴６２ａ形成部の先端における犠牲層膜Ｇ１を露出するようにして、キャップ膜６２を図１（ｂ）に示すキャップ部６２の形にパターニングする。

次に、図４（ｃ）に示すように、フッ酸ガス等の犠牲層エッチング剤を用いて、貫通穴６２ａ形成部を介して、慣性可動部６１（ばね部６１ｃ）周りに形成された犠牲層Ｇ１をエッチング除去する。

最後に、エッチング剤を用いて、貫通穴６２ａ形成部を介して、慣性可動部６１（ばね部６１ｃ）周りに形成された埋め込み酸化膜６０ｂの一部をエッチング除去する。尚、犠牲層膜Ｇ１と埋め込み酸化膜６０ｂが同じ酸化シリコン膜からなる場合には、犠牲層Ｇ１と埋め込み酸化膜６０ｂの一部のエッチングを、一つの工程で行うことができる。

以上で、空隙Ｓ２と貫通穴６２ａが形成され、半導体基板６０に変位可能に支持されてなる慣性可動部６１が形成されて、図１（ａ）〜（ｃ）に示す慣性素子１００が製造される。

尚、図２に示す慣性素子１０１の製造においては、図４（ｂ）の工程において、キャップ膜６２のパターニング時に、図２に示す貫通穴６２ｂを形成する。この貫通穴６２ｂを介して、図４（ｃ）の工程において、慣性可動部６１（ばね部６１ｃ）周りに形成された犠牲層Ｇ１および埋め込み酸化膜６０ｂの一部をエッチング除去する。これにより、空隙Ｓ２と貫通穴６２ａが形成され、半導体基板６０に変位可能に支持されてなる慣性可動部６１が形成されて、図２に示す慣性素子１０１が製造される。

上記製造方法によれば、キャップ部６２に形成する貫通穴６２ａ，６２ｂを、製造途中において慣性可動部６１周りに形成された犠牲層エッチングのためのエッチング穴として利用する。このため、犠牲層エッチングのための新たな穴形成工程を削減することができる。また、上記慣性素子１００，１０１は、キャップ部６２と半導体基板６０の間の空隙Ｓ２を気密封止する必要がなく、従って、上記犠牲層のエッチングに利用した貫通穴６２ａ，６２ｂを封止する必要がない。このため、図６に示す従来の慣性素子９２に較べて、製造時の工程数を削減することができ、製造コストを低減することができる。尚、貫通穴６２ａ，６２ｂは、複数本あることが好ましい。これにより、複数本の貫通穴６２ａ，６２ｂを適宜配置して、製造時における犠牲層エッチングを均等に施すことができる。

以上のようにして、図１と図２に示す慣性素子１００，１０１は、慣性可動部６１の運動が外部影響を受け難く、かつ安価に製造することのできる慣性素子となっている。尚、図１と図２に示す慣性素子１００，１０１は、ＳＯＩ構造の半導体基板６０を用いた慣性素子であった。しかしながら、これに限らず、空隙に連通する貫通穴がキャップ部に形成されてなる本発明の慣性素子は、通常のシリコン半導体基板を用いて製造することも可能である。

本発明の慣性素子の一例で、（ａ）は慣性素子の模式的な上面図である。（ｂ）は、（ａ）の一点鎖線Ａ−Ａにおける断面図である。また、（ｃ）は、（ａ）において簡略化して示した破線で囲ったＢ部の詳細図である。 本発明における別の慣性素子の例で、慣性素子の模式的な断面図である。 （ａ）〜（ｃ）は、図１の慣性素子の製造方法を示す工程別断面図である。 （ａ）〜（ｃ）は、図１の慣性素子の製造方法を示す工程別断面図である。 従来の慣性素子（半導体力学量センサ）の一例で、（ａ）は、半導体力学量センサの平面模式図であり、（ｂ）は、（ａ）中におけるＡ−Ａ断面の断面模式図である。 従来の別の慣性素子（半導体力学量センサ）の例で、半導体力学量センサ（マイクロマシーニング構造素子）の模式的な断面図である。

符号の説明

９１，９２，１００，１０１ 慣性素子（半導体力学量センサ）
６０ （ＳＯＩ構造の）半導体基板
６０ａ ＳＯＩ層
６０ｂ 埋め込み酸化膜
６０ｃ 支持基板
６０ｄ 固定電極
６１ 慣性可動部
６１ａ 重錘部
６１ｂ 可動電極
６１ｃ ばね部
６２ キャップ部
６２ａ，６２ｂ 貫通穴
Ｇ１ 犠牲層（膜）
Ｓ２ 空隙

Claims (13)

1. 半導体基板の一方の面側において、前記半導体基板に変位可能に支持されてなる慣性可動部と、
   前記半導体基板との間で空隙を形成し、当該空隙内に前記慣性可動部を収容するキャップ部とを備え、
   当該キャップ部に、前記空隙に連通する貫通穴が形成されてなることを特徴とする慣性素子。
2. 前記貫通穴の直径が、前記半導体基板、前記慣性可動部もしくは前記キャップ部により形成される、前記空隙内における最小隙間幅より小さいことを特徴とする請求項１に記載の慣性素子。
3. 前記貫通穴が、前記半導体基板面にほぼ平行に形成されてなることを特徴とする請求項１または２に記載の慣性素子。
4. 前記貫通穴が、複数本形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の慣性素子。
5. 前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であり、
   前記慣性可動部が、
   前記埋め込み酸化膜上に形成されたＳＯＩ層に対して、前記埋め込み酸化膜に達するトレンチ加工を施し、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の慣性素子。
6. 前記慣性可動部が、
   印加される力学量に応じて変位する重錘部と、前記重錘部に一体形成された可動電極と、前記重錘部に連結し、前記力学量の印加による撓みで前記重錘部を力学量に応じて変位させる矩形枠状のばね部とを有してなり、
   前記可動電極と対向して、前記半導体基板に片持ち支持された固定電極が形成され、
   前記可動電極と固定電極の対向面で静電容量が形成され、
   前記印加される力学量に応じて、前記可動電極が前記対向面に対して垂直方向に変位し、
   前記慣性素子が、前記可動電極と固定電極との間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出することを特徴とする請求項１乃至５のいずれか一項に記載の慣性素子。
7. 前記最小隙間幅が、前記可動電極と固定電極の対向面の間隔、または前記ばね部における矩形枠の内幅であることを特徴とする請求項６に記載の慣性素子。
8. 前記力学量が、加速度または角速度であることを特徴とする請求項６または７に記載の慣性素子。
9. 半導体基板の一方の面側において、前記半導体基板に変位可能に支持されてなる慣性可動部と、前記半導体基板との間で空隙を形成し、当該空隙内に前記慣性可動部を収容するキャップ部とを備え、当該キャップ部に、前記空隙に連通する貫通穴が形成されてなる慣性素子の製造方法であって、
   前記貫通穴の形成部を介して、前記慣性可動部周りに形成された犠牲層のエッチングを行うことを特徴とする慣性素子の製造方法。
10. 前記貫通穴の直径が、前記半導体基板、前記慣性可動部もしくは前記キャップ部により形成される、前記空隙内における最小隙間幅より小さいことを特徴とする請求項９に記載の慣性素子の製造方法。
11. 前記貫通穴が、前記半導体基板面にほぼ平行であることを特徴とする請求項９または１０に記載の慣性素子の製造方法。
12. 前記貫通穴が、複数本あることを特徴とする請求項９乃至１１のいずれか一項に記載の慣性素子の製造方法。
13. 前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であり、
    前記慣性可動部を、
    前記埋め込み酸化膜上に形成されたＳＯＩ層に対して、前記埋め込み酸化膜に達するトレンチ加工を施し、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより形成することを特徴とする請求項９乃至１２のいずれか一項に記載の慣性素子の製造方法。

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