JP2007263765A - ウェハレベルパッケージ構造体およびセンサ装置 - Google Patents

Abstract

【課題】パッケージを含めたセンサ装置の低背化が可能で且つ製造時のＩＣ部の絶縁破壊を防止することが可能なウェハレベルパッケージ構造体およびセンサ装置を提供する。
【解決手段】センシング部およびセンシング部と協働するＩＣ部Ｅ２が設けられたセンサ本体１を複数形成した第１の半導体ウェハからなるセンサウェハ１０と、センサウェハ１０の一表面側で各センサ本体１それぞれに接合される複数の第１のパッケージ用基板部２ごとにＩＣ部Ｅ２と電気的に接続される貫通孔配線２４が形成された第２の半導体ウェハからなる第１のパッケージウェハ２０と、センサウェハ１０の他表面側で各センサ本体１それぞれに接合される複数の第２のパッケージ用基板部３を有する第３の半導体ウェハからなる第２のパッケージウェハ３０とを備え、センサウェハ１０と各パッケージウェハ２０，３０とがウェハレベルで接合されている。
【選択図】図１

Description

本発明は、例えば、加速度センサ、ジャイロセンサ、赤外線センサなどのセンサ装置を複数形成したウェハレベルパッケージ構造体およびセンサ装置に関するものである。

従来から、図１１および図１２に示すように、センシング部であるピエゾ抵抗（図示せず）が設けられた加速度センサチップ１０１と、加速度センサチップ１０１の出力信号を信号処理する信号処理回路が形成されたＩＣチップ１０２と、一面が開放された箱状であって内底面に加速度センサチップ１０１のフレーム部１１１が固着された実装基板１０５と、実装基板１０５との間に加速度センサチップ１０１およびＩＣチップ１０２を収納する形で実装基板１０５の上記一面を閉塞する蓋体１０６とを備えたセンサ装置が提案されている（例えば、特許文献１参照）。

ここにおいて、図１１および図１２に示した構成のセンサ装置は、ＩＣチップ１０２が、加速度センサチップ１０１の重り部１１２および撓み部１１３の過度な変位を規制するストッパを兼ねており、加速度センサチップ１０１の主表面との間に所定間隔の隙間が形成されるように加速度センサチップ１０１の主表面側に固着されており、加速度センサチップ１０１の主表面側の複数のパッド１１６それぞれがボンディングワイヤ１０８を介してＩＣチップ１０２の主表面側の複数のパッド１２１の一部と電気的に接続され、ＩＣチップ１０２の残りのパッド１２１それぞれがボンディングワイヤ１０９を介して実装基板１０５の上記一面側に設けられた端子パターン１５１と電気的に接続されている。

また、従来から、センサ装置として、センシング部が設けられたセンサ本体を複数形成した半導体ウェハからなるセンサウェハと、センサウェハの一表面側に陽極接合により接合された第１のガラスウェハと、センサウェハの他表面側に陽極接合により接合された第２のガラスウェハとで構成されるウェハレベルパッケージ構造体から分割された加速度センサが提案されている（例えば、特許文献２参照）。
特開２００５−１６９５４１号公報 特開２００１−０４１８３７号公報

図１１および図１２に示した構成のセンサ装置では、ＩＣチップ１０２の主表面側の複数のパッド１２１の一部が加速度センサチップ１０１のパッド１１６とボンディングワイヤ１０８を介して電気的に接続されるとともに、ＩＣチップ１０２の残りのパッド１２１がボンディングワイヤ１０９を介して実装基板１０５の上記一表面側に設けられた各端子パターン１５１とをボンディングワイヤ１０９を介して電気的に接続され、加速度センサチップ１０１とＩＣチップ１０２とで構成されるセンサ本体が、実装基板１０５と蓋体１０６とで構成されるパッケージに収納されているので、回路基板などへの実装高さが高くなってしまい、センサ装置のより一層の低背化が望まれていた。

これに対して、上記特許文献２に開示されたウェハレベルパッケージ構造体におけるセンサウェハの各センサ本体それぞれにセンシング部を有するセンサ部および当該センサ部と協働するＩＣ部を形成しておくとともに、第１のガラスウェハにＩＣ部と電気的に接続される貫通孔配線を形成しておくことで、パッケージを含めたセンサ装置の低背化を図ることが考えられる。

しかしながら、このようなウェハレベルパッケージ構造体の製造にあたっては、センサウェハと第１のガラスウェハおよび第２のガラスウェハそれぞれとを陽極接合により接合する際に、センサウェハとガラスウェハとを重ね合わせて約４００℃に加熱した状態で、センサウェハを陽極側、ガラスウェハを陰極側として約６００Ｖの直流電圧を印加する必要があるので、ＩＣ部の低耐圧素子が絶縁破壊されてしまう恐れがあった。

本発明は上記事由に鑑みて為されたものであり、その目的は、パッケージを含めたセンサ装置の低背化が可能で且つ製造時のＩＣ部の絶縁破壊を防止することが可能なウェハレベルパッケージ構造体およびセンサ装置を提供することにある。

請求項１の発明は、センシング部およびセンシング部と協働するＩＣ部が設けられたセンサ本体を複数形成した第１の半導体ウェハからなるセンサウェハと、センサウェハの一表面側で各センサ本体それぞれに接合される複数の第１のパッケージ用基板部ごとにＩＣ部と電気的に接続される貫通孔配線が形成された第２の半導体ウェハからなる第１のパッケージウェハと、センサウェハの他表面側で各センサ本体それぞれに接合される複数の第２のパッケージ用基板部を有する第３の半導体ウェハからなる第２のパッケージウェハとを備え、センサウェハと第１のパッケージウェハおよび第２のパッケージウェハとがウェハレベルで接合されてなることを特徴とする。

この発明によれば、センサ本体と第１のパッケージ用基板部と第２のパッケージ用基板部とでパッケージを含めたセンサ装置が構成されるので、パッケージを含めたセンサ装置の低背化が可能で、しかも、センサウェハと各パッケージウェハとを直接接合する方法として常温接合法のような低温プロセスを採用することができるので、プロセス温度の低温化を図れ、製造時のＩＣ部の絶縁破壊を防止することが可能となる。

請求項２の発明は、請求項１の発明において、前記センサウェハと前記第１のパッケージウェハおよび前記第２のパッケージウェハとは常温接合により接合されてなることを特徴とする。

この発明によれば、前記センサウェハと前記第１のパッケージウェハおよび前記第２のパッケージウェハそれぞれとの接合工程においてＩＣ部に熱や電界によるストレスがかかることがないので、前記ＩＣ部の絶縁破壊をより確実に防止することができる。

請求項３の発明は、請求項１または請求項２記載のウェハレベルパッケージ構造体からセンサ本体のサイズに分割されてなることを特徴とする。

この発明によれば、低背化が可能で且つ製造時にＩＣ部の絶縁破壊を防止することが可能になる。

請求項１の発明では、パッケージを含めたセンサ装置の低背化が可能で且つ製造時のＩＣ部の絶縁破壊を防止することが可能になるという効果がある。

請求項３の発明では、低背化が可能で且つ製造時にＩＣ部の絶縁破壊を防止することが可能になるという効果がある。

以下、本実施形態のセンサ装置について図１〜図１０を参照しながら説明する。

本実施形態のセンサ装置は、図１に示すウェハレベルパッケージ構造体１００から分割された加速度センサであり、図１〜図３に示すように、後述のセンシング部およびセンシング部と協働するＩＣ部Ｅ２が設けられたセンサ本体（センサ基板）１と、センサ本体１のＩＣ部Ｅ２に電気的に接続される貫通孔配線２４を有しセンサ本体１の一表面側（図２の上面側）に接合された第１のパッケージ用基板部（貫通孔配線形成基板）２と、センサ本体１の他表面側（図２の下面側）に接合された第２のパッケージ用基板部（カバー基板）３とを備えている。ここにおいて、センサ本体１および第１のパッケージ用基板部２および第２のパッケージ用基板部３の外周形状は矩形状であり、第１のパッケージ用基板部２および第２のパッケージ用基板部３はセンサ本体１と同じ外形寸法に形成されている。

センサ本体１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、第１のパッケージ用基板２は第１のシリコンウェハを加工することにより形成し、第２のパッケージ用基板３は第２のシリコンウェハを加工することにより形成してある。なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコンウェハの厚さを２００μｍ〜３００μｍ程度、第２のシリコンウェハの厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。

センサ本体１は、上述のセンシング部を有するセンサ部Ｅ１が中央部に形成され、センサ部Ｅ１を取り囲むようにＩＣ部Ｅ２が形成され、ＩＣ部Ｅ２を取り囲むように後述の接合用領域部Ｅ３が形成されている。

ここにおいて、センサ本体１のセンサ部Ｅ１は、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図４（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ本体１のセンサ部Ｅ１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ本体１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ本体１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサ本体１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ本体１の上記他表面側（図４（ｂ）の下面側）へ離間して位置している。なお、センサ本体１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。

ところで、図４（ａ），（ｂ）それぞれの右下に示したように、センサ本体１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ本体１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図４（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図４（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図６における左側のブリッジ回路Ｂｘを構成するようにセンサ本体１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図４（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図４（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図６における中央のブリッジ回路Ｂｙを構成するようにセンサ本体１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図６における右側のブリッジ回路Ｂｚを構成するようにセンサ本体１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。

なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。

ここで、センサ本体１のセンサ部Ｅ１の動作の一例について説明する。

いま、センサ本体１に加速度がかかっていない状態で、センサ本体１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図６に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図６に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図６に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図６に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ本体１のセンサ部Ｅ１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ部Ｅ１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ本体１におけるセンシング部を構成している。

また、センサ本体１のＩＣ部Ｅ２は、ＣＭＯＳを用いた集積回路（ＣＭＯＳ ＩＣ）であって上記センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４と協働する集積回路が形成されている。ここにおいて、ＩＣ部Ｅ２の集積回路は、上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。

ところで、センサ本体１は、平面視において中央部に位置するセンサ部Ｅ１をＩＣ部Ｅ２が囲み、ＩＣ部Ｅ２を接合用領域部Ｅ３が囲むようにセンサ部Ｅ１、ＩＣ部Ｅ２、接合用領域部Ｅ３のレイアウトが設計されている。

ところで、センサ本体１は、シリコン層１０ｃにおいてセンサ部Ｅ１の一部（コア部１２ａ、各撓み部１３、フレーム部１１）およびＩＣ部Ｅ２および接合用領域部Ｅ３に対応する部位の表面側にシリコン層１０ｃ上のシリコン酸化膜からなる第１の絶縁膜と第１の絶縁膜上のシリコン窒化膜からなる第２の絶縁膜との積層膜からなる表面絶縁膜１６が形成されている。ここにおいて、センサ基板１のＩＣ部Ｅ２は、多層配線技術を利用してセンサ基板１における当該ＩＣＥ２の占有面積の縮小化を図っており、表面絶縁膜１６上に、少なくとも１層の層間絶縁膜（シリコン酸化膜）からなる第３の絶縁膜と、第３の絶縁膜上のパッシベーション膜（シリコン酸化膜とシリコン窒化膜との積層膜）からなる第４の絶縁膜とを含む多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド４２を露出させてある。

また、センサ本体１は、上記センシング部と上述の第１のパッケージ用基板部２の複数の貫通孔配線２４とを電気的に接続するための複数の第１の電気接続用金属層１９が接合用領域部Ｅ３において表面絶縁膜１６上に形成されており、各パッド４２が金属材料（例えば、Ａｕなど）からなる引き出し配線４３を介して第１の電気接続用金属層１９と電気的に接続されている（図５参照）。ここで、本実施形態では、引き出し配線４３の材料と第１の電気接続用金属層１９の材料とを同じとして、引き出し配線４３と第１の電気接続用金属層１９とが連続する形で形成されている。なお、ＩＣ部Ｅ２に形成された複数のパッド４２には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、第１のパッケージ用基板部２の貫通孔配線２４と上記センシング部とが電気的に接続されることとなる。

ここにおいて、センサ本体１の接合用領域部Ｅ３では、表面絶縁膜１６上に、枠状（矩形枠状）の第１の封止用接合金属層１８が形成されており、上述の複数の第１の電気接続用金属層１９が第１の封止用接合金属層１８よりも内側で表面絶縁膜１６上に形成されている。要するに、センサ本体１は、第１の封止用接合金属層１８と各電気接続用金属層１９とを表面絶縁膜１６のシリコン窒化膜を下地層として同一レベル面上に形成してある。ここで、複数の第１の電気接続用金属層１９は、接合用領域部Ｅ３の周方向に離間して配置されている。

第１の封止用接合金属層１８および第１の電気接続用金属層１９は、接合用のＡｕ膜と表面絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用接合金属層１８および第１の電気接続用金属層１９は、表面絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の電気接続用金属層１９と第１の封止用金属層１８とは同一の金属材料により形成されているので、第１の電気接続用金属層１９と第１の封止用金属層１８とを同時に形成することができるとともに、第１の電気接続用金属層１９と第１の封止用金属層１８とを略同じ厚さに形成することができる。なお、第１の封止用金属層１８および第１の電気接続用金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と表面絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

第１のパッケージ用基板部２は、図７および図８に示すように、センサ本体１側（図２における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数の貫通孔２２が形成されており、厚み方向の両面および貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、第１のパッケージ用基板部２は、変位空間形成用凹部２１の開口面の投影領域内にセンサ本体１のセンサ部Ｅ１およびＩＣ部Ｅ２が収まるように変位空間形成用凹部２１の開口面積を大きくしてあり、ＩＣ部Ｅ２の多層構造部４１が変位空間形成用凹部２１内に配置されるようになっている（図２、図３参照）。なお、第１のパッケージ用基板部２の複数の貫通孔配線２４は当該第１のパッケージ用基板部２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。

また、第１のパッケージ用基板部２は、センサ本体１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数の第２の電気接続用金属層２９が形成されている。また、第１のパッケージ用基板部２は、センサ本体１側の表面の周部の全周に亘って枠状（矩形枠状）の第２の封止用金属層２８が形成されており、上述の複数の第２の電気接続用金属層２９が第２の封止用金属層２８よりも内側に配置されている（ここで、第２の封止用金属層２８と各電気接続用金属層２９とは絶縁膜２３の同一レベル面上に形成してある）。ここにおいて、第２の電気接続用金属層２９は、外周形状が細長の長方形状であり、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ本体１の第１の電気接続用金属層１９と接合されて電気的に接続されるように配置してある。要するに、第１のパッケージ用基板部２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の電気接続用金属層１９との位置をずらしてあり、第２の電気接続用金属層２９を、長手方向が第２の封止用金属層２８の周方向に一致し且つ貫通孔配線２４と第１の電気接続用金属層１９とに跨る形で配置してある。

また、第２の封止用金属層２８および第２の電気接続用金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用金属層２８および第２の電気接続用金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の電気接続用金属層２９と第２の封止用金属層２８とは同一の金属材料により形成されているので、第２の電気接続用金属層２９と第２の封止用金属層２８とを同時に形成することができるとともに、第２の電気接続用金属層２９と第２の封止用金属層２８とを略同じ厚さに形成することができる。なお、第２の封止用金属層２８および第２の電気接続用金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

また、第１のパッケージ用基板部２におけるセンサ本体１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。

第２のパッケージ用基板部３は、図９に示すように、センサ本体１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、第２のパッケージ用基板部３におけるセンサ本体１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ本体１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、第２のパッケージ用基板部３に凹部３１を形成しなくても、センサ本体１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２と第２のパッケージ用基板部３との間に形成される。

ところで、上述のセンサ本体１と第１のパッケージ用基板部２とは、第１の封止用金属層１８と第２の封止用金属層２８とが接合されるとともに、第１の電気接続用金属層１９と第２の電気接続用金属層２９とが接合され、センサ本体１と第２のパッケージ用基板部３とは、互いの対向面の周部同士が接合されている。ここにおいて、本実施形態の加速度センサの製造にあたっては、図１に示すように、ＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０と、第１のシリコンウェハに第１のパッケージ用基板部２を複数形成した第１のパッケージウェハ２０と、第２のシリコンウェハに第２のパッケージ用基板部３を複数形成した第２のパッケージウェハ３０とをウェハレベルで常温接合することでウェハレベルパッケージ構造体１００を形成してから、個々の加速度センサに分割する分割工程（ダイシング工程）により個々の加速度センサに分割されている（なお、図１（ｃ）は図１（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分の概略断面図である）。したがって、第１のパッケージ用基板部２と第２のパッケージ用基板部３とがセンサ本体１と同じサイズ（外形サイズ）となり、小型のチップサイズパッケージを実現できる。なお、本実施形態では、センサ本体１の接合用領域部Ｅ３と第１のパッケージ用基板部２と第２のパッケージ用基板部３とでパッケージを構成しており、当該パッケージ内で重り部１２と各撓み部１３とで構成される可動部が変位可能となっている。

ここにおいて、本実施形態では、センサ本体１と第１のパッケージ用基板部２および第２のパッケージ用基板部３との接合方法として、常温接合法を採用している。以下、本実施形態の加速度センサの製造方法において特徴となる工程について図１０を参照しながら説明するが、図１０（ａ）〜（ｆ）は図４（ａ）のＡ−Ａ’断面に対応する部分の断面を示してある。

まず、ＳＯＩウェハの主表面側（シリコン層１０ｃの表面側）に各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ形成用の拡散層配線やＩＣ部Ｅ２を、ＣＭＯＳプロセス技術などを利用して形成することによって、図１０（ａ）に示す構造を得る。ここにおいて、ＩＣ部Ｅ２の各パッド４２を露出させる工程が終了した段階では、表面絶縁膜１６の全面に多層構造部４１が形成されているが、当該多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３に対応する部位に形成されている部分には金属配線は設けられていない。なお、本実施形態では、表面絶縁膜１６と多層構造部４１とで多層絶縁膜を構成している。

上述の各パッド４２を露出させる工程が終了した後、上記多層絶縁膜のうちセンサ部Ｅ１および接合用領域部Ｅ３それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層をＳＯＩウェハの主表面側に形成してから、当該レジスト層をエッチングマスクとして、上記多層絶縁膜のうちセンサ本体１におけるパッケージ用基板部２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化する平坦化工程を行い、続いて、レジスト層を除去することによって、図１０（ｂ）に示す構造を得る。なお、エッチバックはウェットエッチングにより行っており、表面絶縁膜１６のシリコン窒化膜からなる第２の絶縁膜をエッチングストッパ層として利用している。

平坦化工程に続いてレジスト層を除去した後、接合用領域部Ｅ３の表面上に第１の封止用金属層１８および第１の電気接続用金属層１９を形成する金属層形成工程を行い（なお、本実施形態では、当該金属層形成工程において引き出し配線４３も形成している）、その後、ＳＯＩウェハの主表面側に、上述の表面絶縁膜１６においてフレーム部１１、重り部１２のコア部１２ａ、各撓み部１３、ＩＣ部Ｅ２、接合用領域部Ｅ３それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、表面絶縁膜１６の露出部分をエッチングすることで表面絶縁膜１６をパターニングし、ＳＯＩウェハを主表面側から絶縁層１０ｂに達する深さまでエッチングする表面側パターニング工程を行い、続いて、レジスト層を除去することによって、図１０（ｃ）に示す構造を得る。ここにおいて、金属層形成工程では、ＳＯＩウェハの主表面側に、第１の封止用金属層１８、第１の接続用金属層１９、および引き出し配線４３をスパッタ法などの薄膜形成技術およびリソグラフィ技術およびエッチング技術などを利用して形成している。また、表面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該表面側パターニング工程を行うことによって、ＳＯＩウェハにおけるシリコン層１０ｃは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各撓み部１３それぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

上述の表面側パターニング工程に続いてレジスト層を除去した後、ＳＯＩウェハの裏面側で支持基板１０ａに積層されているシリコン酸化膜１０ｄにおいてフレーム部１１に対応する部位とコア部１２ａに対応する部位と各付随部１２ｂそれぞれに対応する部位とＩＣ部Ｅ２に対応する部位と接合用領域部Ｅ３に対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層を形成し、その後、当該レジスト層をエッチングマスクとして、シリコン酸化膜１０ｄの露出部分をエッチングすることでシリコン酸化膜１０ｄをパターニングし、レジスト層を除去してから、シリコン酸化膜１０ｄをエッチングマスクとして、ＳＯＩウェハを裏面側から絶縁層１０ｂに達する深さまで略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図１０（ｄ）に示す構造を得る。この裏面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該裏面側パターニング工程を行うことにより、ＳＯＩウェハにおける支持基板１０ａは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各付随部１２ｂそれぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、上述のＩＣＰ型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

裏面側パターニング工程の後、絶縁層１０ｂのうちフレーム部１１に対応する部位およびコア部１２ａに対応する部位およびＩＣ部Ｅ２に対応する部位および接合用領域部Ｅ３に対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部１１、各撓み部１３、重り部１２を形成する分離工程を行うことによって、図１０（ｅ）に示す構造のセンサウェハ１０を得る。なお、この分離工程において、ＳＯＩウェハの裏面側のシリコン酸化膜１０ｄもエッチング除去される。

上述の分離工程の後、センサウェハ１０と第２のパッケージウェハ３０とを常温接合法により直接接合する第１の接合工程を行い、続いて、センサウェハ１０と第１のパッケージウェハ２０との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程を行うことによって、図１０（ｆ）に示す構造のウェハレベルパッケージ構造体１００を得る。要するに、第１の接合工程では、センサウェハ１０と第２のパッケージウェハ３０とがＳｉ−Ｓｉの常温接合により接合され、第２の接合工程では、センサウェハ１０と第１のパッケージウェハ２０との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士が金属−金属（ここでは、Ａｕ−Ａｕ）の常温接合により接合されている。なお、常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。ここで、第２の接合工程では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用金属層１８と第２の封止用金属層２８とを直接接合するのと同時に、第１の電気接続用金属層１９と第２の電気接続用金属層２９とを直接接合している。

ところで、本実施形態の加速度センサの製造方法では、上述の第２の接合工程が終了するまでの全工程をセンサ本体１および各パッケージ用基板部２，３それぞれについてウェハレベルで行うことで加速度センサを複数備えたウェハレベルパッケージ構造体１００（図１参照）を形成するようにし、当該ウェハレベルパッケージ構造体１００から個々の加速度センサに分割する分割工程（ダイシング工程）を行うようにしているので、各パッケージ用基板部２，３のサイズをセンサ本体１のサイズに合わせることができるとともに、量産性を高めることができる。

以上説明した本実施形態の加速度センサの製造方法によれば、ＳＯＩウェハの主表面側に形成された上記多層絶縁膜のうちセンサ本体１における第１のパッケージ用基板部２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化した後で、接合用領域部Ｅ３の表面上に第１の封止用金属層１８および第１の電気接続用金属層１９を形成しているので、第１の封止用金属層１８および第１の電気接続用金属層１９を同一レベル面上に同一厚さで形成することができるとともに、第１の封止用金属層１８の表面および第１の電気接続用金属層１９の表面の平坦性を高めることができ、センサ本体１と第１のパッケージ用基板部２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程の歩留まりを高めることができるから、製造歩留まりの向上を図れる。

また、以上説明した本実施形態のウェハレベルパッケージ構造体１００では、センサ本体１と第１のパッケージ用基板部２と第２のパッケージ用基板部３とでパッケージを含めたセンサ装置である加速度センサが構成されるので、図１１および図１２に示した従来構成の加速度センサに比べて、パッケージを含めた加速度センサの低背化が可能で、しかも、センサウェハ１０と各パッケージウェハ２０，３０とを直接接合する方法として常温接合法のような低温プロセスを採用することができるので、プロセス温度の低温化を図れ、製造時のＩＣ部Ｅ２の絶縁破壊を防止することが可能となる。ここで、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０とが常温接合により接合されている場合には、上述の第１の接合工程および第２の接合工程においてＩＣ部Ｅ２に熱や電界によるストレスがかかることがないので、ＩＣ部Ｅ２の絶縁破壊をより確実に防止することができる。

また、本実施形態のウェハレベルパッケージ構造体１００は、センサウェハ１０がＳＯＩウェハを用いて形成され、第１のパッケージウェハ２０および第２のパッケージウェハ３０がそれぞれシリコンウェハを用いて形成されているので、センサウェハ１０と各パッケージウェハ２０，３０との線膨張率差に起因して撓み部１３に発生する応力を低減でき、線膨張率差に起因した応力が上記ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に与える影響を低減できるから、センサ部Ｅ１の出力特性の温度依存性を小さくすることが可能となる。なお、本実施形態では、センサウェハ１０がＳＯＩウェハを加工して形成してあり、ＳＯＩウェハが第１の半導体ウェハを構成しているが、第１の半導体ウェハは、ＳＯＩウェハに限らず、例えば、シリコンウェハでもよい。また、本実施形態では、上述のように、第１のパッケージウェハ２０が第１のシリコンウェハを加工して形成され、第２のパッケージウェハ３０が第２のシリコンウェハを加工して形成されており、第１のシリコンウェハが第２の半導体ウェハを構成し、第２のシリコンウェハが第３の半導体ウェハを構成している。また、第１〜第３の半導体ウェハはウェハ材料がシリコンで共通しているが、第１〜第３の半導体ウェハのウェハ材料はシリコンに限らず、他の半導体でもよい。

ところで、上述の実施形態ではセンサ装置としてピエゾ形の加速度センサを例示したが、センサ装置はピエゾ抵抗形の加速度センサに限らず、例えば、容量形の加速度センサや、ジャイロセンサや、熱形の赤外線センサなどでもよく、センサ本体の構造によっては、第２のパッケージ用基板部を用いることなくセンサ本体と第１のパッケージ用基板部とでセンサ装置を構成することができる。

実施形態におけるウェハレベルパッケージ構造体を示し、（ａ）は概略平面図、（ｂ）は概略側面図、（ｃ）は要部概略断面図である。 同上におけるセンサ装置を示す概略断面図である。 同上におけるセンサ装置を示し、（ａ）は要部概略断面図、（ｂ）は他の要部概略断面図である。 同上におけるセンサ本体を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるセンサ本体の要部概略断面図である。 同上におけるセンサ部の回路図である。 同上における第１のパッケージ用基板部を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。 同上における第１のパッケージ用基板部の下面図である。 同上における第２のパッケージ用基板部を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるウェハレベルパッケージ構造体の製造方法を説明するための主要工程断面図である。 従来例のセンサ装置の概略断面図である。 同上のセンサ装置の概略分解斜視図である。

符号の説明

１ センサ本体
２ 第１のパッケージ用基板部
３ 第２のパッケージ用基板部
１０ センサウェハ
２０ 第１のパッケージウェハ
２４ 貫通孔配線
３０ 第２のパッケージウェハ
１００ ウェハレベルパッケージ構造体
Ｅ１ センサ部
Ｅ２ ＩＣ部

Claims (3)

1. センシング部およびセンシング部と協働するＩＣ部が設けられたセンサ本体を複数形成した第１の半導体ウェハからなるセンサウェハと、センサウェハの一表面側で各センサ本体それぞれに接合される複数の第１のパッケージ用基板部ごとにＩＣ部と電気的に接続される貫通孔配線が形成された第２の半導体ウェハからなる第１のパッケージウェハと、センサウェハの他表面側で各センサ本体それぞれに接合される複数の第２のパッケージ用基板部を有する第３の半導体ウェハからなる第２のパッケージウェハとを備え、センサウェハと第１のパッケージウェハおよび第２のパッケージウェハとがウェハレベルで接合されてなることを特徴とするウェハレベルパッケージ構造体。
2. 前記センサウェハと前記第１のパッケージウェハおよび前記第２のパッケージウェハとは常温接合により接合されてなることを特徴とする請求項１記載のウェハレベルパッケージ構造体。
3. 請求項１または請求項２記載のウェハレベルパッケージ構造体からセンサ本体のサイズに分割されてなることを特徴とするセンサ装置。

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