JPH0454973B2 - - Google Patents
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- JPH0454973B2 JPH0454973B2 JP57204359A JP20435982A JPH0454973B2 JP H0454973 B2 JPH0454973 B2 JP H0454973B2 JP 57204359 A JP57204359 A JP 57204359A JP 20435982 A JP20435982 A JP 20435982A JP H0454973 B2 JPH0454973 B2 JP H0454973B2
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- 239000000758 substrate Substances 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 238000009966 trimming Methods 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 description 14
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000010408 film Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910004353 Ti-Cu Inorganic materials 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【発明の詳細な説明】
本発明は超小型、かつ組み付け簡素化及び半導
体チツプ自身を気密封止のパツケージの一部とし
た事を特徴とする半導体装置の製造方法に関する
ものである。
体チツプ自身を気密封止のパツケージの一部とし
た事を特徴とする半導体装置の製造方法に関する
ものである。
従来、例えばシリコン単結晶基板に作製した
IC、LSI等において細い金線等によるいわゆるワ
イヤーボンデイング法によりIC、LSI等からの外
部への電極取り出しをおこなつていたが、量産性
の面において十分でなく、複雑な構造のものでは
取り扱いがめんどうであり、又このAlやAu線も
25〜50μと非常に細く取り扱い時断線等の細心の
注意が必要であつた。又前記の構造では量産性の
面で問題がありコストの上昇になつてしまつてい
るのが現状である。そのために、いわゆるフリツ
プチツプビームリード法による組み付けがあるが
基板中の素子自体に対する保護は十分でなく耐環
境性の面で問題があつた。
IC、LSI等において細い金線等によるいわゆるワ
イヤーボンデイング法によりIC、LSI等からの外
部への電極取り出しをおこなつていたが、量産性
の面において十分でなく、複雑な構造のものでは
取り扱いがめんどうであり、又このAlやAu線も
25〜50μと非常に細く取り扱い時断線等の細心の
注意が必要であつた。又前記の構造では量産性の
面で問題がありコストの上昇になつてしまつてい
るのが現状である。そのために、いわゆるフリツ
プチツプビームリード法による組み付けがあるが
基板中の素子自体に対する保護は十分でなく耐環
境性の面で問題があつた。
本発明はこのような問題点を解決するためにな
されたものであり、その特徴は外部への電極の取
出しの単純化、耐環境性の向上、及び小型化によ
り量産性、コストと低減の可能な半導体装置の製
造方法を提供する事を目的とするものである。
されたものであり、その特徴は外部への電極の取
出しの単純化、耐環境性の向上、及び小型化によ
り量産性、コストと低減の可能な半導体装置の製
造方法を提供する事を目的とするものである。
そのため本発明では、絶縁性基板の一主面に第
１の電極部及びこの第１の電極部を環状に取り囲
む第１の環状体を形成するとともに、前記絶縁性
基板の一主面以外の面に前記第１の電極部から基
体中を導出する接続端子を形成し、さらに前記一
主面以外の面に前記接続端子に電気接続した回路
要素を形成する工程と、前記絶縁性基板に対応す
る大きさの半導体ウエフアーに集積回路を形成す
るとともに、前記半導体ウエフアーの一主面に前
記第１の電極部に対応し前記集積回路に電気接続
した第２の電極部及び前記第１の環状体に対応し
た第２の環状体を形成する工程と、前記第１の電
極部と前記第２の電極部、及び前記第１の環状体
と前記第２の環状体とそれぞれ接着固定する工程
と、前記回路要素に対してトリミングを行う工程
と、前記絶縁性基板と前記半導体ウエフアーを同
時に切断して分離する工程とを備えることを特徴
とする。
１の電極部及びこの第１の電極部を環状に取り囲
む第１の環状体を形成するとともに、前記絶縁性
基板の一主面以外の面に前記第１の電極部から基
体中を導出する接続端子を形成し、さらに前記一
主面以外の面に前記接続端子に電気接続した回路
要素を形成する工程と、前記絶縁性基板に対応す
る大きさの半導体ウエフアーに集積回路を形成す
るとともに、前記半導体ウエフアーの一主面に前
記第１の電極部に対応し前記集積回路に電気接続
した第２の電極部及び前記第１の環状体に対応し
た第２の環状体を形成する工程と、前記第１の電
極部と前記第２の電極部、及び前記第１の環状体
と前記第２の環状体とそれぞれ接着固定する工程
と、前記回路要素に対してトリミングを行う工程
と、前記絶縁性基板と前記半導体ウエフアーを同
時に切断して分離する工程とを備えることを特徴
とする。
次に本発明をよりよく理解するために図に示す
一実施例を用いて具体的に説明する。まず第１〜
３図に示す絶縁性基板について説明する。第１図
はその上面図、第２図は断面図、第３図は裏面図
である。たとえばアルミナ等の絶縁性基板に配線
部１を縦方向、横方向に形成したいわゆる多層構
造の積層基板２の一主面Ａに、スクリーン印刷等
の手法により第１の電極部３になる導体層部を例
えば銀パラジウム系の導体ペースを用いて形成し
た。次に所定の部所、すなわち後の工程でハンダ
層を形成する部所以外のところにガラス等の絶縁
体部４を形成し、導体層部３を部分的に被覆す
る。またこの時第１の環状体５も同時に形成し
た。これはハンダデイプの際に不必要な所にハン
ダが付着しないようにするためである。又、この
アルミナ積層基板２の地方の面Ｂには一主面Ａか
ら導通して他面Ｂに導出する接続端子６を上記と
同様の方法にて形成してある。又、少なくともこ
の他の面Ｂ側には回路要素としての抵抗体７等が
スクリーン印刷による厚膜又は蒸着等による薄膜
等により形成され、これら抵抗体７と接続端子６
とを電気接続する導体層部９上には絶縁体部１０
が形成されている。次に各部所３，５，６にハン
ダ層８を形成した。
一実施例を用いて具体的に説明する。まず第１〜
３図に示す絶縁性基板について説明する。第１図
はその上面図、第２図は断面図、第３図は裏面図
である。たとえばアルミナ等の絶縁性基板に配線
部１を縦方向、横方向に形成したいわゆる多層構
造の積層基板２の一主面Ａに、スクリーン印刷等
の手法により第１の電極部３になる導体層部を例
えば銀パラジウム系の導体ペースを用いて形成し
た。次に所定の部所、すなわち後の工程でハンダ
層を形成する部所以外のところにガラス等の絶縁
体部４を形成し、導体層部３を部分的に被覆す
る。またこの時第１の環状体５も同時に形成し
た。これはハンダデイプの際に不必要な所にハン
ダが付着しないようにするためである。又、この
アルミナ積層基板２の地方の面Ｂには一主面Ａか
ら導通して他面Ｂに導出する接続端子６を上記と
同様の方法にて形成してある。又、少なくともこ
の他の面Ｂ側には回路要素としての抵抗体７等が
スクリーン印刷による厚膜又は蒸着等による薄膜
等により形成され、これら抵抗体７と接続端子６
とを電気接続する導体層部９上には絶縁体部１０
が形成されている。次に各部所３，５，６にハン
ダ層８を形成した。
次に第４図について説明すると、通常の作製手
法によつて単結晶シリコン基板１０１上の所望の
集積回路１０２が形成されている。この回路１０
２より外部への信号の取り出し電極１０３（第２
の電極部）上には例えばAl−Ti−Cu構造を蒸
着、メツキ等により形成してある。又、この時同
時に第２の環状体１０４もAl−Ti−Cu構造、又
はTi−Cu構造にて形成した。そしてこの第２の
電極部１０３、第２の環状体１０４上にハンダ層
１０５を形成したものである。なお、１０６は
SiO2膜等の絶縁膜である。
法によつて単結晶シリコン基板１０１上の所望の
集積回路１０２が形成されている。この回路１０
２より外部への信号の取り出し電極１０３（第２
の電極部）上には例えばAl−Ti−Cu構造を蒸
着、メツキ等により形成してある。又、この時同
時に第２の環状体１０４もAl−Ti−Cu構造、又
はTi−Cu構造にて形成した。そしてこの第２の
電極部１０３、第２の環状体１０４上にハンダ層
１０５を形成したものである。なお、１０６は
SiO2膜等の絶縁膜である。
次にハンダ層８を形成したアルミナ積層基板２
とハンダ層１０５を形成した単結晶シリコン基板
１０１を真空中又は不活性ガス中で第１の電極部
３と第２の電極部１０３をハンダ層８，１０５と
でもつて接着固定するとともに同時に第１の環状
体５と第２の環状体１０４をハンダ層８，１０５
でもつて接着固定する事により、この環状体５，
１０４により気密性をもつて隔離を形成した。次
に回路の定数等を精密に調整する必要のあるもの
ではこのアルミナ積層基板上に形成してある接続
端子６にいわゆるプロービングをおこない回路要
素としての抵抗体等７をレーザートリミング等を
おこない調整した。この様子を第５図に示す。
とハンダ層１０５を形成した単結晶シリコン基板
１０１を真空中又は不活性ガス中で第１の電極部
３と第２の電極部１０３をハンダ層８，１０５と
でもつて接着固定するとともに同時に第１の環状
体５と第２の環状体１０４をハンダ層８，１０５
でもつて接着固定する事により、この環状体５，
１０４により気密性をもつて隔離を形成した。次
に回路の定数等を精密に調整する必要のあるもの
ではこのアルミナ積層基板上に形成してある接続
端子６にいわゆるプロービングをおこない回路要
素としての抵抗体等７をレーザートリミング等を
おこない調整した。この様子を第５図に示す。
又、いままでは１つの半導体チツプについて説
明したが、本発明はシリコンウエフアー状態でシ
リコンウエフアーに対応する大きさのアルミナ積
層基板に接続し、ウエフアー状態でプロービン
グ、トリミングをおこなつた後、シリコンウエフ
アーとアルミナ積層基板を同時に切断して分離す
る。
明したが、本発明はシリコンウエフアー状態でシ
リコンウエフアーに対応する大きさのアルミナ積
層基板に接続し、ウエフアー状態でプロービン
グ、トリミングをおこなつた後、シリコンウエフ
アーとアルミナ積層基板を同時に切断して分離す
る。
この構造にする事により従来のように外部への
電極取出しはAlやAu線のワイヤーボンデイング
を行なわなくてもよく、厚膜印刷又は薄膜蒸着の
手法でアルミナ基板等に配線とする事ができるの
で量産性があがる。また、このようにハンダ層
８，１０５を利用すれば電気的接続と、外部の雰
囲気に対する気密性を保持する事が同時にしかも
容易におこなう事ができ、量産性及び多方面への
応用という点においてコストの低減、作業の容易
さにおいて非常に有利である。
電極取出しはAlやAu線のワイヤーボンデイング
を行なわなくてもよく、厚膜印刷又は薄膜蒸着の
手法でアルミナ基板等に配線とする事ができるの
で量産性があがる。また、このようにハンダ層
８，１０５を利用すれば電気的接続と、外部の雰
囲気に対する気密性を保持する事が同時にしかも
容易におこなう事ができ、量産性及び多方面への
応用という点においてコストの低減、作業の容易
さにおいて非常に有利である。
又、耐環境性という面においても第１の環状体
と第２の環状体で形成される空間は外部雰囲気に
直接さらされないのでシリコン基板上に形成され
る空間は外部雰囲気に直接さらされないのでシリ
コン基板上に形成された素子、特にMOS型の半
導体素子においては良好である。又、この環状体
は気密性の向上ばかりでなく機械的強度の向上も
兼ね備えている。
と第２の環状体で形成される空間は外部雰囲気に
直接さらされないのでシリコン基板上に形成され
る空間は外部雰囲気に直接さらされないのでシリ
コン基板上に形成された素子、特にMOS型の半
導体素子においては良好である。又、この環状体
は気密性の向上ばかりでなく機械的強度の向上も
兼ね備えている。
又、本実施例においてはアルミナ積層基板２の
他の面の接続端子はハンダ層でもつていわゆるフ
リツプチツプ型にしてあるが、リードピンをこの
部分にあらかじめ取り付けておく事もできる。さ
らにアルミナ積層基板２の両面に抵抗体層を形成
してもよい。又、本実施例ではハンダでもつて接
続したが、他の金属、導電性高分子ペースト等で
おこなつてもよい。
他の面の接続端子はハンダ層でもつていわゆるフ
リツプチツプ型にしてあるが、リードピンをこの
部分にあらかじめ取り付けておく事もできる。さ
らにアルミナ積層基板２の両面に抵抗体層を形成
してもよい。又、本実施例ではハンダでもつて接
続したが、他の金属、導電性高分子ペースト等で
おこなつてもよい。
又、フリツプチツプの特徴を有効に利用した他
の実施例が第６図に示してあり、予め第１のシリ
コン基板２１０に第２のシリコン基板２０２がフ
リツプチツプ構造で取り付けてあり、この第１の
シリコン基板２０１は前記と同様にしてアルミナ
積層基板２００に接続してある。この場合には予
めアルミナ積層基板２００に凹部２０３が形成し
てあり、第２のシリコン基板２０２がこの凹部２
０３に納まるようにしてある。
の実施例が第６図に示してあり、予め第１のシリ
コン基板２１０に第２のシリコン基板２０２がフ
リツプチツプ構造で取り付けてあり、この第１の
シリコン基板２０１は前記と同様にしてアルミナ
積層基板２００に接続してある。この場合には予
めアルミナ積層基板２００に凹部２０３が形成し
てあり、第２のシリコン基板２０２がこの凹部２
０３に納まるようにしてある。
又、他の実施例としては、第７図に示す如くア
ルミナ積層基板３００の側面部に接続端子３０６
を設けた例で、この側面部の接続端子３０６は次
のように作製した。アルミナ積層基板内に配線部
３０１を焼成する時に、将来切断して分割した時
側面３０２にあらわれる部分の配線部３０１を利
用して複数コンデンサの接続端子３０６とする。
この時接続端子３０６にはハンダ層３０８を形成
した。又、他の面には回路要素としての抵抗層等
３０７が形成してある。この様子を第７図に示
す。この半導体装置は縦方向に立てて使用する事
ができるので集積密度を上げる事ができる。又、
第７図には図示しなかつたが、他の面には抵抗層
等３０７をトリミングする時にプローバーの針を
接触する電極部が設けてある。
ルミナ積層基板３００の側面部に接続端子３０６
を設けた例で、この側面部の接続端子３０６は次
のように作製した。アルミナ積層基板内に配線部
３０１を焼成する時に、将来切断して分割した時
側面３０２にあらわれる部分の配線部３０１を利
用して複数コンデンサの接続端子３０６とする。
この時接続端子３０６にはハンダ層３０８を形成
した。又、他の面には回路要素としての抵抗層等
３０７が形成してある。この様子を第７図に示
す。この半導体装置は縦方向に立てて使用する事
ができるので集積密度を上げる事ができる。又、
第７図には図示しなかつたが、他の面には抵抗層
等３０７をトリミングする時にプローバーの針を
接触する電極部が設けてある。
以上述べたように本発明においては、環状体に
よつて気密性をもつてかつ機械的強度を向上し、
同時に電極部も接続できる事から、組み付けの簡
素化、コストの低減、さらに量産性をもつて、ウ
エフアー状態でおいて半導体チツプ自身を気密封
止のパツケージの一部として利用する事ができ
る。精密に回路の調整が必要なものではこの状態
でトリミングも可能であり前記したよう特徴をも
つた半導体装置を提供する事ができる。
よつて気密性をもつてかつ機械的強度を向上し、
同時に電極部も接続できる事から、組み付けの簡
素化、コストの低減、さらに量産性をもつて、ウ
エフアー状態でおいて半導体チツプ自身を気密封
止のパツケージの一部として利用する事ができ
る。精密に回路の調整が必要なものではこの状態
でトリミングも可能であり前記したよう特徴をも
つた半導体装置を提供する事ができる。
第１図、第２図及び第３図は本発明により製造
される半導体装置において絶縁性基板の一実施例
を示す上面図、側面断面図、及び裏面図、第４図
は集積回路を形成した半導体基板を示す側面断面
図、第５図は本発明の一実施例により製造される
半導体装置の全体構成を示す側面断面図、第６図
及び第７図は本発明の他の実施例により製造され
る半導体装置の全体構成を示す側面断面図であ
る。 １……配線部、２……絶縁性基板をなすアルミ
ナ積層基板、３……第１の電極部、５……第１の
環状体、６……接続端子、７……抵抗体、８，１
０５……ハンダ層、１０１……単結晶シリコン基
板、１０３……第２の電極部、１０４……第２の
環状体。
される半導体装置において絶縁性基板の一実施例
を示す上面図、側面断面図、及び裏面図、第４図
は集積回路を形成した半導体基板を示す側面断面
図、第５図は本発明の一実施例により製造される
半導体装置の全体構成を示す側面断面図、第６図
及び第７図は本発明の他の実施例により製造され
る半導体装置の全体構成を示す側面断面図であ
る。 １……配線部、２……絶縁性基板をなすアルミ
ナ積層基板、３……第１の電極部、５……第１の
環状体、６……接続端子、７……抵抗体、８，１
０５……ハンダ層、１０１……単結晶シリコン基
板、１０３……第２の電極部、１０４……第２の
環状体。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板の一主面に第１の電極部及びこの
第１の電極部を環状に取り囲む第１の環状体を形
成するとともに、前記絶縁性基板の一主面以外の
面に前記第１の電極部から基体中を導出する接続
端子を形成し、さらに前記一主面以外の面に前記
接続端子に電気接続した回路要素を形成する工程
と、 前記絶縁性基板に対応する大きさの半導体ウエ
フアーに集積回路を形成するとともに、前記半導
体ウエフアーの一主面に前記第１の電極部に対応
し前記集積回路に電気接続した第２の電極部及び
前記第１の環状体に対応した第２の環状体を形成
する工程と、 前記第１の電極部と前記第２の電極部、及び前
記第１の環状体と前記第２の環状体とをそれぞれ
接着固定する工程と、 前記回路要素に対してトリミングを行う工程
と、 前記絶縁性基板と前記半導体ウエフアーを同時
に切断して分離する工程と を備えることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20435982A JPS5994441A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20435982A JPS5994441A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994441A JPS5994441A (ja) | 1984-05-31 |
| JPH0454973B2 true JPH0454973B2 (ja) | 1992-09-01 |
Family
ID=16489200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20435982A Granted JPS5994441A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994441A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128656A (ja) * | 1986-11-18 | 1988-06-01 | Sanyo Electric Co Ltd | 混成集積回路 |
| JP2538922B2 (ja) * | 1987-06-12 | 1996-10-02 | 株式会社日立製作所 | 半導体装置 |
| WO1992021150A1 (en) * | 1991-05-23 | 1992-11-26 | Motorola, Inc. | Integrated circuit chip carrier |
| KR100290993B1 (ko) * | 1995-06-13 | 2001-08-07 | 이사오 우치가사키 | 반도체장치,반도체탑재용배선기판및반도체장치의제조방법 |
| US6351027B1 (en) * | 2000-02-29 | 2002-02-26 | Agilent Technologies, Inc. | Chip-mounted enclosure |
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| JP4497683B2 (ja) * | 2000-09-11 | 2010-07-07 | ローム株式会社 | 集積回路装置 |
| JP4354398B2 (ja) * | 2004-12-27 | 2009-10-28 | 三菱重工業株式会社 | 半導体装置及びその製造方法 |
| JP2006303360A (ja) * | 2005-04-25 | 2006-11-02 | Fujikura Ltd | 貫通配線基板、複合基板及び電子装置 |
| JP4445511B2 (ja) | 2007-03-23 | 2010-04-07 | 株式会社東芝 | マルチチップ半導体装置 |
| JP4909306B2 (ja) * | 2008-03-24 | 2012-04-04 | 日本電信電話株式会社 | 半導体素子の実装構造 |
| JP2009302212A (ja) | 2008-06-11 | 2009-12-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP5248590B2 (ja) * | 2010-12-20 | 2013-07-31 | 株式会社フジクラ | 電子装置 |
| JP2011066449A (ja) * | 2010-12-20 | 2011-03-31 | Fujikura Ltd | 貫通配線基板の製造方法、複合基板の製造方法、及びこれらの製造方法により形成された貫通配線基板や複合基板を用いた電子装置の製造方法 |
| WO2022244133A1 (ja) * | 2021-05-19 | 2022-11-24 | オリンパスメディカルシステムズ株式会社 | 撮像ユニット、撮像ユニットの製造方法、および、内視鏡 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147255A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-11-19 JP JP20435982A patent/JPS5994441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147255A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994441A (ja) | 1984-05-31 |
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