TWI488287B - 三維高壓閘極驅動器積體電路及其製備方法 - Google Patents

三維高壓閘極驅動器積體電路及其製備方法 Download PDF

Info

Publication number
TWI488287B
TWI488287B TW102129592A TW102129592A TWI488287B TW I488287 B TWI488287 B TW I488287B TW 102129592 A TW102129592 A TW 102129592A TW 102129592 A TW102129592 A TW 102129592A TW I488287 B TWI488287 B TW I488287B
Authority
TW
Taiwan
Prior art keywords
integrated circuit
low
circuit
voltage
ldmos transistor
Prior art date
Application number
TW102129592A
Other languages
English (en)
Other versions
TW201409666A (zh
Inventor
Shekar Mallikarjunaswamy
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW201409666A publication Critical patent/TW201409666A/zh
Application granted granted Critical
Publication of TWI488287B publication Critical patent/TWI488287B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

三維高壓閘極驅動器積體電路及其製備方法
本發明是有關於一種高壓閘極驅動器積體電路，尤其是有關於一種三維的高壓閘極驅動器積體電路及其製備方法。
閘極驅動器電路，包含高端和低端驅動器用於驅動金氧半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)或絕緣閘極雙極性電晶體(Insulated Gate Bipolar Transistor，IGBT)之輸出電晶體，這些輸出電晶體通常用在發動機等高壓組件中。在一些組件中，高端驅動器用於驅動在高達600V電壓下工作的高端結構中的N-通道功率MOSFET。傳統的高壓閘極驅動器電路在同一個積體電路中，積體了高端閘極驅動器和低端閘極驅動器。第1圖表示傳統的高壓閘極驅動器電路之俯視圖，第2圖表示第1圖所示的傳統的高壓閘極驅動器積體電路之剖面圖。參見第1圖和第2圖，高壓閘極驅動器積體電路10通常包含一個低壓電路區12和一個在高壓浮動井中的高壓電路區14。在本說明中，(高壓電路區)一詞是指位於高壓浮動井內的電壓電路的電路區。結型端接區16沉積在低壓區12和高壓浮動井之間。一個或多個N-型橫向雙極擴散MOS(Laterally Diffused Metal Oxide Semiconductor，LDMOS)電晶體18沉積 在低壓區12中，用於將參考接地端的訊號電壓，轉移到參考高壓浮動井的訊號電壓。
結型端接區16在低壓電路區12和高壓電路區14之間提供電絕緣。在一些組件中，結型端接區16包含絕緣結構和降低表面電場(RESURF)效應。結型端接區16的寬度必須足夠大，保證高壓閘極驅動器積體電路10很高的可靠性。一般而言，結型端接區16必須具有很大的寬度，從而確保600V左右或600V以上的擊穿電壓，避免因形成耗盡區而產生的穿通效應，造成高壓閘極驅動器積體電路10失靈。一些傳統的高壓閘極驅動器電路利用合併的LDMOS電晶體，如第1圖中的虛線所示，以減小積體電路的尺寸。然而，結型端接區16的尺寸卻沒有減小，積體電路的尺寸仍然很大。
高壓閘極驅動器積體電路10也利用了形成在P-型基材17和N-型外延層20之間的N-型內埋層結構19。N-型內埋層19(NBL)形成在高壓電路區14和低壓電路區12中，從而為寄生基材導電提供一個低阻抗的通路，以避免閉鎖。內埋層在製備高壓閘極驅動器積體電路時需要額外的處理製程，因此會增加製造成本。
依據本發明的一個實施例，三維閘極驅動器積體電路包含上面帶有低端驅動器以及第一LDMOS電晶體的低端積體電路，低端積體電路就在第一LDMOS電晶體處接收低端輸入訊號和高端輸入訊號，並且提供低端輸出訊號；高端驅動器、第一電阻器和門閂電路形成在高端積體電路上，高端積體電路提供高端輸出訊號；高壓鈍化層形成在低端積體電路和高端積體電路之間；貫穿矽通孔形成在高端積體電路和高壓鈍化層中，貫穿矽通孔在該處將第一電 阻器連接到形成在低端積體電路上的第一LDMOS電晶體的汲極端上。在實際運行中，第一LDMOS電晶體和第一電阻器構成電平轉移電路。第一LDMOS電晶體接收與高端輸入訊號有關的第一訊號，並且為門閂電路提供第一電平轉移訊號。門閂電路產生用於驅動高端驅動器的驅動訊號。
依據本發明的另一方面，用於製備三維閘極驅動器積體電路的方法包含製備具有低端驅動器以及第一LDMOS電晶體的低端驅動器的低端積體電路，低端積體電路就在第一LDMOS電晶體處接收低端輸入訊號和高端輸入訊號，並且提供低端輸出訊號；高端驅動器、第一電阻器和門閂電路形成在高端積體電路上，高端積體電路提供高端輸出訊號；將低端積體電路連接到晶片封裝底座；將高端積體電路藉由高壓鈍化層，連接到低端積體電路；刻蝕高端積體電路和高壓鈍化層中的貫穿矽通孔開口，貫穿矽通孔開口連接第一電阻器，並且延伸到形成在低端積體電路上第一LDMOS電晶體的汲極端；在貫穿矽通孔將第一電阻器電連接到第一LDMOS電晶體汲極端的貫穿矽通孔開口中，製備導電材料。在實際運行中，第一LDMOS電晶體和第一電阻器構成電平轉移電路。第一LDMOS電晶體接收與高端輸入訊號有關的第一訊號，並且為門閂電路提供第一電平轉移訊號。門閂電路產生用於驅動高端驅動器的驅動訊號。
參照以下的詳細說明及圖式後，將更好地理解本發明。
10‧‧‧高壓閘極驅動器積體電路
100‧‧‧3D閘極驅動器積體電路
102‧‧‧封裝晶片封裝底座
104‧‧‧低端積體電路
105‧‧‧P-型基材
106a~106c‧‧‧N-井
108‧‧‧層
110‧‧‧導電著陸墊
112‧‧‧高壓鈍化層
113‧‧‧P-型基材
114‧‧‧高端積體電路
12‧‧‧低壓電路區
120‧‧‧層
121‧‧‧通孔
122‧‧‧金屬墊
124‧‧‧TSV結構
126‧‧‧TSV電介質層
128‧‧‧保護層
14‧‧‧高壓電路區
16‧‧‧結型端接區
17‧‧‧P-型基材
18‧‧‧橫向雙極擴散MOS電晶體
19‧‧‧N-型內埋層結構
20‧‧‧N-型外延層
200‧‧‧方法
202~212‧‧‧步驟
300‧‧‧3D閘極驅動器積體電路
302‧‧‧晶片封裝底座
303、307‧‧‧LDMOS電晶體組件
304‧‧‧低端積體電路
305‧‧‧P-型基材
306a‧‧‧N-井
308‧‧‧層
309‧‧‧通孔
310‧‧‧著陸墊
312‧‧‧高壓鈍化層
314‧‧‧高端積體電路
324‧‧‧貫穿-矽通孔結構
400‧‧‧3D閘極驅動器積體電路
450‧‧‧升壓二極體
452‧‧‧TSV
50‧‧‧沉積高壓閘極驅動器電路
500‧‧‧3D閘極驅動器積體電路
502b‧‧‧晶片封裝底座部分
550‧‧‧升壓二極體
552‧‧‧TSV
560‧‧‧N-型LDMOS電晶體組件
52、53、54、56、60、70、72、73、74‧‧‧節點
58‧‧‧低端驅動器
600‧‧‧3D閘極驅動器積體電路
650‧‧‧升壓二極體
652‧‧‧TSV
660‧‧‧肖特基二極體組件
62‧‧‧脈衝產生器
64‧‧‧高壓電平轉移電路
66‧‧‧SR門閂
68‧‧‧高端驅動器
764‧‧‧高壓電平轉移電路
80‧‧‧低端積體電路
90‧‧‧高端積體電路
D1‧‧‧二極體
HO‧‧‧高端驅動訊號
HIN‧‧‧高端輸入訊號
LIN‧‧‧低端輸入訊號
LO‧‧‧低端驅動訊號
LDM1、LDM2‧‧‧高壓LDMOS電晶體
M1、M2‧‧‧MOSFET
M3、M4‧‧‧PMOS電晶體
R1、R2‧‧‧電阻器
Cb‧‧‧升壓電容器
Vc‧‧‧電容器電壓
Vb‧‧‧升壓電壓源
Vdd‧‧‧邏輯電壓源
VHV‧‧‧高電壓源
Vs‧‧‧輸出訊號
第1圖表示一種傳統的高壓閘極驅動器積體電路之俯視圖。
第2圖表示第1圖所示之傳統的高壓閘極驅動器積體電路之剖面圖。
第3圖表示依據本發明的一個實施例，一種高壓閘極驅動器電路之電路圖。
第4圖表示依據本發明的一個實施例，一種3D閘極驅動器積體電路之剖面圖。
第5圖表示依據本發明的一個實施例，一種3D閘極驅動器積體電路之製備方法流程圖。
第6圖表示依據本發明的一個可選實施例，一種3D閘極驅動器積體電路之剖面圖。
第7圖表示依據本發明的第二可選實施例，一種3D閘極驅動器積體電路之剖面圖。
第8圖表示依據本發明的第三可選實施例，一種3D閘極驅動器積體電路之剖面圖。
第9圖表示依據本發明的第四可選實施例，一種3D閘極驅動器積體電路之剖面圖。
第10圖表示依據本發明的一個可選實施例，一種高壓閘極驅動器積體電路之電路圖。
根據本發明的原理，一種三維(3D)閘極驅動器積體電路包含一個堆疊在低端積體電路上的高端積體電路，利用貫穿矽通孔(TSV)，將高端積體電路和低端積體電路互連。因此，可以不需要端接區和內埋層就能製備高端積體電路和低端積體電路。本發明所述的3D閘極驅動器積體電路提高了高壓積體的易用性，增強 了閘極驅動器積體電路的強度和可靠性。
在一個實施例中，3D閘極驅動器積體電路包含一個低端積體電路，上面帶有低端驅動器和電平轉移LDMOS電晶體，以及一個高端積體電路，上面帶有高端驅動器。高端積體電路的基材是浮動的，由於不必提供從低端驅動器的P-基材絕緣，因此無需內埋層。形成在高端積體電路上的高端驅動器利用TSV，互連到電平轉移LDMOS上。在一個實施例中，結合引線將低端積體電路上的低端驅動器和高端積體電路上的高端驅動器連接到3D閘極驅動器積體電路的封裝引線上。
第3圖表示依據本發明的一個實施例，一種高壓閘極驅動器電路之電路圖。參見第3圖，沉積高壓閘極驅動器電路50，用於驅動一對N-通道功率MOSFET M1、M2，N-通道功率MOSFETM1、M2串聯在高電壓源VHV(節點52)和接地端電勢(節點53)之間。在本發明中，高電壓源VHV為600V或600V以上。因此，N-通道MOSFET M1必須在高達600V的電壓下工作。這對N-通道功率MOSFET M1、M2，在高端驅動訊號HO和低端驅動訊號LO的控制下，可以選擇接通和斷開，以產生輸出訊號Vs(節點54)驅動負載。
高壓閘極驅動器電路50包含一個高端驅動器68，用於產生高端驅動訊號HO，驅動功率MOSFET M1，以及一個低端驅動器58，用於產生低端驅動訊號LO，驅動功率MOSFET M2。閘極驅動器電路50接收邏輯電壓源Vdd(節點72)。閘極驅動器電路50也接收邏輯電壓源Vdd產生的升壓電壓源Vb(節點70)以及升壓電容器Cb。更確切地說，電容器Cb連接在升壓電壓源節點70和輸出電壓Vs( 節點54)之間。二極體D1位於邏輯電壓源Vdd(節點72)和電容器Cb(節點70)的頂板之間。更確切地說，二極體D1的陽極連接到邏輯電壓源(節點72)，二極體D1的陰極連接到電容器Cb的頂板(節點70)。當MOSFET M2接通時，二極體D1用於為升壓電容器Cb充電，當MOSFET M1接通時，二極體D1用於提供反向閉鎖。也就是說，當MOSFET M2接通時，二極體D1使電流以正向偏壓的方向，從邏輯電壓源Vdd流出，為電容器Cb充電。然而，當MOSFET M1接通時，二極體D1阻止電流從電容器Cb流回邏輯電壓源節點。
在實際運行中，當低端功率MOSFET M2接通時，驅使輸出電壓訊號Vs接地，邏輯電壓源Vdd為電容器Cb充電，在整個電容器Cb上產生電容器電壓Vc，電容器電壓Vc與邏輯電壓源Vdd比較接近，當Vdd=25V時，Vc也在25V左右。當高端功率MOSFET M1接通時，驅使輸出電壓訊號Vs接近高電壓源VHV，升壓電壓源Vb的電壓值升高到Vs+Vc，例如當VHV=600V時，升壓電壓源Vb約為600V+25V=625V。當高端功率MOSFET M1接通時，驅使高端驅動訊號HO達到升壓Vb(例如625V)。因此，驅使輸出電壓訊號Vs達到高電壓源VHV的總值(例如600V)。
低端驅動器58接收低端輸入訊號LIN(節點56)，低端輸入訊號LIN可以是一個互補式金氧半導體(Complementary Metal-Oxide-Semiconductor，CMOS)或電晶體電晶邏輯(Transistor-Transistor Logic，TTL)兼容的邏輯輸入訊號。輸入訊號LIN為微處理器產生的脈寬調製(PWM)訊號。低端驅動器58將輸入訊號LIN轉換成低端驅動訊號LO。邏輯電壓源Vdd為低端 驅動器58提供電壓。另一方面，高端驅動器68由高端輸入訊號HIN(節點60)驅動，高端輸入訊號HIN也可以是由微處理器產生的PWM訊號。然而，耦合到高端驅動器68上的高端驅動訊號，是由升壓電壓源Vb提供電壓。更確切地說，高端輸入訊號HIN(節點60)耦合到脈衝產生器62上，邏輯電壓源Vdd為脈衝產生器62提供電壓。脈衝產生器62產生設置斜線(Set/)和復位斜線(Reset/)訊號，用於驅動高壓電平轉移電路64。高壓電平轉移電路64包含一對高壓LDMOS電晶體LDM1、LDM2。LDMOS電晶體LDM1由Set/訊號控制，藉由電阻器R1耦合到升壓電壓源Vb(節點70)上。LDMOS電晶體LDM2由Reset/訊號控制，藉由低注入R2耦合到升壓電壓源Vb(節點70)上。當LDMOS電晶體LDM1和LDM2中的一個藉由各自的Set/和Reset/訊號接通時，LDMOS電晶體的汲極被拉低，電壓為Vb減去電阻器R1或電阻器R2在汲極節點73或節點74上產生的電壓降。
假設電阻器R1和電阻器R2具有相同的電阻值，則LDMOS電晶體的汲極節點73、74處的電壓為Vb-VR，其中VR表示電阻器R1或電阻器R2上的電壓降。假設電壓VR約為25-30V，當高端驅動器68激活至升壓電壓Vb處的邏輯高電平時，升壓電壓源Vb升高至Vs+Vc，例如625V，驅使LDMOS電晶體的汲極節點73、74約為600。高壓LDMOS電晶體LDM1、LDM2用於將脈衝產生器62產生的Set/和Reset/訊號，電平轉移至驅動高端驅動器68所需的電平。耦合電平轉移Set和Reset訊號(節點73、74)，驅動SR門閂66，升壓電壓源Vb為SR門閂66提供電壓。SR門閂66產生用於驅動高端驅動器68的脈衝訊號。
在本實施例中，高壓閘極驅動器電路50使用兩個電平轉移LDMOS電晶體，產生用於驅動高端驅動器68的電平轉移Set和Reset訊號。在其他實施例中，訊號電平轉移LDMOS電晶體可以用於將高端輸入訊號HIN轉換成高端驅動器68的驅動訊號。使用兩個電平轉移LDMOS電晶體的優勢在於，可以匹配低端和高端驅動訊號的接通和斷開。
高壓閘極驅動器電路50可能更包含其他的電路，例如與高端驅動器和低端驅動器有關的欠電壓閉鎖(Undervoltage-Lockout，UVLO)電路，檢測欠電壓環境，關閉閘極驅動器電路，使電壓源降至工作範圍以內。
如此配置下，所形成的高壓閘極驅動器電路50包含在高壓下工作的電路元件，例如電壓值接近高電壓源VHV的元件，以及在邏輯電壓源Vdd下工作的電路元件。高壓閘極驅動器電路50包含一個在點劃線上方的高壓電路區，高壓浮動井用於存放低壓電路，包含電阻器R1、R2、SR門閂66以及高端驅動器68。在本發明中，(高壓電路區)一詞是指位於高壓浮動井內低壓電路的電路區。
高壓閘極驅動器電路50更包含一個在點劃線下方的電壓電路區，用於存放脈衝產生器62、LDMOS電晶體LDM1、LDM2，以及低端驅動器58。在傳統的應用中，如第1圖和第2圖所示，高壓浮動井形成在電壓電路區中，並且一個很大的結型端接區包圍著高壓浮動井。而且，當基材為P-型基材時，高壓浮動井可以形成在N-型內埋層上方的N-型外延層或P-型外延層中。當使用P-型外延層時，利用N-內埋層周圍的N-型絕緣結構，使高壓浮動井與P-基材絕緣。作為一個單片積體電路時，結型端接區增大了閘極驅動器電路 的尺寸，內埋層增加了製造成本。
依據本發明的實施例，利用高端積體電路90(在點劃線上方)和低端積體電路80(在點劃線下方)，形成高壓閘極驅動器電路50。因此，電阻器R1、R2、SR門閂66和高端驅動器68形成在高端IC 90上，同時脈衝產生器62、LDMOS電晶體LDM1、LDM2，以及低端驅動器58形成在低端IC 80上。高端積體電路堆疊在低端積體電路上，構成一個三維閘極驅動器積體電路。藉由製備高壓電路區和低壓電路區，分離積體電路，省去結型端接或絕緣結構。另外，雖然高壓電路區形成在連接到升壓電壓源Vb上的高壓浮動井中，例如625V升壓電壓源Vb，高壓電路區存放具有限定工作電壓的低壓電路，例如25-30V電路，工作電壓由升壓電壓源Vb至Vs電壓決定，Vs電壓也是整個升壓電容器Cb上的電壓Vc。因此，即使當所有的電路節點都位於升壓電壓源Vb上時，LDMOS電晶體的汲極(節點73、74)和高端驅動器68的工作電壓範圍約為升壓電容器Cb的電壓Vc。由於LDMOS電晶體的汲極絕緣僅需要承受Vc的電壓差，因此電連接到高壓積體電路90的LDMOS電晶體汲極區的絕緣就會變得較簡單。
第4圖表示依據本發明的一個實施例，一種3D閘極驅動器積體電路的剖面圖。參見第4圖，3D閘極驅動器積體電路100包含一個連接到封裝晶片封裝底座102的低端積體電路104。低端積體電路104形成在P-型基材105上，包含N-井106a至106c，在這些井中形成與低端積體電路有關的電壓電路。尤其是低端驅動器可以形成在N-井106a中。其他控制電路，包含UVLO電路也可以形成在N-井106a中。電平轉移LDMOS電晶體LD1形成在N-井106b中，電平轉移 LDMOS電晶體LD2形成在N-井106c中。除了電平轉移LDMOS電晶體的汲極節點之外，低端積體電路104不包含任何高壓電路元件，減少了所需的絕緣結構的數量。此外，無需使用內埋層，就可以製備N-井106a-106c。在一些情況下，無需使用N-型外延層，就可以製備低端積體電路104。
低端積體電路104含有導電著陸墊110，用於將LDMOS電晶體的汲極端連接到高端積體電路114。著陸墊110形成在中間電介質層108上，藉由通孔109連接到各自LDMOS電晶體LD1、LD2的汲極端。然後，藉由鈍化層108，使低端積體電路104鈍化。在本發明中，中間電介質層和鈍化層一起表示為層108。應明確，層108含有不同的絕緣電介質和鈍化層。
高端積體電路114形成在P-型基材113上，並且含有N-井116a-116c，高端積體電路的低壓電路就形成在這些井中。P-型基材113連接到輸出電壓Vs節點，使基材電壓在地電壓和高電壓源VHV之間切換。在本發明中，P-型基材113有時看作是(浮動的)，是指基材113沒有連接到固定的電勢上，而是在地電壓和高電壓源VHV之間變化的電壓值。
確切地說，高端驅動器形成在N-井116a中。其他控制電路，包含UVLO電路，也可以形成在N-井116a中。SR門閂電路形成在N-井116b、116c中。由於高端P-基材113連接到輸出電壓Vs上，Vs作為高端電路的地電壓參考值，並且高端積體電路114作為一個獨立的積體電路，因此高端積體電路114不需要任何高壓絕緣(例如625V絕緣)。此外，由於P-基材113是(浮動的)，即使電路位於高電壓源(600V)上，高端積體電路114僅僅經歷了一個 很小的電壓振盪(30V)，因此無需使用內埋層就可以製備N-井116a-116c。在一些情況下，無需使用N-型外延層，也可以製備高端積體電路114。
電平轉移電路的電阻器R1、R2形成在高端積體電路114中，並且藉由中間電介質層120，與P-基材113絕緣。電阻器R1、R2藉由通孔121，連接到SR門閂電路上。然後，藉由鈍化層120，鈍化高端積體電路114。在本發明中，中間電介質層和鈍化層全部表示為層120。應明確，層120包含不同的絕緣電介質和鈍化層。
在本實施例中，高端積體電路114接收來自低端積體電路104的兩個輸入訊號。更確切地說，電平轉移LDMOS電晶體的汲極連接到各自電阻器R1、R2上。在本發明的實施例中，低端積體電路104塗覆一層高壓鈍化層112，高端積體電路114晶片連接到高壓鈍化層112上。然後，利用貫穿矽通孔(TSV)結構，在LDMOS電晶體和電阻器之間形成電連接。在本實施例中，形成兩個TSV結構124，將連接在電阻器R1、R2上的金屬墊122，連接到連接在LDMOS電晶體汲極的著陸墊110上。TSV結構124包含一個TSV電介質層126，沿P-基材113中通孔開口的側壁形成。在這種情況下，TSV電介質層126使TSV中的導電材料與P-型基材113絕緣。TSV電介質層126僅需要一種低壓絕緣材料，例如30V-50V。這是因為，即使TSV節點和P-型基材113都位於高電壓值(600V)上，它們的電壓之間僅存在很小的電壓差(例如30V)。TSV結構124可以覆蓋一個保護層128。
因此，3D閘極驅動器積體電路就形成在高壓電路區和低壓電路區所形成的地方，高壓電路區和低壓電路區形成在獨立的積體電路 中，並且藉由TSV堆疊互連在一起。3D閘極驅動器積體電路連接到外部封裝引線，是藉由引線接合到高端積體電路和低端積體電路來實現的(圖中沒有表示出)。外部連接可以包含高端和低端輸入邏輯訊號HIN、LIN、邏輯電壓源Vdd、升壓電壓源Vb以及高端、低端輸出訊號HO和LO。
在第4圖所示之實施例中，利用兩個電平轉移LDMOS電晶體，將Set和Reset訊號藉由電阻器R1、R2電平轉移到高端驅動器。在其他實施例中，僅使用一個電平轉移LDMOS電晶體及其對應的電阻器，就可以配置高壓閘極驅動器電路。第4圖所示的利用兩個電平轉移LDMOS電晶體僅用於示例。
本發明所述之3D閘極驅動器積體電路具有眾多優點。第一，3D閘極驅動器積體電路是可擴展的，能夠在600-1200V的高壓下工作。第二，3D堆疊結構與一維平面閘極驅動器IC結構相比，減少了芯片引腳。第三，將高端和低端電路區分出獨立的積體電路後，不再需要高壓端接區、內埋層或外延層。這將縮小積體電路的尺寸，並且降低製造成本。第四，由於除去了N-內埋層，因此N-井電容降低的同時，驅動器電路中的延時也會縮短。第五，將高壓電路區和低壓電路區分出獨立的積體電路芯片，使閘極驅動器不受閉鎖的影響，增強了閘極驅動器電路的強度。最後，由於高端驅動器N-井與低端驅動器N-井完全分開，從而更容易藉由HTRB(高溫反向偏置)等可靠性測試。
第5圖表示依據本發明的一個實施例，一種3D閘極驅動器積體電路的製備方法之流程圖。參見第5圖，從提供一個高端積體電路(IC)芯片和一個低端積體電路(IC)芯片開始，製備一種3D閘 極驅動器積體電路之方法200。低端IC芯片包含低端驅動器、控制電路以及電平轉移LDMOS電晶體等低壓電路。高端IC芯片包含高端驅動器、RS門閂電路以及用於電平轉移電路的電阻器等高壓電路。在方法200中，例如利用晶片黏貼(步驟202)，將低端IC芯片連接到晶片封裝底座上。然後，利用晶片黏貼(步驟204)，將高端IC芯片連接到低端IC芯片的頂部。
在一些實施例中，低端IC芯片上方形成一個高壓鈍化層，高端IC芯片黏貼在高壓鈍化層頂部。在其他實施例中，高壓鈍化層可以形成在高端積體電路的背面，然後帶有高壓鈍化層的高端積體電路黏貼到低端積體電路或分立的LDMOS電晶體上。
然後，進行貫穿矽通孔(TSV)刻蝕或激光鑽孔，在低端IC芯片上形成穿過高端IC芯片、晶片黏貼、鈍化層的開口(步驟206)。低端IC芯片上的著陸墊作為TSV刻蝕的擴散終點。然後用側壁絕緣物內襯TSV開口(步驟208)。由於TSV節點和高端IC芯片基材之間的電壓差僅為30-50V，因此側壁絕緣物僅僅需要很低的額定電壓，例如30-50V。
然後用導電材料填充TSV開口，每個填充後的通孔都用保護層密封(步驟210)。進行引線接合，將3D閘極驅動器積體電路連接到外部封裝引線(步驟212)。
在上述實施例中，3D閘極驅動器積體電路中的低端積體電路作為一個單片積體電路，包含低端驅動器電路以及LDMOS電晶體。在其他實施例中，利用分立的LDMOS電晶體，低端積體電路可以作為獨立的積體電路芯片。第6圖表示依據本發明的一個可選實施 例，一種3D閘極驅動器積體電路之剖面圖。參見第6圖，3D閘極驅動器積體電路300包含一個低端積體電路304，低端驅動器以及UVLO電路等其他控制電路形成在低端積體電路304上。低端積體電路304可以形成在帶有N-井306a的P-型基材305上，用於低壓電路。低端積體電路304晶片黏貼在晶片封裝底座302上。
3D閘極驅動器積體電路300更包含一對底部源極分立的LDMOS電晶體組件303、307。分立的LDMOS電晶體是通用的。在一些實施例中，一個獨立的積體電路包含雙分立底部-源極LDMOS電晶體。還可選擇，使用一對底部源極分立的溝井DMOS電晶體組件。在本發明的實施例中，著陸墊310形成在中間電介質層308上，藉由通孔309，與分立的LDMOS組件303和307的汲極端電接觸。然後用鈍化層308覆蓋每個分立的LDMOS組件303、307。在本發明中，中間電介質層和鈍化層一起稱為層308。然後在分立的LDMOS組件303、307上方，形成一個高壓鈍化層312。高端積體電路314黏貼在高壓鈍化層312上。製備貫穿-矽通孔結構324，以便在高端積體電路314中的電阻器R1、R2和分立的LDMOS電晶體303、307的汲極端之間形成電連接，其方式參見上述第4圖所示。
在本發明的實施例中，3D閘極驅動器積體電路包含與低端積體電路積體的升壓二極體D1(第3圖)。第7圖表示依據本發明的第二可選實施例，一種3D閘極驅動器積體電路之剖面圖。參見第7圖，在本實施例中，3D閘極驅動器積體電路400包含一個升壓二極體450，形成在低端積體電路104的P-基材105上。升壓二極體450的陰極端藉由TSV 452，連接到高端積體電路114上的升壓電壓源Vb節點上。升壓二極體450的陽極端藉由結合引線或金屬母線， 連接到邏輯電壓源Vdd節點上。
第8圖表示依據本發明的第三可選實施例，一種3D閘極驅動器積體電路之剖面圖。參見第8圖，在本實施例中，3D閘極驅動器積體電路500包含一個升壓二極體550，作為一個分立的N-型LDMOS電晶體組件560。更確切地說，分立的LDMOS電晶體組件560的閘極和源極端短接在一起，而且短接至P-型本體。電晶體的N-型汲極擴散和P-型本體，構成一個體二極體，用作升壓二極體D1。升壓二極體550的陰極端(D)藉由TSV 552，連接到高端積體電路314上的升壓電壓源Vb節點。升壓二極體550的陽極端、LDMOS電晶體的本體(B)藉由晶片封裝底座部分502b連接起來，晶片封裝底座部分502b連接到邏輯電壓源Vdd節點。用於LDMOS電晶體組件303、307和低端驅動器304的晶片封裝底座部分302連接到地電壓。
在其他實施例中，分立的P-型LDMOS電晶體組件可用作升壓二極體D1。在其他情況下，N-型本體的源極和閘極端短接在一起，作為二極體的陰極，P-型汲極擴散作為二極體的陽極。
第9圖表示依據本發明的第四可選實施例，一種3D閘極驅動器積體電路之剖面圖。參見第9圖，3D閘極驅動器積體電路600包含一個升壓二極體650，作為一個分立的肖特基二極體組件660。升壓二極體650的陰極端藉由TSV 652，連接到高端積體電路314上的升壓電壓源Vb節點。升壓二極體650的陽極端藉由晶片封裝底座部分602b連接，晶片封裝底座部分602b連接到邏輯電壓源Vdd節點。用於LDMOS電晶體組件303、307和低端驅動器304的晶片封裝底座部分302連接到地電壓。
在本發明的實施例中，利用分立的LDMOS電晶體或積體電路上分立的肖特基二極體，可以製備升壓二極體，該積體電路與含有低端驅動器和電平轉移LDMOS電晶體的低端積體電路分開。也就是說，參見第7圖，與升壓二極體450積體在低端積體電路104的同一個基材上不同，如第8圖和第9圖所示，升壓二極體可以作為分立的元件。
在上述實施例中，利用電阻器R1、R2作為LDMOS電晶體LDM1、LDM2的無源負載，製備電平轉移電路。在其他實施例中，可以利用包含無源負載或有源負載在內的其他負載電路配置電平轉移電路，將訊號從低端積體電路轉移到適合高端積體電路的電壓值，也就是升壓電壓源Vb和輸出電壓Vs之間的電壓。在其他實施例中，利用電流反射鏡作為LDMOS電晶體LDM1和LDM2的有源負載，配置電平轉移電路。第10圖表示依據本發明的一個可選實施例，一種高壓閘極驅動器電路之電路圖。為了簡化，給出第3圖和第10圖中相似元件的參考值。參見第10圖，利用電流反射鏡電路作為LDMOS電晶體LDM1、LDM2的有源負載，製備高壓電平轉移電路764。藉由二極體所連的PMOS電晶體M2作為電流反射鏡，製備電流反射鏡電路，PMOS電晶體M4作為電流源。PMOS電晶體M3、M4的閘極端連接在一起。因此，PMOS電晶體M3、M4的電流反射鏡電路為LDMOS電晶體LDM1、LDM2提供有源負載。如果在3D閘極驅動器積體電路中配置，電流反射鏡電路的PMOS電晶體就形成在高端積體電路上，製備TSV將低端積體電路中LDMOS電晶體組件的汲極節點，連接到電流反射鏡電路PMOS電晶體M3和M4的汲極端。
在其他實施例中，利用門閂電路作為有源負載，配置電平轉移電 路，LDMOS電晶體的汲極端(節點73、74)箝位到輸出電壓Vs，防止汲極節點降至電壓Vs以下。利用其他有源或無源負載電路，連接到電平轉移電路中的LDMOS電晶體。使用電阻器、PMOS電路反射鏡以及門閂電路僅用於解釋說明，不用於侷限。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本發明所屬技術領域中具有通常知識者閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
50‧‧‧沉積高壓閘極驅動器電路
52、53、54、56、60、70、72、73、74‧‧‧節點
58‧‧‧低端驅動器
62‧‧‧脈衝產生器
64‧‧‧高壓電平轉移電路
66‧‧‧SR門閂
68‧‧‧高端驅動器
80‧‧‧低端積體電路
90‧‧‧高端積體電路
D1‧‧‧二極體
HO‧‧‧高端驅動訊號
HIN‧‧‧高端輸入訊號
LIN‧‧‧低端輸入訊號
LO‧‧‧低端驅動訊號
LDM1、LDM2‧‧‧高壓LDMOS電晶體
M1、M2‧‧‧MOSFET
R1、R2‧‧‧電阻器
Cb‧‧‧升壓電容器
Vb‧‧‧升壓電壓源
Vdd‧‧‧邏輯電壓源
VHV‧‧‧高電壓源
Vs‧‧‧輸出訊號

Claims (26)

  1. 一種三維閘極驅動器積體電路，其包含：一低端積體電路，帶有一低端驅動器以及一第一LDMOS電晶體，低端積體電路接收低端輸入訊號和高端輸入訊號，並且提供低端輸出訊號；一高端積體電路，帶有一高端驅動器、一第一負載電路和一門閂電路，高端積體電路提供高端輸出訊號；一高壓鈍化層形成在低端積體電路和高端積體電路之間；一貫穿矽通孔形成在高端積體電路和高壓鈍化層中，貫穿矽通孔在該處將第一負載電路電連接到形成在低端積體電路上的第一LDMOS電晶體的汲極端上；其中，第一LDMOS電晶體和第一負載電路構成電平轉移電路，第一LDMOS電晶體接收與高端輸入訊號有關的第一訊號，並且為門閂電路提供第一電平轉移訊號，門閂電路產生用於驅動高端驅動器的驅動訊號。
  2. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中第一負載電路是由其中一個電阻器組成。
  3. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中低端積體電路更包含一形成在上面的第二LDMOS電晶體，高端積體電路還包含一第二負載電路，第二貫穿矽通孔形成在高端積體電路和高壓鈍化層中，以便將第二負載電路電連接到形成在低端積體電路上的第二LDMOS電晶體汲極端，第二LDMOS電晶體和第二負 載電路構成一電平轉移電路，第二LDMOS電晶體接收與高端輸入訊號有關的第二訊號，並且為門閂電路提供第二電平轉移訊號，門閂電路產生基於第一和第二電平轉移訊號的驅動訊號，用於驅動高端驅動器。
  4. 如申請專利範圍第3項所述之三維閘極驅動器積體電路，其中第一負載電路和第二負載電路包含第一電阻器和第二電阻器、一個電流反射鏡電路或一門閂電路中的任一個。
  5. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中貫穿矽通孔包含一側壁電介質層形成在穿過高端積體電路的那部分通孔處。
  6. 如申請專利範圍第5項所述之三維閘極驅動器積體電路，其中側壁電介質層是一低壓電介質層。
  7. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中低端積體電路更包含一電連接到第一LDMOS電晶體汲極端的著陸墊，著陸墊用作貫穿矽通孔的刻蝕終點。
  8. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中高端積體電路形成在第一導電類型的基材中，基材電連接到一對功率MOSFET的輸出電壓，高端輸出訊號和低端輸出訊號驅動這對功率MOSFET，高端驅動器形成在第二導電類型的井中，該井形成在不帶有內埋層的基材中。
  9. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中低端積體電路形成在第一導電類型的基材上，低端驅動器形成在第二導電類型的井中，該井形成在不帶有內埋層的基材中。
  10. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，其中低端積體電路包含一第一積體電路芯片以及一第二積體電路芯片， 該低端驅動器形成在第一積體電路芯片的上面，該第二積體電路芯片為第一分立的LDMOS電晶體，貫穿矽通孔將第一負載電路電連接到第一分立的LDMOS電晶體汲極端。
  11. 如申請專利範圍第10項所述之三維閘極驅動器積體電路，其中高壓鈍化層僅形成在第一分立的LDMOS電晶體上方，高端積體電路黏貼到第一分立的LDMOS電晶體上方的高壓鈍化層上。
  12. 如申請專利範圍第10項所述之三維閘極驅動器積體電路，其中高壓鈍化層形成在高端積體電路的背面，帶有高壓鈍化層的高端積體電路至少黏貼在第一分立的LDMOS電晶體頂面上。
  13. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，更包含：一形成在低端積體電路上的升壓二極體，升壓二極體的陰極端藉由形成在高端積體電路和高壓鈍化層中的第三貫穿矽通孔，連接到高端積體電路上的升壓電壓源節點。
  14. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，更包含：一升壓二極體，作為分立的N-型LDMOS電晶體組件的體二極體，分立的LDMOS電晶體組件的源極、閘極和本體端電連接在一起，分立的LDMOS電晶體的汲極端藉由形成在高端積體電路和高壓鈍化層中的第三貫穿矽通孔，連接到高端積體電路上的升壓電壓源節點，分立的N-型LDMOS電晶體組件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端積體電路的晶片封裝底座第二部分電絕緣。
  15. 如申請專利範圍第1項所述之三維閘極驅動器積體電路，更包含： 一升壓二極體，作為分立的肖特基二極體組件，分立的肖特基二極體組件的陰極端藉由形成在高端積體電路和高壓鈍化層中的第三貫穿矽通孔，連接到高端積體電路上的升壓電壓源節點，分立的肖特基二極體組件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端積體電路的晶片封裝底座第二部分電絕緣。
  16. 一種用於製備三維閘極驅動器積體電路之方法，其包含下列步驟：製備一具有低端驅動器以及一第一LDMOS電晶體的低端積體電路，低端積體電路接收低端輸入訊號和高端輸入訊號，並且提供低端輸出訊號；製備一具有高端驅動器、第一電阻器和門閂電路的高端積體電路，高端積體電路提供高端輸出訊號；將低端積體電路連接到晶片封裝底座；將高端積體電路藉由高壓鈍化層，連接到低端積體電路；刻蝕高端積體電路和高壓鈍化層中的貫穿矽通孔開口，貫穿矽通孔開口連接第一負載電路，並且延伸到形成在低端積體電路上的第一LDMOS電晶體的汲極端；在貫穿矽通孔開口中製備導電材料，從而形成貫穿矽通孔將第一負載電路電連接到第一LDMOS電晶體的汲極端；其中，第一LDMOS電晶體和第一負載電路構成電平轉移電路，第一LDMOS電晶體接收與高端輸入訊號有關的第一訊號，並且為門閂電路提供第一電平轉移訊號，門閂電路產生用於驅動高端驅動器的驅動訊號。
  17. 如申請專利範圍第16項所述之方法，更包含： 在貫穿矽通孔開口中製備導電材料之前，先在穿過高端積體電路的那部分通孔開口處形成一側壁電介質層。
  18. 如申請專利範圍第17項所述之方法，其中側壁電介質層是一低壓電介質層。
  19. 如申請專利範圍第16項所述之方法，其中低端積體電路更包含一著陸墊，該著陸墊電連接到第一LDMOS電晶體的汲極端，刻蝕貫穿矽通孔開口包含利用著陸墊作為刻蝕終點，刻蝕貫穿矽通孔開口。
  20. 如申請專利範圍第16項所述之方法，更包含：為低端輸入訊號、高端輸入訊號、低端輸出訊號和高端輸出訊號，形成到低端積體電路和高端積體電路的電連接。
  21. 如申請專利範圍第20項所述之方法，其中形成到低端積體電路和高端積體電路的電連接包含形成引線接合到低端積體電路和高端積體電路。
  22. 如申請專利範圍第16項所述之方法，更包含：在低端積體電路上製備一個升壓二極體；以及藉由形成在高端積體電路和高壓鈍化層中的第三貫穿矽通孔，將升壓二極體的陰極端連接到高端積體電路上的升壓電壓源節點。
  23. 如申請專利範圍第16項所述之方法，更包含：製備一升壓二極體，作為分立的N-型LDMOS電晶體組件的體二極體，分立的LDMOS電晶體組件的源極、閘極和本體端電連接在一起，分立的LDMOS電晶體組件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端積體電路的晶片封裝底座第二部分絕緣；並且藉由形成在高端積體電路和高壓鈍化層中的第三貫穿矽通孔，將 分立的LDMOS電晶體組件的汲極端連接到高端積體電路上的升壓電壓源節點。
  24. 如申請專利範圍第16項所述之方法，更包含：製備一升壓二極體，作為分立的肖特基二極體組件，分立的肖特基二極體組件電連接到晶片封裝底座第一部分，晶片封裝底座第一部分與連接低端積體電路的晶片封裝底座第二部分電絕緣；以及分立的肖特基二極體組件的陰極端藉由形成在高端積體電路和高壓鈍化層中的第三貫穿矽通孔，連接到高端積體電路上的升壓電壓源節點。
  25. 如申請專利範圍第16項所述之方法，其中將高端積體電路藉由一高壓鈍化層黏貼到低端積體電路上包含：在低端積體電路頂面上形成一高壓鈍化層；以及將高端積體電路黏貼到高壓鈍化層上。
  26. 如申請專利範圍第16項所述之方法，其中將高端積體電路藉由高壓鈍化層黏貼到低端積體電路上包含：在高端積體電路背面製備一高壓鈍化層；以及將高壓鈍化層黏貼到低端積體電路上。
TW102129592A 2012-08-17 2013-08-16 三維高壓閘極驅動器積體電路及其製備方法 TWI488287B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/588,429 US8791723B2 (en) 2012-08-17 2012-08-17 Three-dimensional high voltage gate driver integrated circuit

Publications (2)

Publication Number Publication Date
TW201409666A TW201409666A (zh) 2014-03-01
TWI488287B true TWI488287B (zh) 2015-06-11

Family

ID=50085393

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102129592A TWI488287B (zh) 2012-08-17 2013-08-16 三維高壓閘極驅動器積體電路及其製備方法

Country Status (3)

Country Link
US (2) US8791723B2 (zh)
CN (1) CN103595384B (zh)
TW (1) TWI488287B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8791723B2 (en) * 2012-08-17 2014-07-29 Alpha And Omega Semiconductor Incorporated Three-dimensional high voltage gate driver integrated circuit
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) * 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
KR101977994B1 (ko) * 2013-06-28 2019-08-29 매그나칩 반도체 유한회사 반도체 패키지
US9148923B2 (en) * 2013-12-23 2015-09-29 Infineon Technologies Ag Device having a plurality of driver circuits to provide a current to a plurality of loads and method of manufacturing the same
US9437673B2 (en) 2014-02-05 2016-09-06 Alpha And Omega Semiconductor Incorporated Floating guard ring for HV interconnect
US9537478B2 (en) * 2014-03-06 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9178495B2 (en) * 2014-03-21 2015-11-03 Globalfoundries U.S. 2 Llc Establishing a thermal profile across a semiconductor chip
KR20170066321A (ko) * 2014-09-26 2017-06-14 인텔 코포레이션 후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들
ITUB20155707A1 (it) 2015-11-18 2017-05-18 St Microelectronics Srl Circuito di pilotaggio, circuito integrato e dispositivo corrispondenti
US10978869B2 (en) 2016-08-23 2021-04-13 Alpha And Omega Semiconductor Incorporated USB type-C load switch ESD protection
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
US10523183B2 (en) 2018-01-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Dynamic high voltage (HV) level shifter with temperature compensation for high-side gate driver
US10748901B2 (en) 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备
KR20200110020A (ko) 2019-03-15 2020-09-23 삼성전자주식회사 디스플레이 드라이버 ic 소자
EP3734647B1 (en) * 2019-05-03 2022-04-13 Delta Electronics, Inc. A driving circuit of a power circuit and a package structure thereof
US11309014B2 (en) * 2020-01-21 2022-04-19 Samsung Electronics Co., Ltd. Memory device transmitting small swing data signal and operation method thereof
US11082038B1 (en) 2020-09-10 2021-08-03 Allegro Microsystems, Llc Gate driver isolating circuit
US11075622B1 (en) * 2020-09-10 2021-07-27 Allegro Microsystems, Llc Switch turn on in a gate driver circuit
US20220384414A1 (en) * 2021-05-28 2022-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Layout design for header cell in 3d integrated circuits
CN116417403A (zh) * 2021-12-30 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
TWI846086B (zh) * 2022-10-13 2024-06-21 新唐科技股份有限公司 半導體結構及半導體結構的製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110282B2 (en) * 2003-09-26 2006-09-19 Renesas Technology Corp. Semiconductor memory device allowing accurate burn-in test
TW201212131A (en) * 2010-07-15 2012-03-16 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6578953B2 (en) * 1999-03-29 2003-06-17 Seiko Epson Corporation Inkjet recording head, piezoelectric vibration element unit used for the recording head, and method of manufacturing the piezoelectric vibration element unit
JP3773863B2 (ja) * 2001-07-19 2006-05-10 三菱電機株式会社 半導体装置
EP1714286B1 (en) 2004-02-11 2008-12-10 Nxp B.V. High voltage driver circuit with fast reading operation
KR101078757B1 (ko) 2004-04-27 2011-11-02 페어차일드코리아반도체 주식회사 고전압 접합 커패시터 및 고전압 수평형 디모스트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로
US20090115018A1 (en) * 2007-11-01 2009-05-07 Alpha & Omega Semiconductor, Ltd Transient voltage suppressor manufactured in silicon on oxide (SOI) layer
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
CN101895190B (zh) * 2010-07-02 2012-09-05 日银Imp微电子有限公司 一种用于控制桥式驱动电路的栅极驱动电路
US8791723B2 (en) * 2012-08-17 2014-07-29 Alpha And Omega Semiconductor Incorporated Three-dimensional high voltage gate driver integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110282B2 (en) * 2003-09-26 2006-09-19 Renesas Technology Corp. Semiconductor memory device allowing accurate burn-in test
TW201212131A (en) * 2010-07-15 2012-03-16 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure

Also Published As

Publication number Publication date
US8889487B2 (en) 2014-11-18
TW201409666A (zh) 2014-03-01
CN103595384A (zh) 2014-02-19
CN103595384B (zh) 2016-04-13
US8791723B2 (en) 2014-07-29
US20140308784A1 (en) 2014-10-16
US20140049293A1 (en) 2014-02-20

Similar Documents

Publication Publication Date Title
TWI488287B (zh) 三維高壓閘極驅動器積體電路及其製備方法
US10832996B2 (en) Power module and motor drive circuit
JP5503897B2 (ja) 半導体装置
US9559687B2 (en) Semiconductor device, power control device and electronic system
TWI755485B (zh) 用於使串擾減至最小之積體電路封裝設備及積體電路封裝方法
US20020179945A1 (en) Power semiconductor device
US11335627B2 (en) Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact
US7791139B2 (en) Integrated circuit including a semiconductor assembly in thin-SOI technology
JP6966635B2 (ja) 集積回路チップおよびその作製方法、ゲート駆動回路
US6759692B1 (en) Gate driver with level shift circuit
JP2003007843A (ja) 半導体装置
TW201826657A (zh) 半導體裝置及電力控制裝置
TW201620110A (zh) 具有分布閘極之功率電晶體
JP2009124052A (ja) Ｄｃ−ｄｃコンバータ
US10217765B2 (en) Semiconductor integrated circuit
US9537486B2 (en) Semiconductor device and power conversion device using the same
JP2008288476A (ja) 高耐圧ｉｃ
JP4479823B2 (ja) 半導体装置
WO2019054077A1 (ja) パワーモジュール及び逆導通ｉｇｂｔ
CN114843265A (zh) 半导体结构及其制造方法